KR19990088116A - 반도체장치 - Google Patents
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Abstract
본 발명에 따른 반도체 장치는, 유전체층을 통해 서로 대향하는 한 쌍의 전극을 갖는 커패시터, 및 커패시터가 아닌 소자를 포함하며, 이들 둘은 반도체 기판상에 형성된다. 상기 소자의 오믹 전극과 상기 커패시터의 전극들중의 하나는 동일한 금속 물질로 형성된다.
Description
본 발명은 반도체 장치에 관한 발명이며, 보다 상세하게는 커패시터를 갖는 반도체 장치에 관한 것이다.
TET(field effect transistor; 전계효과 트랜지스터), 반도체 저항 소자, MIM(금속-절연체-금속) 커패시터를 갖는 갖는 종래의 반도체 장치에 대해 도1a 내지 도 1h를 참조하여 아래에서 설명될 것이다. 먼저, 실리콘(Si)이 이온주입법에 의해 반-절연 GaAs 기판 1의 표면층에 도핑되고 어닐링(annealing)에 의해 활성화되어 활성층(n형 영역) 2 및 반도체 저항 소자(n형 영역) 3을 형성한다. 다음, 실리콘이 활성층 2 및 반도체 저항층 3의 각 대향하는 면적에 고농도로 도핑되며, 어닐링에 의해 활성화되어 접촉층 (n+영역) 4, 5(도 1a)를 형성한다.
활성층 2, 반도체 저항층 3, 및 접촉층 4, 5가 형성된 후, SiNx 층 6이 GaAs 기판 1의 전표면 상에 형성된다(도1b). SiNx 막 6은 사진공정 및 식각공정에 의해 선택적으로 제거되어 FET의 오믹(ohmic) 전극 및 쇼트키(Schottky) 전극과 반도체 저항 소자의 오믹 전극이 형성될 영역에 개구들 7을 형성한다(도1c). 이어서, 이러한 사진공정, 기상 증착, 리프팅-오프(lifting-off)등의 공정에 의해 AuGe/Ni 형태로 만들어진 오믹 전극 8, 9가 각 접촉층 4, 5상에 형성된다. 오믹 전극 8, 9가 열처리된 후, 쇼트키 전극 10이 활성층 2상에 형성된다(도1d). 이와같이, FET 11 및 반도체 저항소자(삽입저항) 12는 GaAs 기판 1의 표면에 형성된다.
다음, 포토리지스트(photoresist) 13이 GaAs 기판 1의 전표면에 가해진다. 커패시터의 저면 전극이 형성되는 포토리지스트 13 영역에 개구가 형성된다. 다음, Ti/Pt/Au로 구성된 전극 물질 14이 기상 증착된다(도 1e). 다음, 포토리지스트 13이 리프팅-오프 방법에 의해 제거되며, 이에의해 Ti/Pt/Au로 만들어진 하층 전극 15 이 SiNx 막 6 상에 형성된다(도1f). 다음, 하층 전극 15를 포함한 GaAs 기판 1의 전면이 SiNx 막 6에 의해 덮힌다. 하층 전극 15의 배선용 개구 17은 SiNx 막 6 내에 형성된다(도1g). 다음, 사진공정, 기상 증착, 리프팅-오프 등의 공정에 의해 Ti/Au 또는 Ti/Pt/Au 로 만들어진 상층 전극 18이 커패시터 영역 내의 SiNx 막 16 상에 형성된다(도1h). 이와같이, GaAs 기판 1 상에, SiNx 막(유전체층) 16을 통해 서로 대향하는 상층 전극 18 및 하층 전극 15를 포함하는 MTM 커패시터 19가 형성된다.
전계효과 트랜지스터(FET), 헤테로접합 바이폴라트랜지스터(HBT), 다이오드(쇼트키 장벽 다이오드), 반도체 저항(에피텍시 저항, 주입 저항) 등에 이용되는, 반도체 기판상에 형성되는 오믹 전극은 반도체(활성층)와 오믹접촉하는데 이용된다. 이를 위해, 오믹 전극의 일부가 반도체로 확산되어 들어가도록 하는 소위 엘로잉(Alloying)이라 불리는 합금화 열처리를 수행하는 것이 필요하다. 상기 합금화 열처리에 의해, 상기 오믹 전극은 합금화 열처리되지 않은 오믹 전극에 비하여 큰 표면 조도(粗度; 모폴로지(morphology))를 갖는다. 이는 내압(耐壓) 특성등에 대해 영향을 미치게 된다. 이러한 이유로, 오믹 전극은 통상의 배선에 부적합한 것으로 알려져 왔다. 특히, 오믹 전극의 목적이 반도체와 오믹 접촉을 하는 것이기 때문에 오믹 전극은 절연막 상에는 결코 형성되지 않았었다.
커패시터에서, 상층 및 하층 전극은 절연막 상에 형성된다. 따라서, 높은 내압 특성이 요구되는 상층 및 하층 전극은 오믹 전극 물질과 동일한 금속물질로는 형성되지 않으며, 오믹 전극 물질과 다른 물질(예를들면, Ti/Au 또는 Ti/Pt/Au)로 형성되었다.
이와같이, 종래의 반도체 장치에서, 커패시터의 상층 및 하층전극은 FET, 다이오드 등과 같은 소자의 금속물질과 다른 금속물질로, 이들 소자의 제조공정과 다른 제조공정에 의해 형성되었다. 이는 반도체 소자의 제조공정을 복잡하게 하며 이들의 전기적 특성의 신뢰성에 악영향을 미쳤다.
이러한 점을 감안한 본 발명의 목적은 반도체 소자의 제조공정을 단순화하는 것이며 오믹 전극의 금속물질과 같은 금속 물질을 갖는 상층 전극 또는 하층 전극의 커패시터를 형성함에 의해 전기적 특성의 신뢰성을 향상시키는 것이다.
도1a 내지 도1h는 종래의 반도체 장치의 일예의 구조 및 제조방법을 나타내는 개략단면도,
도 2a 내지 도2h는 본 발명의 일실시예에 따른 반도체 장치의 구조 및 제조방법을 나타내는 개략단면도,
도3a 내지 도3h는 본 발명의 다른 실시예에 따른 반도체 장치의 구조 및 제조방법을 나타내는 개략 단면도,
도4a 내지 도4e는 본 발명의 또다른 실시예에 따른 반도체 장치의 구조 및 제조방법을 나타내는 개략 단면도이다.
본 발명에 따른 반도체 장치는, 유전체층을 통하여 서로 대향하는 한쌍의 전극을 갖는 커패시터와, 커패시터가 아닌 소자를 포함하며, 이들 양자는 반도체 기판상에 형성되며, 상기 소자의 오믹 전극 및 상기 커패시터의 전극들 중 하나는 동일한 금속물질로 형성된다.
본 발명에 따르면, 상기 커패시터의 전극들 중 하나는 상기 오믹 전극의 금속 물질과 동일한 금속 물질로 형성된다. 따라서, 상기 오믹 전극과 상기 커패시터의 전극들중 하나는 동일한 공정에 의해 동시에 형성될 수 있다. 이와같이, 상기 전극들 형성 조절을 위한 공정변수(사진공정 조건, 기상 증착 조건 등)가 감소될 수 있다. 즉, 본 발명에 따르면, FET 및 커패시터와 같은 소자의 전극을 만드는데 요구되는 공정변수 및 공정의 개수가 감소될 수 있으며, 반도체 장치 제조공정이 단순화되며 제조비용이 절감된다. 또한, 단순화된 제조공정 및 감소된 조절 공정변수에 의해, 반도체 장치의 전기적 특성의 변화가 감소되어 전기적 특성의 신뢰성이 향상된다.
바람직하게는, 오믹 전극의 금속 물질과 동일한 금속물질로 만들어진 커패시터의 전극은 반도체 기판 상에 형성된 절연막의 상면에 형성된다. 그러나, 커패시터의 전극은 반도체 기판상에 직접 형성될 수 있다.
본 발명의 발명자에 의해 실험적으로 얻어진 지식에 따르면, 절연막(예를들면 SiNx 막, SiO2막, SiOxNy막 등) 상에 형성된 오믹 전극의 표면 조도(surface roughness)가 엘로잉 열처리에 의해 열화되지 않는다. 또한 오믹전극과 절연막 사이의 접착력이 열처리 전의 접착력에 비하여 향상됨이 밝혀졌다.
이와같이, 절연막 상에 커패시터의 전극을 형성함에 의해, 커패시터의 전극은 오믹전극의 금속물질과 동일한 금속물질로 형성됨에도 불구하고 표면 조도를 열화시킴없이 평활한 표면을 가지며, 이는 열처리에 영향을 주어 내압특성과 같은 커패시터 특성의 신뢰성이 충분히 향상될 수 있다.
또한, 하층전극을 절연막상이 아닌 반도체 기판 상에 형성된 오믹 전극의 금속물질과 동일한 금속물질로 형성하고, 커패시터의 특성을 연구하였다. 이 결과, 종래의 MTM 커패시터의 특성에 필적하는 커패시터의 특성을 얻을 수 있었다. 특히, 내압특성은 표면 조도 간의 차이를 반영하는 것으로 종래 알려졌으나 내압특성이 변하지 않았다.
바람직하게는, 동일한 금속 물질로 만들어진 오믹 전극과 커패시터 전극은 350℃∼450℃의 온도로 열처리된다. 이 온도 조건은 통상의 오믹 전극의 열처리 온도로 이용되었다. 이것은 종래의 오믹 전극용 온도 조건이 변하거나 복잡해지지 않는다는 것을 의미한다.
상기 오믹 전극과 동일한 물질로 만들어진 커패시터 전극은 Au, Ge, 및 Ni를 함유할 수 있다. 오믹 전극용 금속물질로 특별한 금속 물질이 이용되는 것은 아니다.
본 발명을 설명하기 위한 목적으로, 이하에서 수개의 도면이 참조될 것이나, 본 발명이 이들 도면에 도시된 정확한 배치 및 장치로 한정되는 것은 아니라는 점이 이해되어야 한다.
본 발명의 다른 특징 및 장점은 도면을 참조한 다음의 본 발명에 대한 설명으로부터 분명해 질 것이다.
이하에서는, 본발명의 바람직한 실시예들에 대해 도면을 참조하여 설명하고자 한다.
제1실시예
본 발명에 따른 FET, 반도체 저항소자, 및 MTM 커패시터를 포함하는 반도체 장치의 구조, 및 이를 제조하는 방법은 도 2a 내지 도2h를 참조하여 이하에서 설명될 것이다. 먼저, 실리콘(Si)이 반-절연 GaAs 기판 1 상에 도핑되며, 어닐링(annealing)에 의해 활성화되어 활성층(n형 영역) 2와 반도체 저항층(n형 영역) 3을 형성한다. 다음, 실리콘이 활성층 2와 반도체 저항층 3 각각의 대향하는 면적에 고농도로 도핑되며, 어닐링에 의해 활성화되어 접촉층(n+영역) 4, 5를 형성한다(도2a).
다음, SiNx 막 6이 GaAs 기판 1의 전면 상에 형성된다(도2b). SiNx 막 6은 FET, 반도체 저항소자, 및 커패시터가 형성되는 영역에 개구 7을 형성하기 위하여 사진공정과 식각공정에 의해 선택적으로 제거된다(도2c).
다음, 포토리지스트 21이 GaAs 기판 1의 표면에 가해지며, FET의 오믹 전극(소스 및 드레인 전극), 반도체 저항 소자의 오믹 전극(단자 전극), 및 커패시터의 하층 전극이 형성되는 영역을 제거함에 의해 개구 22가 형성된다. 오믹 전극용 금속 물질 23이 그 위에 기상 증착된다(도2d). 오믹 전극용 금속 물질 23으로, AuGe(100㎚ 두께), Ni(30㎚ 두께), 및 Au(100㎚ 두께)가 순차적으로 증착된다. 다음, 포토리지스트 21이 식각에 의해 제거된다. 리프팅-오프 방법에 의해, FET의 오믹 전극 8, 반도체 저항 소자의 오믹 전극 9, 및 커패시터의 하층 전극 24이 형성되며, 오믹 전극 8, 9가 접촉층 4, 5와 오믹 접촉을 이루고 하층 전극 24가 GaAs 층 1과 오믹 접촉을 이루도록 질소 분위기에서 400℃에서 5분간 열처리된다(도2e). 이와같이, 반도체 저항소자 12는 GaAs 기판 1 상에 형성된다.
이와 동시에, 오믹 전극 8, 9 등의 금속물질과 같은 금속물질을 이용하여, 커패시터의 하층 전극 24, FET의 오믹 전극 8, 및 반도체 저항 소자 12의 오믹 전극 9 사이에 배선이 형성된다. 헤테로접합 바이폴라 트랜지스터(HBT) 및 다이오드가 반도체 기판상에 형성되는 경우는, HBT의 오믹 전극(에미터 및 콜렉터 전극)과 다이오드의 오믹 전극(에노드 전극)이 위에서 설명한 공정에 의해 동시에 형성될 수 있다.
다음, 쇼트키 전극(게이트 전극) 10이 FET 영역의 활성층 2상에 형성된다(도2f). 이와같이, FET 11은 GaAs 기판 1 상에 형성된다.
다음, GaAs 기판 1의 전면에 SiNx 막 25가 도포된다. SiNx 25에는 하층 전극 배선용 개구 26이 형성된다(도2g). 다음, SiNx 막 25상에, 사진공정, 전극 물질(Ti, Pt, 및 Au)의 기상 증착, 및 리프팅-오프에 의해, Ti/Pt/Au 로 만들어진 상층 전극 27이 하층 전극 24에 대향하도록 형성된다(도2h). 이와같이, MTM 커패시터 28은 SiNx 막(유전체층) 25가 상층 전극 27과 하층 전극 24 사이에 개재되는 구조를 갖도록 GaAs 기판 1 상에 형성된다.
종래기술에 따르면, 커패시터의 전극이 오믹 전극의 금속 물질과 동일한 금속 물질로 형성되는 경우, 오믹 전극의 표면 조도가 열처리에 의해 증가되기 때문에 내압 특성이 열화되며, 이에 의해 상기 오믹 전극이 커패시터에는 적용될 수 없다. 그러나, 위에서 설명한 바와 같이, 오믹 전극 8 및 9의 금속물질과 동일한 금속물질로 형성된 커패시터 28의 하층 전극 24에 의해, 오믹 전극 8 및 9의 금속 물질과 다른 금속물질로 형성된 하층 및 상층 전극을 갖는 커패시터와 유사하게 우수한 커패시터 특성이 얻어질 수 있다.
위에서 설명한 바와 같이, 상기의 구조를 갖는 반도체 장치에 따르면, FET 11와 반도체 저항 소자 12의 오믹 전극 8, 9, 및 커패시터 28의 하층 전극 24은 동일한 물질로 동시에 형성될 수 있다. 따라서, 사진공정 조건, 전극 금속의 기상 증착 조건 등의 조절용 공정 변수 개수가 감소될 수 있다. 반도체 장치 제조중 전극 형성 공정의 단계가 하나 제거될 수 있다. 또한, FET, 저항 등의 소자 를 커패시터의 하층 전극에 접속하기 위한 배선이 오믹 전극의 금속 물질과 동일한 금속 물질에 의해 동시에 형성될 수 있다. 따라서, 별도의 배선 패턴을 이용한 복잡한 배선 형성 공정을 수행할 필요가 없어진다. 이와같이, 반도체 장치의 제조공정은 단순화 될 수 있으며, 제조 비용이 절감될 수 있다. 또한, 공정의 개수가 감소되며, 특성 변위가 감소되며 전기적 특성의 신뢰성이 향상될 수 있다.
제2실시예
이하에서는, 본 발명의 다른 실시예에 따른 반도체 장치의 구조 및 이의 제조방법을 도3a 내지 도3h를 참조하여 설명하고자 한다. 먼저, 실리콘(Si)이 반-절연 GaAs 기판 1 상에 이온주입법에 의해 도핑되며, 어닐링(annealing)에 의해 활성화되어 활성층 2와 반도체 저항층 3을 형성한다. 다음, 실리콘이 활성층 2와 반도체 저항층 3 각각의 대향하는 면적에 고농도로 도핑되며, 어닐링에 의해 활성화되어 접촉층 4, 5를 형성한다(도3a).
다음, SiNx 막 6이 GaAs 기판 1의 전면 상에 형성된다(도3b). SiNx 막 6은 FET, 반도체 저항소자, 및 커패시터가 형성되는 영역에 개구 7을 형성하기 위하여 사진공정과 식각공정에 의해 선택적으로 제거된다(도3c).
다음, 포토리지스트 21이 GaAs 기판 1의 표면에 가해지며, FET의 오믹 전극(소스 및 드레인 전극), 반도체 저항 소자의 오믹 전극(단자 전극), 및 커패시터의 하층 전극이 형성되는 영역을 제거함에 의해 개구 22가 형성된다. 오믹 전극용 금속 물질 23이 그 위에 기상 증착된다(도3d). 오믹 전극용 금속 물질 23으로, AuGe(100㎚ 두께), Ni(30㎚ 두께), 및 Au(100㎚ 두께)가 순차적으로 증착된다. 다음, 포토리지스트 21이 식각에 의해 제거된다. 리프팅-오프 방법에 의해, FET의 오믹 전극 8, 반도체 저항 소자의 오믹 전극 9, 및 커패시터의 하층 전극 24이 동시에 형성되며, 오믹 전극 8, 9가 접촉층 4, 5와 오믹 접촉을 이루고 하층 전극 24가 GaAs 층 1과 오믹 접촉을 이루도록 질소 분위기에서 400℃에서 5분간 열처리된다(도3e). 이와같이, GaAs 기판 1 상에는 반도체 저항소자 12가 형성되며, SiNx 막 6상에는 커패시터의 하층 전극 24이 형성된다.
이와 동시에, 오믹 전극 8, 9 등의 금속물질과 같은 금속물질을 이용하여, 커패시터의 하층 전극 24, FET의 오믹 전극 8, 및 반도체 저항 소자 12의 오믹 전극 9 사이에 배선이 형성된다.
다음, 쇼트키 전극(게이트 전극) 10이 FET 영역의 활성층 2상에 형성된다(도3f). 이와같이, FET 11은 GaAs 기판 1 상에 형성된다.
다음, GaAs 기판 1의 전면에 SiNx 막 25가 도포된다. SiNx 25에는 하층 전극 배선용 개구 26이 형성된다(도3g). 다음, SiNx 막 25 상에, 사진공정, 전극 물질(Ti, Pt, 및 Au)의 기상 증착, 및 리프팅-오프에 의해, Ti/Pt/Au 로 만들어진 상층 전극 27이 하층 전극 24에 대향하도록 형성된다(도3h). 이와같이, MTM 커패시터 28은 SiNx 막(유전체층) 25가 상층 전극 27 과 하층 전극 24 사이에 개재되는 구조를 갖는 GaAs 기판 1 상에 형성된다.
GaAs 기판 1 상에 형성된 오믹 전극이 엘로잉에 의해 열처리되는 경우, 표면 조도가 증가된다. 반면에, SiNx 막 상에 형성된 오믹 전극의 금속 물질과 동일한 금속물질이 열처리 되는 경우, 표면 조도는 열화되지 않으면서 열처리 전의 모폴로지와 동일한 우수한 모폴로지가 유지된다. 따라서, 전극 24의 하층이 오믹 전극 8 및 9의 금속물질과 동일한 금속물질로 형성되기 때문에 내압특성과 같은 커패시터 특성의 신뢰성이 충분히 향상될 수 있다. 또한, 하층 전극 24가 SiNx 막 6 상에 형성되는 경우에는, 하층 전극 24(AuGe/Ni/Au)와 SiNx 막 6 사이의 접착력이 엘로잉 열처리에 의해 향상될 수 있다. 또한, 위에서 설명한 구조는, 오믹 전극 8 및 9와 커패시터의 하층 전극 24가 동시에 형성될 수 있기 때문에, 제조공정이 단순화되며 제조비용이 절감될 수 있다.
제3실시예
이하에서는, 본 발명의 또다른 실시예에 따른 반도체 장치의 구조 및 이의 제조방법을 도4a 내지 도4e를 참조하여 설명하고자 한다. 먼저, 실리콘(Si)이 반-절연 GaAs 기판 1 상에 이온주입법에 의해 도핑되며, 어닐링(annealing)에 의해 활성화되어 활성층 2와 반도체 저항층 3을 형성한다. 다음, 실리콘이 각 활성층 2와반도체 저항층 3 각각의 대향하는 면적과, 커패시터가 형성되는 면적에 고농도로 도핑되며, 어닐링에 의해 활성화되어 접촉층 4, 5와 커패시터의 하층 전극(n+영역) 31d을 형성한다(도4a).
다음, SiNx 막 6이 GaAs 기판 1의 전면 상에 형성된다(도4b). SiNx 막 6은 FET, 반도체 저항소자, 및 커패시터가 형성되는 영역에 개구 7을 형성하기 위하여 사진공정과 식각공정에 의해 선택적으로 제거된다(도4c). 이와 동시에, 개구 32가 하층전극 31의 일부를 노출시키기 위해 SiNx 막 6 내에 형성된다.
다음, 포토리지스트(미도시)가 GaAs 기판 1의 표면에 가해지며, FET의 오믹 전극(소스 및 드레인 전극), 반도체 저항 소자의 오믹 전극(단자 전극), 및 하층 전극 31용 오믹 전극(단자 전극), 및 커패시터의 상층 전극이 형성되는 영역을 제거함에 의해 개구가 형성된다. 오믹 전극용 금속 물질이 그 위에 기상 증착된다. 오믹 전극용 금속 물질로, AuGe(100㎚ 두께), Ni(30㎚ 두께), 및 Au(100㎚ 두께)가 순차적으로 증착된다. 다음, 포토리지스트 21이 식각에 의해 제거된다. 리프팅-오프 방법에 의해, FET의 오믹 전극 8, 반도체 저항 소자의 오믹 전극 9, 하층전극용 오믹 전극 33, 및 커패시터의 상층 전극 34이 동시에 형성되며, 오믹 전극 8, 9, 및 33이 접촉층 4, 5, 및 하층 전극과 각각 오믹 접촉을 이루도록 질소 분위기에서 400℃에서 5분간 열처리된다(도4d). 이와같이, SiNx 막 6 상에 상층 전극 34가 형성되며, GaAs 기판 1 상에 반도체 저항소자 12와 커패시터 35가 형성된다. 이와 동시에, 오믹 전극 8, 9, 33 등의 금속물질과 같은 금속물질을 이용하여, 커패시터 35의 상층전극 34, 하층전극 31용 오믹 전극 33, FET의 오믹 전극 8, 및 반도체 저항 소자 12의 오믹 전극 9 사이에 배선이 형성된다.
다음, 쇼트키 전극(게이트 전극) 10이 FET 영역의 활성층 2상에 형성된다(도4e). 이와같이, FET 11은 GaAs 기판 1 상에 형성된다.
또한, 이 경우, 오믹 전극 8, 9, 33과 함께 커패시터 35의 상층 전극 34이 동일한 공정에 의해 형성된다. 따라서, 반도체 장치 제조공정이 단순화될 수 있으며 제조비용이 감소된다. 또한, 상층전극 34이 SiNx 막 6상에 형성되므로, 엘로잉 열처리가 수행되는 경우, 표면 조도를 열화시킴 없이 열처리 전의 모폴로지와 동일한 우수한 모폴로지가 유지될 수 있다. 따라서, 내압 특성과 같은 커패시터 특성의 신뢰성이 충분히 향상될 수 있다. 또한, 상층전극 34가 SiNx 막 6상에 형성되는 경우, 엘로잉 열처리에 의해 상층 전극 34(AuGe/Ni/Au)와 SiNx 막 6의 접착력이 향상될 수 있다.
본 발명의 바람직한 실시예가 개시되었으나, 본 발명의 원리를 수행하는 다양한 변형예가 다음의 청구범위 내에서 도출될 수 있다. 따라서 본 발명의 범위는 청구범위에 의해서 한정됨이 이해되어야 할 것이다.
오믹 전극의 금속물질과 동일한 금속물질로 형성된 커패시터의 하층 전극에 의해, 오믹 전극의 금속 물질과 다른 금속물질로 형성된 하층 및 상층 전극을 갖는 커패시터와 유사하게 우수한 커패시터 특성이 얻어질 수 있다.
FET와 반도체 저항 소자의 오믹 전극 및 커패시터의 하층 전극은 동일한 물질로 동시에 형성될 수 있으며, 따라서, 사진공정 조건, 전극 금속의 기상 증착 조건 등의 조절용 공정 변수 개수가 감소될 수 있다. 또한, FET, 저항 소자등의 소자 를 커패시터의 하층 전극에 접속하기 위한 배선이 오믹 전극의 금속 물질과 동일한 금속 물질에 의해 동시에 형성될 수 있으므로, 별도의 배선 패턴을 이용한 복잡한 배선 형성 공정을 수행할 필요가 없어지며 반도체 장치의 제조공정은 단순화 될 수 있으며 제조비용이 감소되며 전기적 특성의 신뢰성이 향상될 수 있다.
SiNx 막 상에 형성된 오믹 전극의 금속 물질과 동일한 금속물질이 열처리 되는 경우, 표면 조도는 열화되지 않으면서 열처리 전의 모폴로지와 동일한 우수한 모폴로지가 유지된다. 따라서, 전극의 하층이 오믹 전극의 금속물질과 동일한 금속물질로 형성되기 때문에 내압특성과 같은 커패시터 특성의 신뢰성이 충분히 향상될 수 있다. 또한, 하층 전극이 SiNx 막 상에 형성되는 경우에는, 하층 전극과 SiNx 막 사이의 접착력이 엘로잉 열처리에 의해 향상될 수 있다. 또한 오믹 전극과 커패시터의 하층 전극이 동시에 형성될 수 있기 때문에, 제조공정이 단순화되며 제조비용이 절감될 수 있다.
Claims (11)
- 반도체 기판;상기 반도체 기판상에 형성된 유전체층을 통하여 서로 대향하는 한쌍의 전극을 갖는 커패시터;상기 반도체 기판 상에 형성된 커패시터가 아닌 소자로서, 적어도 하나의 제1오믹 전극을 가지며, 상기 커패시터의 전극들 중 하나와 상기 제1오믹 전극은 동일한 금속물질로 형성되는 소자;를 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 반도체 기판 상에 형성된 절연막을 더 포함하며, 상기 커패시터의 상기 하나의 전극은 상기 절연막상에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 커패시터의 상기 전극은 하층 전극인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 커패시터의 상기 전극은 상층 전극인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 커패시터의 상기 하나의 전극 및 상기 제1오믹 전극은 각각 적어도 Au, Ge, 및 Ni를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 소자는 적어도 제2오믹 전극을 포함하며, 상기 제2오믹 전극은 상기 커패시터의 상기 하나의 전극과 상기 제1오믹 전극은 동일한 금속 물질로 만들어지는 것을 특징으로 하는 반도체 장치.
- 제 6 항에 있어서, 상기 소자는 소스 접촉 영역과 드레인 접촉 영역을 갖는 전계효과 트랜지스터이며, 상기 제1오믹 전극은 상기 소스 접촉 영역에 접속되며 상기 제2오믹 전극은 상기 드레인 접촉 영역에 접속되는 것을 특징으로 하는 반도체 장치.
- 제 1 항의 반도체 장치의 제조방법으로서,상기 반도체 기판을 제공하는 단계; 및상기 반도체 기판상에 상기 커패시터 및 상기 소자를 형성하는 단계로서, 상기 커패시터의 상기 하나의 전극과 상기 제1오믹 전극이 동시에 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 8 항에 있어서, 상기 제1오믹 전극 및 상기 커패시터의 상기 하나의 전극을 동시에 형성하는 단계는 350℃∼450℃의 온도에서의 열처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 7 항의 반도체 장치의 제조방법으로서,상기 반도체 기판을 제공하는 단계; 및상기 반도체 기판상에 상기 커패시터 및 상기 전계효과 트랜지스터를 형성하는 단계로서, 상기 제1오믹 접촉, 상기 제2오믹 접촉, 및 상기 커패시터의 상기 하나의 전극은 동시에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 10 항에 있어서, 상기 제1오믹 접촉, 상기 제2오믹 접촉, 및 상기 커패시터의 상기 하나의 전극을 동시에 형성하는 단계는 350℃∼450℃의 온도에서의 열처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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