JP2001326284A - 化合物半導体集積回路およびその製造方法 - Google Patents
化合物半導体集積回路およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 III −Ｖ族化合物半導体を用いたヘテロ接合
バイポーラトランジスタ（ＨＢＴ）と抵抗体、ＭＩＭキ
ャパシタを同一基板上に設置したモノリシックマイクロ
波集積回路（ＭＭＩＣ）の製造プロセスの簡略化を図
る。 【解決手段】 ＨＢＴのベース電極層１８（もしくはコ
レクタ電極層）と、抵抗体２４またはＭＩＭキャパシタ
の絶縁体２５の少なくとも一方とを、有機金属気相成長
方法もしくは分子線エピタキシ法により、高濃度に不純
物をドーピングした半導体層の選択成長を用いて形成す
る。ＨＢＴ素子と抵抗体及びＭＩＭキャパシタの同時製
造が可能になり、マスク数やプロセス工程数を削減で
き、しかも選択成長した半導体層が電極層に設けられる
ことで、電極での寄生抵抗が低減し、デバイス特性を向
上させることができる。
バイポーラトランジスタ（ＨＢＴ）と抵抗体、ＭＩＭキ
ャパシタを同一基板上に設置したモノリシックマイクロ
波集積回路（ＭＭＩＣ）の製造プロセスの簡略化を図
る。 【解決手段】 ＨＢＴのベース電極層１８（もしくはコ
レクタ電極層）と、抵抗体２４またはＭＩＭキャパシタ
の絶縁体２５の少なくとも一方とを、有機金属気相成長
方法もしくは分子線エピタキシ法により、高濃度に不純
物をドーピングした半導体層の選択成長を用いて形成す
る。ＨＢＴ素子と抵抗体及びＭＩＭキャパシタの同時製
造が可能になり、マスク数やプロセス工程数を削減で
き、しかも選択成長した半導体層が電極層に設けられる
ことで、電極での寄生抵抗が低減し、デバイス特性を向
上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体集積
回路およびその製造方法に関し、特にIII −Ｖ族化合物
半導体ヘテロ接合バイポーラトランジスタと抵抗体、キ
ャパシタを同一基板上に設置したモノリシックマイクロ
波集積回路（ＭＭＩＣ）およびその製造方法に関する。
回路およびその製造方法に関し、特にIII −Ｖ族化合物
半導体ヘテロ接合バイポーラトランジスタと抵抗体、キ
ャパシタを同一基板上に設置したモノリシックマイクロ
波集積回路（ＭＭＩＣ）およびその製造方法に関する。
【０００２】
【従来の技術】今日、携帯電話や光通信システム等の普
及に伴ない、マイクロ波、ミリ波帯の高周波領域で動作
する低雑音素子、高出力素子の開発が活発に行われてい
る。III −Ｖ族化合物半導体を用いたヘテロ接合バイポ
ーラトランジスタ（以下、ＨＢＴとする）は、優れた高
周波特性と高い電流駆動能力を有し、しかも単一正電源
動作が可能なため、これらの要求に答える素子として有
望視され、すでに一部実用化されている。ＨＢＴを携帯
電話等に応用する場合には、素子の高性能化とともにチ
ップの小型化が必須であり、トランジスタと共に、抵抗
体やキャパシタ等の受動素子を同一基板上に形成するモ
ノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が重
要になる。このようなＨＢＴを用いたＭＭＩＣを製造す
る場合、従来はＨＢＴを作製した後、キャパシタや抵抗
体等の受動素子をＨＢＴとは独立に作製していた。その
一例の構造を図９に示す。
及に伴ない、マイクロ波、ミリ波帯の高周波領域で動作
する低雑音素子、高出力素子の開発が活発に行われてい
る。III −Ｖ族化合物半導体を用いたヘテロ接合バイポ
ーラトランジスタ（以下、ＨＢＴとする）は、優れた高
周波特性と高い電流駆動能力を有し、しかも単一正電源
動作が可能なため、これらの要求に答える素子として有
望視され、すでに一部実用化されている。ＨＢＴを携帯
電話等に応用する場合には、素子の高性能化とともにチ
ップの小型化が必須であり、トランジスタと共に、抵抗
体やキャパシタ等の受動素子を同一基板上に形成するモ
ノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が重
要になる。このようなＨＢＴを用いたＭＭＩＣを製造す
る場合、従来はＨＢＴを作製した後、キャパシタや抵抗
体等の受動素子をＨＢＴとは独立に作製していた。その
一例の構造を図９に示す。
【０００３】図９において、化合物半導体基板１１０上
に、ここでは詳細を省略するがバッファ層、サブコレク
タ層、コレクタ層、ベース層、エミッタ層、キャップ層
を所要のパターンに積層形成し、かつエミッタ電極１２
０、ベース電極１２１、コレクタ電極１２２を形成して
ＨＢＴ素子を形成した上で、第１層間絶縁膜１３０を形
成し、コンタクトホールを開口し、かつ第１層配線１３
１を形成し、前記各電極に接続する。また、このとき、
前記第１層配線１３１の一部でＭＩＭキャバシタの下部
電極１４０を形成する。また、前記１層間絶縁膜１３０
上には、ＮｉＣｒやＷＳｉＮ等の抵抗体メタル１４１を
形成する。その上に第２層間絶縁膜１３２を形成し、ス
ルーホールを開口した上で、前記第１層配線１３１や前
記抵抗体メタル１４１につながる第２層配線１３３を形
成し、前記抵抗体メタル１４１により抵抗体を形成す
る。また、前記第２層間絶縁膜１３２に設けた凹部内に
おいて前記下部電極１４０上にＳｉＯ2 やＳｉＮ等の絶
縁膜１４２を形成し、その上に第２層配線１４３の一部
で上部電極１４３を形成し、ＭＩＭ（Metal-Insulator-
Metal)キャパシタを形成する。なお、図示は省略する
が、特開平１０−１０７０４２号公報に記載のように、
ＨＢＴのサブコレクタ層をエッチングにより、所望の抵
抗値の得られる大きさに加工する場合もある。
に、ここでは詳細を省略するがバッファ層、サブコレク
タ層、コレクタ層、ベース層、エミッタ層、キャップ層
を所要のパターンに積層形成し、かつエミッタ電極１２
０、ベース電極１２１、コレクタ電極１２２を形成して
ＨＢＴ素子を形成した上で、第１層間絶縁膜１３０を形
成し、コンタクトホールを開口し、かつ第１層配線１３
１を形成し、前記各電極に接続する。また、このとき、
前記第１層配線１３１の一部でＭＩＭキャバシタの下部
電極１４０を形成する。また、前記１層間絶縁膜１３０
上には、ＮｉＣｒやＷＳｉＮ等の抵抗体メタル１４１を
形成する。その上に第２層間絶縁膜１３２を形成し、ス
ルーホールを開口した上で、前記第１層配線１３１や前
記抵抗体メタル１４１につながる第２層配線１３３を形
成し、前記抵抗体メタル１４１により抵抗体を形成す
る。また、前記第２層間絶縁膜１３２に設けた凹部内に
おいて前記下部電極１４０上にＳｉＯ2 やＳｉＮ等の絶
縁膜１４２を形成し、その上に第２層配線１４３の一部
で上部電極１４３を形成し、ＭＩＭ（Metal-Insulator-
Metal)キャパシタを形成する。なお、図示は省略する
が、特開平１０−１０７０４２号公報に記載のように、
ＨＢＴのサブコレクタ層をエッチングにより、所望の抵
抗値の得られる大きさに加工する場合もある。
【０００４】
【発明が解決しようとする課題】このようなＭＭＩＣで
は、次のような問題がある。まず、ＨＢＴ素子と抵抗体
およびＭＩＭキャパシタを別々に作製する場合は、それ
ぞれを作製するためのマスクが必要になり、マスク、工
程数とも多くなる。特に、ＨＢＴを作製する場合は、エ
ミッタ、ベース、コレクタに最適な３種類のメタルを用
いるため、それだけでもプロセスが複雑になるので、さ
らなる工程増加は、避けることが望ましい。また、Ｎｉ
ＣｒやＷＳｉＮ等の抵抗体メタルを作製する場合も、当
該メタルを蒸着もしくはスパッタ形成する工程の他に抵
抗体として加工するプロセスが加わるので、工程数が増
加することになる。この場合、エピタキシャル成長した
半導体でエピ抵抗を構成することも考えられるが、この
場合には加工形状で抵抗値が決定されるので、抵抗値の
制御が困難な上、下地に別のエピ層がある場合は、それ
が寄生容量となり周波数により抵抗値が変化するという
問題が生じる。
は、次のような問題がある。まず、ＨＢＴ素子と抵抗体
およびＭＩＭキャパシタを別々に作製する場合は、それ
ぞれを作製するためのマスクが必要になり、マスク、工
程数とも多くなる。特に、ＨＢＴを作製する場合は、エ
ミッタ、ベース、コレクタに最適な３種類のメタルを用
いるため、それだけでもプロセスが複雑になるので、さ
らなる工程増加は、避けることが望ましい。また、Ｎｉ
ＣｒやＷＳｉＮ等の抵抗体メタルを作製する場合も、当
該メタルを蒸着もしくはスパッタ形成する工程の他に抵
抗体として加工するプロセスが加わるので、工程数が増
加することになる。この場合、エピタキシャル成長した
半導体でエピ抵抗を構成することも考えられるが、この
場合には加工形状で抵抗値が決定されるので、抵抗値の
制御が困難な上、下地に別のエピ層がある場合は、それ
が寄生容量となり周波数により抵抗値が変化するという
問題が生じる。
【０００５】本発明の目的は、プロセスを簡略化でき、
しかもデバイス特性を向上することが可能なＨＢＴ素子
を含むＭＭＩＣとその製造方法を提供することにある。
しかもデバイス特性を向上することが可能なＨＢＴ素子
を含むＭＭＩＣとその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、ＨＢＴと抵抗
体及びＭＩＭキャパシタを同一半導体基板上に形成した
化合物半導体集積回路において、前記ＨＢＴのベース電
極層もしくはコレクタ電極層と、前記抵抗体または前記
ＭＩＭキャパシタの絶縁体の少なくとも一方とが同一材
料で構成されていることを特徴とする。また、前記ＭＩ
Ｍキャパシタの電極部と、前記ＨＢＴのコンタクトメタ
ルとが同一材料で構成されていることが好ましい。
体及びＭＩＭキャパシタを同一半導体基板上に形成した
化合物半導体集積回路において、前記ＨＢＴのベース電
極層もしくはコレクタ電極層と、前記抵抗体または前記
ＭＩＭキャパシタの絶縁体の少なくとも一方とが同一材
料で構成されていることを特徴とする。また、前記ＭＩ
Ｍキャパシタの電極部と、前記ＨＢＴのコンタクトメタ
ルとが同一材料で構成されていることが好ましい。
【０００７】また、本発明は、ＨＢＴと抵抗体及びＭＩ
Ｍキャパシタを同一半導体基板上に形成する化合物半導
体集積回路の製造方法において、前記ＨＢＴのベース電
極層もしくはコレクタ電極層を形成する際に、当該ベー
ス電極層もしくはコレクタ電極層と同一材料を用いて、
同時に前記抵抗体または前記ＭＩＭキャパシタの絶縁体
の少なくとも一方を形成することを特徴とする。この場
合、前記ＨＢＴのベース電極層もしくはコレクタ電極層
を形成する方法が、有機金属気相成長方法もしくは分子
線エピタキシ法により、高濃度に不純物をドーピングし
た半導体層の選択成長とする。また、前記抵抗体もしく
は前記ＭＩＭキャパシタの絶縁体を形成する方法が、有
機金属気相成長方法もしくは分子線エピタキシ法によ
り、高濃度に不純物をドーピングした半導体層の選択成
長とする。さらに、前記ＭＩＭキャパシタの電極部を形
成する際に、前記ＨＢＴのコンタクトメタルを同時に形
成することが好ましい。
Ｍキャパシタを同一半導体基板上に形成する化合物半導
体集積回路の製造方法において、前記ＨＢＴのベース電
極層もしくはコレクタ電極層を形成する際に、当該ベー
ス電極層もしくはコレクタ電極層と同一材料を用いて、
同時に前記抵抗体または前記ＭＩＭキャパシタの絶縁体
の少なくとも一方を形成することを特徴とする。この場
合、前記ＨＢＴのベース電極層もしくはコレクタ電極層
を形成する方法が、有機金属気相成長方法もしくは分子
線エピタキシ法により、高濃度に不純物をドーピングし
た半導体層の選択成長とする。また、前記抵抗体もしく
は前記ＭＩＭキャパシタの絶縁体を形成する方法が、有
機金属気相成長方法もしくは分子線エピタキシ法によ
り、高濃度に不純物をドーピングした半導体層の選択成
長とする。さらに、前記ＭＩＭキャパシタの電極部を形
成する際に、前記ＨＢＴのコンタクトメタルを同時に形
成することが好ましい。
【０００８】本発明によれば、高濃度に不純物をドーピ
ングした半導体層の選択成長により、ＨＢＴのベース電
極層もしくはコレクタ電極層と、抵抗体またＨＭＩＭキ
ャパシタの絶縁体の少なくとも一方を形成するので、Ｈ
ＢＴと抵抗体及びＭＩＭキャパシタの同時作製が可能に
なり、マスク数やプロセス工程数を削減でき、しかもＨ
ＢＴの寄生抵抗が低減し、デバイス特性を向上させるこ
とができる。
ングした半導体層の選択成長により、ＨＢＴのベース電
極層もしくはコレクタ電極層と、抵抗体またＨＭＩＭキ
ャパシタの絶縁体の少なくとも一方を形成するので、Ｈ
ＢＴと抵抗体及びＭＩＭキャパシタの同時作製が可能に
なり、マスク数やプロセス工程数を削減でき、しかもＨ
ＢＴの寄生抵抗が低減し、デバイス特性を向上させるこ
とができる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施形態の
ＭＭＩＣを模式的に示す断面構成図である。ＧａＡｓ基
板１０上に、ＨＢＴ素子と、抵抗体と、ＭＩＭキャパシ
タが一体的に形成されている。前記ＨＢＴ素子について
は詳細は後述するが、ＨＢＴで構成され、エミッタ電極
２０、ベース電極２１、コレクタ電極２２が形成されて
いる。また、抵抗体はｐ+ −ＧａＡｓ層で形成される抵
抗体２４と、抵抗体電極２６で構成される。さらに、Ｍ
ＩＭキャパシタは、下部電極２３と、その上に形成され
た多結晶のｐ+ −ＧａＡｓ層からなる絶縁体２５と、そ
の上に形成された上部電極２７とで構成される。そし
て、全面にＳｉＯ2 膜からなる層間絶縁膜２８が形成さ
れ、かつ前記ＨＢＴの各電極や抵抗体電極、ＭＩＭキャ
パシタ電極を開口するコンタクトホールを介して前記層
間絶縁膜２８上に形成された第２層配線２９によって所
要の回路が構成され、前記ＭＭＩＣが構成されている。
参照して説明する。 （第１の実施の形態）図１は本発明の第１の実施形態の
ＭＭＩＣを模式的に示す断面構成図である。ＧａＡｓ基
板１０上に、ＨＢＴ素子と、抵抗体と、ＭＩＭキャパシ
タが一体的に形成されている。前記ＨＢＴ素子について
は詳細は後述するが、ＨＢＴで構成され、エミッタ電極
２０、ベース電極２１、コレクタ電極２２が形成されて
いる。また、抵抗体はｐ+ −ＧａＡｓ層で形成される抵
抗体２４と、抵抗体電極２６で構成される。さらに、Ｍ
ＩＭキャパシタは、下部電極２３と、その上に形成され
た多結晶のｐ+ −ＧａＡｓ層からなる絶縁体２５と、そ
の上に形成された上部電極２７とで構成される。そし
て、全面にＳｉＯ2 膜からなる層間絶縁膜２８が形成さ
れ、かつ前記ＨＢＴの各電極や抵抗体電極、ＭＩＭキャ
パシタ電極を開口するコンタクトホールを介して前記層
間絶縁膜２８上に形成された第２層配線２９によって所
要の回路が構成され、前記ＭＭＩＣが構成されている。
【００１０】図２は、本発明の第１の実施形態のＭＭＩ
Ｃに用いるＨＢＴの断面構造を示す。同図において、半
絶縁性ＧａＡｓ基板１０上に、ｉ−ＧａＡｓもしくはｉ
−ＡｌＧａＡｓからなるバッファ層１１（５００ｎｍ）
が形成されており、このバッファ層１１上にＳｉを１×
１０18ｃｍ-3以上ドーピングしたｎ+ −ＧａＡｓサブコ
レクタ層１２（５００ｎｍ）と、Ｓｉを５×１０16ｃｍ
-3ドーピングしたｎ−ＧａＡｓコレクタ層１３（５００
ｎｍ）が形成されている。さらに、前記コレクタ層１３
上に、Ｃを３×１０19ｃｍ-3ドーピングしたｐ+ −Ｇａ
Ａｓベース層１４（８０ｎｍ）が形成されている。前記
ベース層１４上には、Ｓｉを３×１０17ｃｍ-3ドーピン
グしたｎ−ＡｌＧａＡｓもしくはｎ−ＩｎＧａＰエミッ
タ層１５（１００ｎｍ）が形成されている。そして、前
記エミッタ層１５上には、エミッタ電極をとるために、
Ｓｉを高濃度（１×１０18ｃｍ-3以上）にドーピングし
たｎ+ −ＧａＡｓ層（１００ｎｍ）と、ｎ+ −ＩｎＧａ
Ａｓ層（１００ｎｍ）の積層構造からなるエミッタキャ
ップ層１６，１７が形成されている。これらの構造は、
分子線エピタキシ法（ＭＢＥ）もしくは有機金属気相成
長法（ＭＯＶＰＥ）を用いて成長する。さらに、本構造
の特徴として、前記ｐ+ −ＧａＡｓベース層１４の電極
形成部分に、選択的にＣを１×１０20ｃｍ-3ドーピング
したｐ+ −ＧａＡｓ層１８（１００ｎｍ）が形成されて
いる。この層の形成には、選択成長に優れているＭＯＶ
ＰＥ法、もしくは、有機金属分子線エピタキシ法（ＭＯ
ＭＢＥ）を用いる。また、本構造では、コンタクト電極
として、ＷＳｉエミッタ電極２０、Ｔｉ／Ｐｔ／Ａｕベ
ース電極２１、Ｎｉ／ＡｕＧｅ／ＡｕもしくはＴｉ／Ｐ
ｔ／Ａｕコレクタ電極２２が形成されている。
Ｃに用いるＨＢＴの断面構造を示す。同図において、半
絶縁性ＧａＡｓ基板１０上に、ｉ−ＧａＡｓもしくはｉ
−ＡｌＧａＡｓからなるバッファ層１１（５００ｎｍ）
が形成されており、このバッファ層１１上にＳｉを１×
１０18ｃｍ-3以上ドーピングしたｎ+ −ＧａＡｓサブコ
レクタ層１２（５００ｎｍ）と、Ｓｉを５×１０16ｃｍ
-3ドーピングしたｎ−ＧａＡｓコレクタ層１３（５００
ｎｍ）が形成されている。さらに、前記コレクタ層１３
上に、Ｃを３×１０19ｃｍ-3ドーピングしたｐ+ −Ｇａ
Ａｓベース層１４（８０ｎｍ）が形成されている。前記
ベース層１４上には、Ｓｉを３×１０17ｃｍ-3ドーピン
グしたｎ−ＡｌＧａＡｓもしくはｎ−ＩｎＧａＰエミッ
タ層１５（１００ｎｍ）が形成されている。そして、前
記エミッタ層１５上には、エミッタ電極をとるために、
Ｓｉを高濃度（１×１０18ｃｍ-3以上）にドーピングし
たｎ+ −ＧａＡｓ層（１００ｎｍ）と、ｎ+ −ＩｎＧａ
Ａｓ層（１００ｎｍ）の積層構造からなるエミッタキャ
ップ層１６，１７が形成されている。これらの構造は、
分子線エピタキシ法（ＭＢＥ）もしくは有機金属気相成
長法（ＭＯＶＰＥ）を用いて成長する。さらに、本構造
の特徴として、前記ｐ+ −ＧａＡｓベース層１４の電極
形成部分に、選択的にＣを１×１０20ｃｍ-3ドーピング
したｐ+ −ＧａＡｓ層１８（１００ｎｍ）が形成されて
いる。この層の形成には、選択成長に優れているＭＯＶ
ＰＥ法、もしくは、有機金属分子線エピタキシ法（ＭＯ
ＭＢＥ）を用いる。また、本構造では、コンタクト電極
として、ＷＳｉエミッタ電極２０、Ｔｉ／Ｐｔ／Ａｕベ
ース電極２１、Ｎｉ／ＡｕＧｅ／ＡｕもしくはＴｉ／Ｐ
ｔ／Ａｕコレクタ電極２２が形成されている。
【００１１】次に、図３〜図４を用いて、前記ＭＭＩＣ
の製造方法について説明する。半絶縁性ＧａＡｓ基板１
０上に、有機金属気相成長法（ＭＯＶＰＥ）を用いて、
図２に示したＨＢＴが形成される。このＨＢＴの製造工
程としては、図２に示したバッファ層１１、サブコレク
タ層１２、コレクタ層１３、ベース層１４、エミッタ層
１５、エミッタキャップ層１６，１７を順次積層した
後、図３（ａ）のように、全面にＷＳｉからなるエミッ
タ電極２０をスパッタで形成し、フォトレジストでマス
クして、ドライエッチングにより所望のエミッタ寸法に
加工し、前記エミッタ電極２０を形成する。さらに、ウ
ェットエッチングを用いて、エミッタキャップ層１６，
１７とｎ−ＡｌＧａＡｓエミッタ層１５をエッチングし
てベース層１４を表出させる。次に、フォトレジストで
マスクし、不要ベース層をウェットエッチングして、サ
ブコレクタ層１２を露出させる。さらに、素子部以外
は、半絶縁性基板１０までエッチングする。
の製造方法について説明する。半絶縁性ＧａＡｓ基板１
０上に、有機金属気相成長法（ＭＯＶＰＥ）を用いて、
図２に示したＨＢＴが形成される。このＨＢＴの製造工
程としては、図２に示したバッファ層１１、サブコレク
タ層１２、コレクタ層１３、ベース層１４、エミッタ層
１５、エミッタキャップ層１６，１７を順次積層した
後、図３（ａ）のように、全面にＷＳｉからなるエミッ
タ電極２０をスパッタで形成し、フォトレジストでマス
クして、ドライエッチングにより所望のエミッタ寸法に
加工し、前記エミッタ電極２０を形成する。さらに、ウ
ェットエッチングを用いて、エミッタキャップ層１６，
１７とｎ−ＡｌＧａＡｓエミッタ層１５をエッチングし
てベース層１４を表出させる。次に、フォトレジストで
マスクし、不要ベース層をウェットエッチングして、サ
ブコレクタ層１２を露出させる。さらに、素子部以外
は、半絶縁性基板１０までエッチングする。
【００１２】次に、図３（ｂ）において、図外のフォト
レジストによりマスクして、Ｎｉ／ＡｕＧｅ／Ａｕもし
くはＴｉ／Ｐｔ／Ａｕを蒸着し、かつリフトオフ法によ
りコレクタ電極２２とキャパシタ下部電極２３を形成す
る。この時、図外の第１層配線を、同メタルで形成する
ことも可能である。
レジストによりマスクして、Ｎｉ／ＡｕＧｅ／Ａｕもし
くはＴｉ／Ｐｔ／Ａｕを蒸着し、かつリフトオフ法によ
りコレクタ電極２２とキャパシタ下部電極２３を形成す
る。この時、図外の第１層配線を、同メタルで形成する
ことも可能である。
【００１３】次に、図３（ｃ）のように、ＳｉＯ2 膜３
０（１００ｎｍ）を素子全体に堆積し、フォトレジスト
とウェットエッチングによりＨＢＴのベース電極部と抵
抗体を形成する部分、キャパシタ部を開口し、マスクと
する。この後、図４（ａ）のように、有機金属分子線エ
ピタキシ法（ＭＯＭＢＥ）を用いて、ｐ+ −ＧａＡｓ層
（１×１０20ｃｍ-3：１００ｎｍ）をＨＢＴのベース電
極層１８として、これと同時に抵抗体２４として、およ
びＭＩＭキャパシタの前記キャパシタ下部電極２３上に
絶縁体２５としてそれぞれ選択的に成長する。この時、
抵抗体２４でのシート抵抗は約１２０Ωとなるので、そ
れを基準に抵抗体２４のサイズを調節して所望の抵抗値
を得る。抵抗体２４のサイズは、前記ＳｉＯ2 マスク３
０により決定される。このとき、ＭＩＭキャパシタで
は、下層にキャバシタ下部電極２３が形成されているた
め、この上に選択成長したｐ+ −ＧａＡｓ層は単結晶化
せずに多結晶となり、ｐ+ −ＧａＡｓ層の絶縁体２５と
なる。III −Ｖ化合物半導体の場合、多結晶ではきわめ
て高抵抗を示すので、ＭＩＭキャパシタの絶縁体として
用いることが可能になる。
０（１００ｎｍ）を素子全体に堆積し、フォトレジスト
とウェットエッチングによりＨＢＴのベース電極部と抵
抗体を形成する部分、キャパシタ部を開口し、マスクと
する。この後、図４（ａ）のように、有機金属分子線エ
ピタキシ法（ＭＯＭＢＥ）を用いて、ｐ+ −ＧａＡｓ層
（１×１０20ｃｍ-3：１００ｎｍ）をＨＢＴのベース電
極層１８として、これと同時に抵抗体２４として、およ
びＭＩＭキャパシタの前記キャパシタ下部電極２３上に
絶縁体２５としてそれぞれ選択的に成長する。この時、
抵抗体２４でのシート抵抗は約１２０Ωとなるので、そ
れを基準に抵抗体２４のサイズを調節して所望の抵抗値
を得る。抵抗体２４のサイズは、前記ＳｉＯ2 マスク３
０により決定される。このとき、ＭＩＭキャパシタで
は、下層にキャバシタ下部電極２３が形成されているた
め、この上に選択成長したｐ+ −ＧａＡｓ層は単結晶化
せずに多結晶となり、ｐ+ −ＧａＡｓ層の絶縁体２５と
なる。III −Ｖ化合物半導体の場合、多結晶ではきわめ
て高抵抗を示すので、ＭＩＭキャパシタの絶縁体として
用いることが可能になる。
【００１４】次いで、前記ＳｉＯ2 マスク３０を除去し
た後、図４（ｂ）において、図外のフォトレジストマス
クをかけて、ベース電極部と抵抗体電極部、キャパシタ
部を窓開けし、Ｔｉ／Ｐｔ／Ａｕからなるベース電極２
１をリフトオフ法により形成し、これと同時に抵抗体電
極２６、キャパシタ上部電極２７を形成する。その後
は、図１に示したように、ＳｉＯ2 等の層間絶縁膜２８
を形成し、かつその表面の平坦化を行い、前記各電極を
露出するコンタクトホールを開口し、金メッキ等で第２
配線２９を形成することで、ＭＭＩＣが完成される。
た後、図４（ｂ）において、図外のフォトレジストマス
クをかけて、ベース電極部と抵抗体電極部、キャパシタ
部を窓開けし、Ｔｉ／Ｐｔ／Ａｕからなるベース電極２
１をリフトオフ法により形成し、これと同時に抵抗体電
極２６、キャパシタ上部電極２７を形成する。その後
は、図１に示したように、ＳｉＯ2 等の層間絶縁膜２８
を形成し、かつその表面の平坦化を行い、前記各電極を
露出するコンタクトホールを開口し、金メッキ等で第２
配線２９を形成することで、ＭＭＩＣが完成される。
【００１５】以上のような製造方法を用いることによ
り、抵抗体と、ＭＩＭキャパシタの絶縁体とがＨＢＴ素
子の電極と同時に形成することができ、集積回路の製造
工程を大幅に減少させることができる。また抵抗体の抵
抗値はＳｉＯ2 マスク３０の開口形状により決定できる
ので、制御性良く形成することができる。さらに、ベー
ス電極２１の直下にｐ+ −ＧａＡｓ層１８を設けること
により、当該ベース電極２１を構成するメタルとの接触
抵抗を小さくでき、ベース抵抗を減少できる。そのた
め、素子の高周波特性を向上させることが可能となる。
り、抵抗体と、ＭＩＭキャパシタの絶縁体とがＨＢＴ素
子の電極と同時に形成することができ、集積回路の製造
工程を大幅に減少させることができる。また抵抗体の抵
抗値はＳｉＯ2 マスク３０の開口形状により決定できる
ので、制御性良く形成することができる。さらに、ベー
ス電極２１の直下にｐ+ −ＧａＡｓ層１８を設けること
により、当該ベース電極２１を構成するメタルとの接触
抵抗を小さくでき、ベース抵抗を減少できる。そのた
め、素子の高周波特性を向上させることが可能となる。
【００１６】（第２の実施の形態）次に、本発明の第２
の実施形態としてのＭＭＩＣについて説明する。図５
は、本発明の第２の実施形態のＭＭＩＣの断面図であ
る。また、本実施形態に用いるＨＢＴを図６に示してお
り、ここでは、コレクタ電極を選択成長で形成したＨＢ
Ｔとして形成している。図５において、ＨＢＴの真性部
は図２に示した第１の実施形態と同様であるが、ｎ+ −
ＧａＡｓサブコレクタ層１２の電極形成部分に、選択的
にＳｉを１×１０19ｃｍ-3ドーピングしたｎ+ −ＧａＡ
ｓ層１９（１００ｎｍ）を形成する。この層の形成に
は、選択成長に優れているＭＯＶＰＥ法もしくはＭＯＭ
ＢＥ法を用いる。また、本実施形態では、コンタクト電
極として、ＷＳｉエミッタ電極２０、Ｔｉ／Ｐｔ／Ａｕ
ベース電極２１、Ｎｉ／ＡｕＧｅ／ＡｕもしくはＴｉ／
Ｐｔ／Ａｕコレクタ電極２２を用いている。そして、そ
の他の構成は第１の実施形態と同様であるので、同一符
号を付して詳細な説明は省略する。
の実施形態としてのＭＭＩＣについて説明する。図５
は、本発明の第２の実施形態のＭＭＩＣの断面図であ
る。また、本実施形態に用いるＨＢＴを図６に示してお
り、ここでは、コレクタ電極を選択成長で形成したＨＢ
Ｔとして形成している。図５において、ＨＢＴの真性部
は図２に示した第１の実施形態と同様であるが、ｎ+ −
ＧａＡｓサブコレクタ層１２の電極形成部分に、選択的
にＳｉを１×１０19ｃｍ-3ドーピングしたｎ+ −ＧａＡ
ｓ層１９（１００ｎｍ）を形成する。この層の形成に
は、選択成長に優れているＭＯＶＰＥ法もしくはＭＯＭ
ＢＥ法を用いる。また、本実施形態では、コンタクト電
極として、ＷＳｉエミッタ電極２０、Ｔｉ／Ｐｔ／Ａｕ
ベース電極２１、Ｎｉ／ＡｕＧｅ／ＡｕもしくはＴｉ／
Ｐｔ／Ａｕコレクタ電極２２を用いている。そして、そ
の他の構成は第１の実施形態と同様であるので、同一符
号を付して詳細な説明は省略する。
【００１７】次に、本第２の実施形態のＭＭＩＣの製造
工程について説明する。図７（ａ）のように、本形態の
化合物半導体集積回路に用いるＨＢＴは、半絶縁性Ｇａ
Ａｓ基板１０上に、前記第１の実施形態と同様に、バッ
ファ層１１、サブコレクタ層１２、コレクタ層１３、ベ
ース層１４、エミッタ層１５、エミッタキャップ層１
６，１７を順次ＭＯＶＰＥ法を用いて成長した。さら
に、全面にＷＳｉからなるエミッタ電極２０をスパッタ
で形成し、フォトレジストでマスクして、ドライエッチ
ングにより所望のエミッタ寸法に加工し、前記エミッタ
電極２０を形成する。さらに、ウェットエッチングを用
いて、エミッタキャップ層１６，１７とｎ−ＡｌＧａＡ
ｓエミッタ層１５をエッチングしてベース層１４を表出
させる。次に、フォトレジストでマスクし、不要ベース
層をウェットエッチングして、サブコレクタ層１２を露
出させる。さらに、素子部以外は、半絶縁性基板１０ま
でエッチングする。
工程について説明する。図７（ａ）のように、本形態の
化合物半導体集積回路に用いるＨＢＴは、半絶縁性Ｇａ
Ａｓ基板１０上に、前記第１の実施形態と同様に、バッ
ファ層１１、サブコレクタ層１２、コレクタ層１３、ベ
ース層１４、エミッタ層１５、エミッタキャップ層１
６，１７を順次ＭＯＶＰＥ法を用いて成長した。さら
に、全面にＷＳｉからなるエミッタ電極２０をスパッタ
で形成し、フォトレジストでマスクして、ドライエッチ
ングにより所望のエミッタ寸法に加工し、前記エミッタ
電極２０を形成する。さらに、ウェットエッチングを用
いて、エミッタキャップ層１６，１７とｎ−ＡｌＧａＡ
ｓエミッタ層１５をエッチングしてベース層１４を表出
させる。次に、フォトレジストでマスクし、不要ベース
層をウェットエッチングして、サブコレクタ層１２を露
出させる。さらに、素子部以外は、半絶縁性基板１０ま
でエッチングする。
【００１８】次いで、図７（ｂ）において、図外のフォ
トレジストによりマスクして、ベース面を出し、Ｔｉ／
Ｐｔ／Ａｕを蒸着して、リフトオフ法によりベース電極
２１とキャパシタ下部電極２３を形成する。この時、図
外の第１層配線を、同メタルで形成することも可能であ
る。
トレジストによりマスクして、ベース面を出し、Ｔｉ／
Ｐｔ／Ａｕを蒸着して、リフトオフ法によりベース電極
２１とキャパシタ下部電極２３を形成する。この時、図
外の第１層配線を、同メタルで形成することも可能であ
る。
【００１９】次に、図７（ｃ）において、ＳｉＯ2 膜３
０（１００ｎｍ）を素子全体に堆積し、フォトレジスト
とウェットエッチングによりＨＢＴのコレクタ電極部、
抵抗体を形成する部分、ＭＩＭキャパシタ部をそれぞれ
開口する。この後、ＭＯＶＰＥ法を用いて、ｎ+ −Ｇａ
Ａｓ層（１×１０19ｃｍ-3：１００ｎｍ）をＨＢＴのコ
レクタ電極層１９として、これと同時に抵抗体２４とし
て、およびキャパシタ下部電極２３上の絶縁体２５とし
てそれぞれ選択的に成長する。この時、抵抗体２４のシ
ート抵抗は約６５Ωとなるので、それを基準に抵抗体２
４のサイズを調節して所望の抵抗値を得る。抵抗体２４
のサイズは、ＳｉＯ2 マスク３０の開口寸法により決定
される。このとき、ＭＩＭキャパシタ部は、下層に下部
電極２３が形成されているため、この上に選択成長した
ｎ+ −ＧａＡｓ層からなる絶縁体２５は単結晶化せず、
多結晶になる。III −Ｖ族化合物半導体の場合、多結晶
ではきわめて高抵抗を示すので、ＭＩＭキャパシタの絶
縁体として用いることができる。
０（１００ｎｍ）を素子全体に堆積し、フォトレジスト
とウェットエッチングによりＨＢＴのコレクタ電極部、
抵抗体を形成する部分、ＭＩＭキャパシタ部をそれぞれ
開口する。この後、ＭＯＶＰＥ法を用いて、ｎ+ −Ｇａ
Ａｓ層（１×１０19ｃｍ-3：１００ｎｍ）をＨＢＴのコ
レクタ電極層１９として、これと同時に抵抗体２４とし
て、およびキャパシタ下部電極２３上の絶縁体２５とし
てそれぞれ選択的に成長する。この時、抵抗体２４のシ
ート抵抗は約６５Ωとなるので、それを基準に抵抗体２
４のサイズを調節して所望の抵抗値を得る。抵抗体２４
のサイズは、ＳｉＯ2 マスク３０の開口寸法により決定
される。このとき、ＭＩＭキャパシタ部は、下層に下部
電極２３が形成されているため、この上に選択成長した
ｎ+ −ＧａＡｓ層からなる絶縁体２５は単結晶化せず、
多結晶になる。III −Ｖ族化合物半導体の場合、多結晶
ではきわめて高抵抗を示すので、ＭＩＭキャパシタの絶
縁体として用いることができる。
【００２０】その後、前記ＳｉＯ2 マスク３０を除去
し、図８（ａ）のようになる。次に、図８（ｂ）におい
て、図外のフォトレジストマスクをかけて、コレクタ電
極部、抵抗体電極部、キャパシタ部を窓開けし、Ｔｉ／
Ｐｔ／Ａｕからなるコレクタ電極２２をリフトオフ法に
より形成し、これと同時に抵抗体電極２６、キャパシタ
上部電極２７を形成する。そして、図５に示したよう
に、第２層配線を形成する場合は、ＳｉＯ2 等の層間絶
縁膜２８を形成し、かつその表面の平坦化を行い、コン
タクトホールを開口し、金メッキ等で第２配線２９を形
成することにより、ＭＭＩＣが完成される。
し、図８（ａ）のようになる。次に、図８（ｂ）におい
て、図外のフォトレジストマスクをかけて、コレクタ電
極部、抵抗体電極部、キャパシタ部を窓開けし、Ｔｉ／
Ｐｔ／Ａｕからなるコレクタ電極２２をリフトオフ法に
より形成し、これと同時に抵抗体電極２６、キャパシタ
上部電極２７を形成する。そして、図５に示したよう
に、第２層配線を形成する場合は、ＳｉＯ2 等の層間絶
縁膜２８を形成し、かつその表面の平坦化を行い、コン
タクトホールを開口し、金メッキ等で第２配線２９を形
成することにより、ＭＭＩＣが完成される。
【００２１】以上のような製造方法を用いることによ
り、抵抗体、キャパシタがＨＢＴ素子と同時に形成する
ことができ、集積回路の製造工程を大幅に減少させるこ
とができる。また抵抗体の抵抗値はＳｉＯ2 マスクによ
り決定されるので、制御性良く形成することができる。
さらにコレクタ電極部にｎ+ −ＧａＡｓ層を設けること
により、メタルとの接触抵抗を小さくでき、コレクタ抵
抗を減少できる。そのため、素子の高周波特性を向上さ
せることが可能となる。
り、抵抗体、キャパシタがＨＢＴ素子と同時に形成する
ことができ、集積回路の製造工程を大幅に減少させるこ
とができる。また抵抗体の抵抗値はＳｉＯ2 マスクによ
り決定されるので、制御性良く形成することができる。
さらにコレクタ電極部にｎ+ −ＧａＡｓ層を設けること
により、メタルとの接触抵抗を小さくでき、コレクタ抵
抗を減少できる。そのため、素子の高周波特性を向上さ
せることが可能となる。
【００２２】（第３の実施の形態）次に、本発明の第３
の実施形態について説明する。この第３の実施形態で
は、ＭＭＩＣは、ＩｎＰ基板上にＨＢＴを形成したもの
であり、そのＨＢＴ構造図と製造工程図は、層の材料が
異なるだけで、基本的には前記第１及び第２の実施形態
と同様である。ここでは、第１の実施形態の図１ないし
図７を参照して説明する。半絶縁性ＩｎＰ基板１０上
に、ｉ−ＩｎＰからなるバッファ層（５００ｎｍ）１１
が形成されており、このバッファ層１１上にＳｉを１×
１０18ｃｍ-3以上ドーピングしたｎ+ −ＩｎＧａＡｓサ
ブコレクタ層（５００ｎｍ）１２とＳｉを５×１０16ｃ
ｍ-3ドーピングしたｎ−ＩｎＧａＡｓコレクタ層１３
（５００ｎｍ）が形成されている。コレクタ層１３上
に、Ｃを３×１０19ｃｍ-3ドーピングしたｐ+ −ＩｎＧ
ａＡｓベース層１４（８０ｎｍ）が形成されている。ベ
ース層１４上には、Ｓｉを３×１０17ｃｍ-3ドーピング
したｎ−ＩｎＰもしくはｎ−ＩｎＡｌＡｓエミッタ層１
５（１００ｎｍ）が形成されている。エミッタ層１５上
には、エミッタ電極をとるために、Ｓｉを高濃度（１×
１０18ｃｍ-3）にドーピングしたｎ+ −ＩｎＧａＡｓ層
（２００ｎｍ）からなるエミッタキャップ層１６，１７
が形成されている。また、ベース電極層として、ｐ+ −
ＩｎＧａＡｓ層１８（１×１０20ｃｍ-3：１００ｎｍ）
を選択成長で形成する。
の実施形態について説明する。この第３の実施形態で
は、ＭＭＩＣは、ＩｎＰ基板上にＨＢＴを形成したもの
であり、そのＨＢＴ構造図と製造工程図は、層の材料が
異なるだけで、基本的には前記第１及び第２の実施形態
と同様である。ここでは、第１の実施形態の図１ないし
図７を参照して説明する。半絶縁性ＩｎＰ基板１０上
に、ｉ−ＩｎＰからなるバッファ層（５００ｎｍ）１１
が形成されており、このバッファ層１１上にＳｉを１×
１０18ｃｍ-3以上ドーピングしたｎ+ −ＩｎＧａＡｓサ
ブコレクタ層（５００ｎｍ）１２とＳｉを５×１０16ｃ
ｍ-3ドーピングしたｎ−ＩｎＧａＡｓコレクタ層１３
（５００ｎｍ）が形成されている。コレクタ層１３上
に、Ｃを３×１０19ｃｍ-3ドーピングしたｐ+ −ＩｎＧ
ａＡｓベース層１４（８０ｎｍ）が形成されている。ベ
ース層１４上には、Ｓｉを３×１０17ｃｍ-3ドーピング
したｎ−ＩｎＰもしくはｎ−ＩｎＡｌＡｓエミッタ層１
５（１００ｎｍ）が形成されている。エミッタ層１５上
には、エミッタ電極をとるために、Ｓｉを高濃度（１×
１０18ｃｍ-3）にドーピングしたｎ+ −ＩｎＧａＡｓ層
（２００ｎｍ）からなるエミッタキャップ層１６，１７
が形成されている。また、ベース電極層として、ｐ+ −
ＩｎＧａＡｓ層１８（１×１０20ｃｍ-3：１００ｎｍ）
を選択成長で形成する。
【００２３】この第３の実施形態のＭＭＩＣの製造工程
についても、第１の実施形態と同様であるので、ここで
は説明は省略する。この製造方法においても、抵抗体、
キャパシタがＨＢＴ素子と同時に形成することができ、
集積回路の製造工程を大幅に減少させることができる。
また抵抗体の抵抗値はＳｉＯ2 マスクにより決定される
ので、制御性良く形成することができる。さらに、ベー
ス電極部にｐ+ −ＧａＡｓ層を設けることにより、メタ
ルとの接触抵抗を小さくでき、ベース抵抗を減少でき
る。そのため、素子の高周波特性を向上させることが可
能となる。
についても、第１の実施形態と同様であるので、ここで
は説明は省略する。この製造方法においても、抵抗体、
キャパシタがＨＢＴ素子と同時に形成することができ、
集積回路の製造工程を大幅に減少させることができる。
また抵抗体の抵抗値はＳｉＯ2 マスクにより決定される
ので、制御性良く形成することができる。さらに、ベー
ス電極部にｐ+ −ＧａＡｓ層を設けることにより、メタ
ルとの接触抵抗を小さくでき、ベース抵抗を減少でき
る。そのため、素子の高周波特性を向上させることが可
能となる。
【００２４】なお、第３の実施形態において、コレクタ
電極部を選択成長したＭＭＩＣを形成する場合は、第２
の実施形態と同様な製造方法を用いればよい。
電極部を選択成長したＭＭＩＣを形成する場合は、第２
の実施形態と同様な製造方法を用いればよい。
【００２５】ここで、前記各実施形態の製造方法におい
て、ＨＢＴの成長方法、成長条件、それぞれの層の組
成、膜厚、ドーピング濃度、さらにｎ型不純物、ｐ型不
純物の種類などは、その目的に適合するものならば、す
べて任意性がある。またプロセスにおいても、電極に用
いる合金や、電極形成の順序、絶縁膜の種類、エッチン
グ方法等の手段は、本発明の目的に適合するものなら
ば、本実施の形態から変更可能であり、限定するもので
はない。たとえば、エミッタメタルにＴｉ／Ｐｔ／Ａｕ
を用いて、これをキャパシタ下部電極あるいは上部電極
に用いる場合も、工程順序は異なるが、抵抗体とキャパ
シタの製造方法が同様ならば本発明を適用することが可
能である。
て、ＨＢＴの成長方法、成長条件、それぞれの層の組
成、膜厚、ドーピング濃度、さらにｎ型不純物、ｐ型不
純物の種類などは、その目的に適合するものならば、す
べて任意性がある。またプロセスにおいても、電極に用
いる合金や、電極形成の順序、絶縁膜の種類、エッチン
グ方法等の手段は、本発明の目的に適合するものなら
ば、本実施の形態から変更可能であり、限定するもので
はない。たとえば、エミッタメタルにＴｉ／Ｐｔ／Ａｕ
を用いて、これをキャパシタ下部電極あるいは上部電極
に用いる場合も、工程順序は異なるが、抵抗体とキャパ
シタの製造方法が同様ならば本発明を適用することが可
能である。
【００２６】さらに、前記各実施形態では、抵抗体とキ
ャパシタを同時に作製する場合について説明したが、回
路に応じて抵抗体のみ、あるいはキャパシタのみ形成す
る場合でも、適用可能であることは言うまでもない。
ャパシタを同時に作製する場合について説明したが、回
路に応じて抵抗体のみ、あるいはキャパシタのみ形成す
る場合でも、適用可能であることは言うまでもない。
【００２７】以上、本発明の好適な実施形態について説
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
明したが、本発明は、前記実施例に限定されることな
く、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
ＨＢＴのベース電極部もしくはコレクタ電極部と、抵抗
体またはＭＩＭキャバシタの絶縁体の少なくとも一方と
を同一材料で、さらには同時に形成することにより、プ
ロセスの簡略化を図ることができ、特に、マスクやプロ
セス工程数を削減して半導体集積回路の製造工程を大幅
に減少することができる。また、前記電極部や抵抗体、
絶縁体を選択成長法による半導体層で形成することで、
抵抗体の抵抗値を制御性良く形成することができ、また
コンタクトメタルとの接触抵抗を小さくして寄生抵抗を
減少し、素子の高周波特性を向上させることが可能にな
る。
ＨＢＴのベース電極部もしくはコレクタ電極部と、抵抗
体またはＭＩＭキャバシタの絶縁体の少なくとも一方と
を同一材料で、さらには同時に形成することにより、プ
ロセスの簡略化を図ることができ、特に、マスクやプロ
セス工程数を削減して半導体集積回路の製造工程を大幅
に減少することができる。また、前記電極部や抵抗体、
絶縁体を選択成長法による半導体層で形成することで、
抵抗体の抵抗値を制御性良く形成することができ、また
コンタクトメタルとの接触抵抗を小さくして寄生抵抗を
減少し、素子の高周波特性を向上させることが可能にな
る。
【図１】本発明の化合物半導体集積回路の第１の実施形
態の断面図である。
態の断面図である。
【図２】第１の実施形態のヘテロ接合バイポーラトラン
ジスタの構造断面図である。
ジスタの構造断面図である。
【図３】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図４】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図５】本発明の化合物半導体集積回路の第２の実施形
態の断面図である。
態の断面図である。
【図６】第２の実施形態のヘテロ接合バイポーラトラン
ジスタの構造断面図である。
ジスタの構造断面図である。
【図７】第２の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図８】第２の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図９】従来例の化合物半導体集積回路の断面図であ
る。
る。
１０ 半絶縁性GaAs基板 １１ バッファ層 １２ サブコレクタ層（ｎ+ −ＧａＡｓ） １３ コレクタ層（ｎ−ＧａＡｓ） １４ ベース層（ｐ+ −ＧａＡｓ） １５ エミッタ層（ｎ−ＡｌＧａＡｓもしくはｎ−Ｉｎ
ＧａＰ） １６ エミッタキャップ層（ｎ+ −ＧａＡｓ） １７ エミッタキャップ層（ｎ+ −ＩｎＧａＡｓ） １８ ベース電極層（ｐ+ −ＧａＡｓ） １９ コレクタ電極層（ｎ+ −ＧａＡｓ） ２０ エミッタ電極（ＷＳｉ） ２１ ベース電極（Ｔｉ／Ｐｔ／Ａｕ） ２２ コレクタ電極（Ｎｉ／ＡｕＧｅ／ＡｕもしくはＴ
ｉ／Ｐｔ／Ａｕ） ２３ キャパシタ下部電極 ２４ 抵抗体 ２５ 絶縁体 ２６ 抵抗体電極 ２７ キャパシタ上部電極 ２８ 層間絶縁膜 ２９ 第２配線 ３０ ＳｉＯ2 膜（マスク）
ＧａＰ） １６ エミッタキャップ層（ｎ+ −ＧａＡｓ） １７ エミッタキャップ層（ｎ+ −ＩｎＧａＡｓ） １８ ベース電極層（ｐ+ −ＧａＡｓ） １９ コレクタ電極層（ｎ+ −ＧａＡｓ） ２０ エミッタ電極（ＷＳｉ） ２１ ベース電極（Ｔｉ／Ｐｔ／Ａｕ） ２２ コレクタ電極（Ｎｉ／ＡｕＧｅ／ＡｕもしくはＴ
ｉ／Ｐｔ／Ａｕ） ２３ キャパシタ下部電極 ２４ 抵抗体 ２５ 絶縁体 ２６ 抵抗体電極 ２７ キャパシタ上部電極 ２８ 層間絶縁膜 ２９ 第２配線 ３０ ＳｉＯ2 膜（マスク）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 29/72 29/205 21/331 29/73 Ｆターム(参考） 4M104 AA05 BB05 BB15 BB28 CC01 DD09 DD16 DD34 DD37 DD52 DD53 DD64 DD65 DD68 DD94 FF22 GG06 HH15 5F003 BA11 BA92 BC08 BE02 BE04 BE90 BF06 BH07 BH08 BH94 BH99 BJ18 BJ20 BM02 BM03 BP32 BP33 5F038 AC02 AC05 AC15 AC18 AR07 DF01 DF02 EZ02 EZ11 EZ20 5F082 AA24 BA35 BA47 BC01 BC13 BC15 CA02 DA09 EA23 EA24
Claims (6)
- 【請求項１】 III −Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタ（以下、ＨＢＴ）と抵抗体
及びＭＩＭ（Metal-Insulator-Metal)キャパシタを同一
半導体基板上に形成した化合物半導体集積回路におい
て、前記ＨＢＴのベース電極層もしくはコレクタ電極層
と、前記抵抗体または前記ＭＩＭキャパシタの絶縁体の
少なくとも一方とが同一材料で構成されていることを特
徴とする化合物半導体集積回路。 - 【請求項２】 前記ＭＩＭキャパシタの電極部と、前記
ＨＢＴのコンタクトメタルとが同一材料で構成されてい
ることを特徴とする請求項１記載の化合物半導体集積回
路。 - 【請求項３】 III −Ｖ族化合物半導体を用いたヘテロ
接合バイポーラトランジスタ（以下、ＨＢＴ）と抵抗体
及びＭＩＭ（Metal-Insulator-Metal)キャパシタを同一
半導体基板上に形成する化合物半導体集積回路の製造方
法において、前記ＨＢＴのベース電極層もしくはコレク
タ電極層を形成する際に、当該ベース電極層もしくはコ
レクタ電極層と同一材料を用いて、同時に前記抵抗体ま
たは前記ＭＩＭキャパシタの絶縁体の少なくとも一方を
形成することを特徴とする化合物半導体集積回路の製造
方法。 - 【請求項４】 前記ＨＢＴのベース電極層もしくはコレ
クタ電極層を形成する方法が、有機金属気相成長方法も
しくは分子線エピタキシ法により、高濃度に不純物をド
ーピングした半導体層の選択成長であることを特徴とす
る請求項３記載の化合物半導体集積回路の製造方法。 - 【請求項５】 前記抵抗体もしくは前記ＭＩＭキャパシ
タの絶縁体を形成する方法が、有機金属気相成長方法も
しくは分子線エピタキシ法により、高濃度に不純物をド
ーピングした半導体層の選択成長であることを特徴とす
る請求項４記載の化合物半導体集積回路の製造方法。 - 【請求項６】 前記ＭＩＭキャパシタの電極部を形成す
る際に、前記ＨＢＴのコンタクトメタルを同時に形成す
ることを特徴とする請求項３ないし５のいずれか記載の
化合物半導体集積回路の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000149797A JP2001326284A (ja) | 2000-05-17 | 2000-05-17 | 化合物半導体集積回路およびその製造方法 |
| US09/848,263 US20010042867A1 (en) | 2000-05-17 | 2001-05-04 | Monolithic compound semiconductor integrated circuit and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000149797A JP2001326284A (ja) | 2000-05-17 | 2000-05-17 | 化合物半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326284A true JP2001326284A (ja) | 2001-11-22 |
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ID=18655597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000149797A Pending JP2001326284A (ja) | 2000-05-17 | 2000-05-17 | 化合物半導体集積回路およびその製造方法 |
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| JP (1) | JP2001326284A (ja) |
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|---|---|---|---|---|
| KR20040050514A (ko) * | 2002-12-10 | 2004-06-16 | 주식회사 하이닉스반도체 | 아날로그 소자의 제조방법 |
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| JP2005175262A (ja) * | 2003-12-12 | 2005-06-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006156768A (ja) * | 2004-11-30 | 2006-06-15 | Anritsu Corp | 半導体装置の製造方法および半導体装置 |
| US8343843B2 (en) | 2009-12-09 | 2013-01-01 | Electronics And Telecommunications Research Institute | Monolithic microwave integrated circuit device and method for forming the same |
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|---|---|---|---|---|
| KR100549002B1 (ko) * | 2004-02-04 | 2006-02-02 | 삼성전자주식회사 | 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
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| US7396731B1 (en) | 2004-10-15 | 2008-07-08 | Hrl Laboratories, Llc | Method for preparing a non-self-aligned heterojunction bipolar transistor with a small emitter-to-base spacing |
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| US7329940B2 (en) * | 2005-11-02 | 2008-02-12 | International Business Machines Corporation | Semiconductor structure and method of manufacture |
| US7718481B2 (en) * | 2006-04-17 | 2010-05-18 | International Business Machines Corporation | Semiconductor structure and method of manufacture |
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| US7936041B2 (en) | 2006-09-15 | 2011-05-03 | International Business Machines Corporation | Schottky barrier diodes for millimeter wave SiGe BICMOS applications |
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| JP5812234B1 (ja) * | 2014-04-03 | 2015-11-11 | 株式会社村田製作所 | 可変容量デバイス |
| US10026731B1 (en) | 2017-04-14 | 2018-07-17 | Qualcomm Incorporated | Compound semiconductor transistor integration with high density capacitor |
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| TWI685969B (zh) * | 2018-11-27 | 2020-02-21 | 立積電子股份有限公司 | 雙載子電晶體 |
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| JP2021158641A (ja) * | 2020-03-30 | 2021-10-07 | 株式会社村田製作所 | 電力増幅素子 |
| CN114975102B (zh) * | 2022-07-29 | 2022-10-28 | 泉州市三安集成电路有限公司 | 集成异质结双极晶体管及其制作方法 |
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|---|---|---|---|---|
| JPH11330378A (ja) * | 1998-05-19 | 1999-11-30 | Murata Mfg Co Ltd | 半導体装置 |
| US6500694B1 (en) * | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
-
2000
- 2000-05-17 JP JP2000149797A patent/JP2001326284A/ja active Pending
-
2001
- 2001-05-04 US US09/848,263 patent/US20010042867A1/en not_active Abandoned
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