JP3583476B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、半導体基板上に抵抗又は容量が搭載された半導体装置、特に自己整合シリサイド形成（サリサイド）プロセスを含むＣＭＯＳプロセスを用いて半導体基板上に抵抗又は容量を搭載することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置を利用する各種システムの高性能化の要望に伴い、高速且つ高密度な半導体装置（ＬＳＩ）の開発が切望されている。特に、ＣＭＯＳ ＬＳＩに対する高速且つ高密度化の要望は非常に大きい。前述した高速且つ高密度なＬＳＩを実現するために、従来から種々のデバイス技術が開発され且つ実用化されてきた。
【０００３】
ＬＳＩの高速化を実現するためには、寄生抵抗及び寄生容量を小さくすることが必要となる。主な寄生抵抗はゲート電極及び拡散層の抵抗である。従来、ゲート電極の材料としてはリンを高濃度に拡散したポリシリコンが用いられてきた。リンを高濃度に拡散したポリシリコンゲート電極のシート抵抗は約３０Ω／□であり、また、拡散層のシート抵抗は約１００〜２００Ω／□である。
【０００４】
近年、これらの寄生抵抗を大幅に削減することのできる技術が開発されてきた。この一例としては、Ｔｉを用いた自己整合シリサイド形成技術が挙げられる。Ｔｉを用いた自己整合シリサイド形成技術は、ゲート電極及び拡散層のシート抵抗を各々２〜５Ω／□にすることができる。この技術においては、ソース／ドレイン領域の形成までを通常のＣＭＯＳプロセスと同様の工程で行ない、層間絶縁膜の形成前に半導体基板上にＴｉ薄膜を形成し、該Ｔｉ薄膜に対してシリサイド化のための熱処理を行なう。その後、未反応のＴｉを硫酸などにより除去した後、再度熱処理を行ない、高温で安定なシリサイド層を形成する。さらに、通常のＣＭＯＳプロセスと同様の工程を経て半導体装置が完成する。
【０００５】
前述したＴｉを用いる従来の自己整合シリサイド形成技術の一例として、従来のＭＯＳトランジスタの製造プロセスにおいて、ソース／ドレイン領域の形成後に、ゲート領域、ソース領域及びドレイン領域を露出させた状態で半導体基板の全面に高融点金属薄膜を堆積し、その後、適当な温度によりシリサイド化反応を起こさせ、酸化膜上のシリサイド化していない金属をエッチングするという方法が知られている。この技術は、例えば、Ｈ．Ｏｋａｂａｙａｓｈｉ ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ， １９８２， ｐｐ５５６−５５９に示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記の方法によると、ゲート電極上には全てＴｉシリサイド層が形成されてしまう。前述したように、Ｔｉシリサイド層が形成されたゲート電極のシート抵抗は２〜５Ω／□となる。リンを高濃度に拡散したポリシリコンゲート電極を用いたアナログ回路において、ポリシリコンゲート電極を用いたときの抵抗と同じ値の抵抗を、Ｔｉシリサイド層が形成されたゲート電極を用いて得るには、約６〜１５倍のゲート電極抵抗長が必要となる。ゲート電極抵抗長が長くなると、ＬＳＩ面積の増大を引き起こし、ＬＳＩの高密度化を達成できなくなるという問題がある。
【０００７】
高い抵抗値を得るために配線幅を縮小すると、ゲート電極の寸法のばらつきによりゲート電極の抵抗値がばらつき、高精度のアナログ回路を構成することができないという問題がある。
【０００８】
また、ＣＭＯＳ ＬＳＩにアナログ回路を搭載するためには、抵抗のほかに容量の搭載が不可欠である。容量としては、基板―ゲート電極間のゲート容量を用いることもできるが、ゲート容量はゲート電極に印加するバイアスによって容量値が変化するため、高精度のアナログ回路には適していない。従来は２層アルミ配線形成プロセスを用いて、アルミ配線層間の層間絶縁膜を容量絶縁膜とする平行平板キャパシタを形成していた。
【０００９】
ところが、層間絶縁膜の膜厚は約７００〜１０００ｎｍ程度であり、単位面積当たりの容量値は非常に小さく、キャパシタを形成するためには非常に大きな面積を必要としていた。これはＬＳＩ面積の増大を引き起こし、ＬＳＩの高密度化を達成できなくなるという問題点がある。
【００１０】
前記の問題点に鑑み、本発明は、半導体基板上に抵抗又は容量が搭載された高速且つ高密度な半導体装置、特に自己整合シリサイド形成（サリサイド）プロセスを含むＣＭＯＳプロセスを用いて半導体基板上に抵抗又は容量を搭載することができる高速且つ高密度な半導体装置の製造方法を提供することを目的とする。
【００１１】
また、本発明の他の目的は、簡便な工程により前記の半導体装置を製造する方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成する第１の本発明は、トランジスタと、素子分離酸化膜を介して形成された容量とを半導体基板上に備えている半導体装置の製造方法であって、
この半導体装置の製造方法は、
半導体基板上にゲート酸化膜を形成した後、ゲート酸化膜および素子分離酸化膜上にそれぞれポリシリコンゲート電極を形成し、その後、側壁形成用絶縁膜を堆積する工程、
側壁形成用絶縁膜の一部をエッチングすることにより、ゲート酸化膜上に形成されているポリシリコンゲート電極の側壁に側壁絶縁膜を形成すると共に、素子分離酸化膜上に形成されているポリシリコンゲート電極の上面および側面を覆う容量絶縁膜を形成する工程、
ゲート酸化膜上に形成されているポリシリコンゲート電極および側壁絶縁膜をマスクとして半導体基板にイオン注入することにより、断面視においてゲート酸化膜を挟む一対の高濃度拡散層を形成した後、全面に亘ってＴｉ薄膜およびＳｉ薄膜を順次形成し、次いで容量絶縁膜の上面および側面にＳｉ薄膜が残存するようにＳｉ薄膜をエッチングする工程、および
ゲート酸化膜上に形成されているポリシリコンゲート電極の上面に接するＴｉ薄膜、一対の高濃度拡散層の上面に接するＴｉ薄膜、およびＳｉ薄膜のエッチング後に残存するＳｉ薄膜に接するＴｉ薄膜をシリサイド化処理してそれぞれ第１から第３のＴｉシリサイド層を形成することによって、素子分離酸化膜上に形成されているポリシリコンゲート電極と容量絶縁膜と第３のＴｉシリサイド層とから容量を構成する工程、
を包含する。
【００１３】
前記の目的を達成する第２の本発明は、トランジスタと、素子分離酸化膜を介して形成された抵抗とを半導体基板上に備えている半導体装置の製造方法であって、
この半導体装置の製造方法は、
半導体基板上にゲート酸化膜を形成した後、ゲート酸化膜および素子分離酸化膜上にそれぞれポリシリコンゲート電極を形成し、その後、側壁形成用絶縁膜を堆積する工程、
側壁形成用絶縁膜の一部をエッチングすることにより、ゲート酸化膜上に形成されているポリシリコンゲート電極の側壁に側壁絶縁膜を形成すると共に、素子分離酸化膜上に形成されているポリシリコンゲート電極の上面の一部を覆う絶縁膜を形成する工程、
ゲート酸化膜上に形成されているポリシリコンゲート電極および絶縁膜をマスクとして半導体基板にイオン注入することにより、断面視においてゲート酸化膜を挟む一対の高濃度拡散層を形成した後、全面に亘ってＴｉ薄膜を形成する工程、および
ゲート酸化膜上に形成されているポリシリコンゲート電極の上面に接するＴｉ薄膜、一対の高濃度拡散層の上面に接するＴｉ薄膜、および素子分離酸化膜上に形成されているポリシリコンゲート電極のうち絶縁膜に覆われていない部分に接するＴｉ薄膜をシリサイド化処理することにより、それぞれ第１から第３のＴｉシリサイド層を形成して、素子分離酸化膜上に形成されているポリシリコンゲート電極と絶縁膜と第３のＴｉシリサイド層とから抵抗を構成する工程、
を包含する。
【００１４】
シリサイド化処理は熱処理であることが好ましい。また、Ｎ 2 雰囲気中においてシリサイド化処理が行われることが好ましい。
【００２９】
【作用】
第１および第２の半導体装置の製造方法によると、トランジスタのゲート電極の側面に側壁絶縁膜が形成される共に容量または抵抗を構成するポリシリコンゲート電極の上に絶縁領域が形成される。従って、絶縁領域を形成するための工程を特に設ける必要がない。
【００３１】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を堆積し、該Ｔｉ薄膜の上における絶縁領域の一部の上に非晶質Ｓｉ薄膜を形成した後、Ｔｉ薄膜に対してシリサイド化のための熱処理を行なうと、Ｔｉ薄膜と非晶質シリコン薄膜とが反応し、Ｔｉシリサイド層からなる導電膜が形成される。
【００３２】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を形成し、該Ｔｉ薄膜に対してＮ２ 雰囲気中においてシリサイド化のための熱処理を行なうと、Ｔｉ薄膜におけるシリサイド化されない領域は窒化してＴｉＮ薄膜からなる導電膜が形成される。
【００３５】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
【００３６】
（第１実施例）
図１は本発明の第１実施例に係る半導体装置の断面図である。
【００３７】
図１に示すように、Ｐ型半導体基板１０１上にトランジスタ相互の電気的分離のための素子分離酸化膜１０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜１０２が設けられていないＰ型半導体基板１０１上には第１のトランジスタとしての薄膜トランジスタが設けられており、図１においては、薄膜トランジスタの一例としてＮチャネルトランジスタが示されている。該Ｎチャネルトランジスタは、ゲート酸化膜１０３、第１のポリシリコンゲート電極１０４ａ、Ｎ型低濃度拡散層１０５ａ，１０５ｂ及びＮ型高濃度拡散層１１０ａ，１１０ｂにより構成されている。ゲート酸化膜１０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極１０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層１０５ａ及びＮ型高濃度拡散層１１０ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層１０５ｂ及びＮ型高濃度拡散層１１０ｂはＮチャネルトランジスタのドレインとして機能する。図１には示していないが、通常はＰ型半導体基板１０１の上にＰチャネルトランジスタも設けられる。
【００３８】
第１のポリシリコンゲート電極１０４ａの上には第１のＴｉシリサイド層１１４ａが設けられ、Ｎ型高濃度拡散層１１０ａの上には第２のＴｉシリサイド層１１４ｂが設けられ、第１のポリシリコンゲート電極１０４ａの側面には側壁絶縁膜１０８ａが設けられている。
【００３９】
素子分離酸化膜１０２の上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極１０４ｂの一部及び素子分離酸化膜１０２の一部の上には容量となる絶縁領域としての容量絶縁膜１０８ｂが設けられている。さらに、Ｎ型高濃度拡散層１１０ｂ、容量絶縁膜１０８ｂ及び第２のポリシリコンゲート電極１０４ｂの各一部の上には第３のＴｉシリサイド層１１４ｃが設けられており、該第３のＴｉシリサイド層１１４ｃはＮ型高濃度拡散層１１０ｂと電気的に接続されている。第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとの間に容量絶縁膜１０８ｂが設けられているため両者は電気的に接続されていない。
【００４０】
以下、前記第１実施例に係る半導体装置の製造方法について図面を参照しながら説明する。図２〜図５は、第１実施例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００４１】
まず、図２に示すように、Ｐ型半導体基板１０１の上に素子分離酸化膜１０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜１０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜１０３を１０ｎｍの膜厚に、第１及び第２のポリシリコンゲート電極１０４ａ，１０４ｂをそれぞれ３００ｎｍの膜厚に形成する。その後、第１及び第２のポリシリコンゲート電極１０４ａ，１０４ｂに高濃度のリンを拡散すると共に、第１のポリシリコンゲート電極１０４ａをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層１０５ａ，１０５ｂを形成する。図２には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用絶縁膜１０６を１００ｎｍの膜厚に全面に亘って堆積する。
【００４２】
次に、図３に示すように、Ｐ型半導体基板１０１上にレジストパターン１０７を形成した後、該レジストパターン１０７をマスクとして側壁形成用絶縁膜１０６に対してＲＩＥ等の異方性ドライエッチを行なうことにより側壁絶縁膜１０８ａ及び容量絶縁膜１０８ｂを形成する。
【００４３】
次に、図４に示すように、第１のポリシリコンゲート電極１０４ａ及び側壁絶縁膜１０８ｂをマスクとして砒素をイオン注入した後、８５０℃の熱処理を行なうことによりＮ型高濃度拡散層１１０ａ，１１０ｂを形成する。図４には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となるＰ型高濃度拡散層を形成する。その後、全面に亘ってＴｉ薄膜１１１及び非晶質Ｓｉ薄膜１１２を順次形成した後、非晶質Ｓｉ薄膜１１２の上にレジストパターン１１３を形成し、該レジストパターン１１３を用いて非晶質Ｓｉ薄膜１１２をエッチングする。
【００４４】
次に、図５に示すように、シリサイド化熱処理によりＴｉ薄膜１１１と非晶質Ｓｉ薄膜１１２とを反応させて第１〜第３のＴｉシリサイド層１１４ａ，１１４ｂ，１１４ｃを形成した後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。このようにすると、Ｎ型高濃度拡散層１１０ｂは第３のＴｉシリサイド層１１４ｃと電気的に接続されているが、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとの間には容量絶縁膜１０８ｂが形成されているため、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとは電気的に接続されていない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００４５】
図５に示すように、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとは容量絶縁膜１０８ｂにより電気的に絶縁されている。よって、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとを両電極とし、容量絶縁膜１０８ｂを絶縁膜とする平行平板容量が形成される。第３のＴｉシリサイド層１１４ｃ及び第２のポリシリコンゲート電極１０４ｂは共に空乏層を持たないため、この平行平板容量はバイアス依存性を持たない。しかも、容量絶縁膜１０８ｂは１００ｎｍの膜厚であって、配線用層間絶縁膜の１／７〜１／１０の膜厚である。従って、この平行平板容量は従来の配線用層間絶縁膜により形成した容量の７〜１０倍の容量密度を持つ。
【００４６】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、バイアス依存性を持たない容量を形成する必要があるが、第１実施例の方法によると、ＬＤＤ型ＭＯＳトランジスタの第１のポリシリコンゲート電極１０４ａの側壁絶縁膜１０８ａのために形成する側壁形成用絶縁膜１０６の一部を容量絶縁膜１０８ｂとして第２のポリシリコンゲート電極１０４ｂの上に残し、該第２のポリシリコンゲート電極１０４ｂと第３のＴｉシリサイド層１１４ｃとを両電極とする平行平板容量を形成することによって、従来の７〜１０倍の容量密度を持つキャパシタを搭載することができるので、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００４７】
尚、第１実施例においては、ローカル配線層として第３のＴｉシリサイド層１１４ｃを用いたが、これに代えてＴｉＮ層を用いてもよい。第１実施例においては、ローカル配線層として第３のＴｉシリサイド層１１４ｃを用いるために、Ｔｉ薄膜１１１を堆積した後、非晶質Ｓｉ薄膜１１２を形成したが、ローカル配線層としてＴｉＮ層を用いる場合には、Ｔｉ薄膜１１１を堆積した後、シリサイド化熱処理を施し、第１のポリシリコンゲート１０４ａ、Ｎ型高濃度拡散層１１０ａ，１１０ｂ及びＰ型高濃度拡散層（図示せず）の上にのみ第１及び第２のＴｉシリサイド層１１４ａ，１１４ｂを形成する。このとき、第１及び第２のＴｉシリサイド層１１４ａ，１１４ｂを形成しないＴｉ薄膜１１１はＴｉＮ層を形成するため、シリサイド化熱処理の後、フォトエッチングによりＴｉＮ層をパターン化してローカル配線を形成することができる。
【００４８】
また、第１実施例においては、第３のＴｉシリサイド層１１４ｃとＮ型高濃度拡散層１１０ｂとが電気的に接続されているが、両者を電気的に接続しないか又は上層のアルミ配線などにより接続してもよいことはいうまでもない。
【００４９】
（第２実施例）
図６は本発明の第２実施例に係る半導体装置の断面図である。
【００５０】
図６に示すように、Ｐ型半導体基板２０１上にトランジスタ相互の電気的分離のための素子分離酸化膜２０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜２０２が設けられていないＰ型半導体基板２０１の上には第１のトランジスタとしての薄膜トランジスタが設けられており、図６においては、その一例としてＮチャネルトランジスタが示されている。Ｎチャネルトランジスタは、ゲート酸化膜２０３、第１のポリシリコンゲート電極２０４ａ、Ｎ型低濃度拡散層２０５ａ，２０５ｂ及びＮ型高濃度拡散層２１０ａ，２１０ｂにより構成されている。ゲート酸化膜２０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極２０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層２０５ａ及びＮ型高濃度拡散層２１０ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層２０５ｂ及びＮ型高濃度拡散層２１０ｂはＮチャネルトランジスタのドレインとして機能する。図６には示していないが、通常はＰ型半導体基板２０１の上にＰチャネルトランジスタも設けられる。
【００５１】
第１のポリシリコンゲート電極２０４ａの上には第１のＴｉシリサイド層２１４ａが設けられ、第１のポリシリコンゲート電極２０４ａの側面には側壁絶縁膜２０６ａが設けられている。また、Ｎ型高濃度拡散層２１０ａ，２０４ｂの上には第２のＴｉシリサイド層２１４ｂが設けられている。
【００５２】
素子分離酸化膜２０２上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極２０４ｂの一部の上にはシリサイド化を防止するためのシリサイド化防止絶縁膜２０６ｂが設けられており、第２のポリシリコンゲート電極２０４ｂの上におけるシリサイド化防止絶縁膜２０６ｂが設けられていない領域には第３のＴｉシリサイド層２１４ｃが設けられている。
【００５３】
以下、前記第２実施例に係る半導体装置の製造方法について図面を参照しながら説明する。図７〜図１０は、第２実施例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００５４】
まず、図７に示すように、Ｐ型半導体基板２０１の上に素子分離酸化膜２０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜２０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜２０３を１０ｎｍの膜厚に、第１及び第２のポリシリコンゲート電極２０４ａ，２０４ｂをそれぞれ３００ｎｍの膜厚に形成する。その後、第１及び第２のポリシリコンゲート電極２０４ａ，２０４ｂに高濃度のリンを拡散すると共に、第１のポリシリコンゲート電極２０４ａをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層２０５ａ，２０５ｂを形成する。図７には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用絶縁膜２０６を１００ｎｍの膜厚に全面に亘って堆積する。
【００５５】
次に、図８に示すように、Ｐ型半導体基板２０１上にレジストパターン２０７を形成した後、該レジストパターン２０７をマスクとして側壁形成用絶縁膜２０６に対してＲＩＥ等の異方性ドライエッチを施すことにより側壁絶縁膜２０６ａ及びシリサイド化防止絶縁膜２０６ｂを形成する。
【００５６】
次に、図９に示すように、第１のポリシリコンゲート電極２０４ａ及び側壁絶膜２０６ａをマスクとして砒素をイオン注入した後、８５０℃の熱処理を行なうことによりＮ型高濃度拡散層２１０ａ，２１０ｂを形成する。図９には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となるＰ型高濃度拡散層を形成する。その後、全面に亘ってＴｉ薄膜２１１を堆積する。
【００５７】
次に、図１０に示すように、シリサイド化熱処理によりＴｉ薄膜２１１と、第１のポリシリコンゲート電極２０４ａ、Ｎ型高濃度拡散層２１０ａ，２１０ｂ及び第２のポリシリコンゲート電極２０４ｂとを反応させて第１、第２及び第３のＴｉシリサイド層２１４ａ，２１４ｂ，２１４ｃを形成した後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより選択的に除去する。基本的に第１及び第２のポリシリコンゲート電極２０４ａ，２０４ｂの上には第１及び第３のＴｉシリサイド層２１４ａ，２１４ｃが形成されるが、シリサイド化防止絶縁膜２０８ｂの上には第３のＴｉシリサイド層２１４ｃは形成されない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００５８】
第１のＴｉシリサイド層２１４ａが形成されている第１のポリシリコンゲート電極２０４ａのシート抵抗は約３〜５Ω／□であり、第３のＴｉシリサイド層２１４ｃが部分的に形成されている第２のポリシリコンゲート電極２０４ｂのシート抵抗は約３０〜５０Ω／□である。従って、第２のポリシリコンゲート電極２０４ｂのシート抵抗は第１のポリシリコンゲート電極２０４ａのシート抵抗の約１０倍であり、高抵抗の抵抗体を得ることができる。
【００５９】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、数百から数千Ωの抵抗体が必要とされるが、従来のＴｉシリサイド層形成のプロセスによると、全てのポリシリコンゲート電極の上にＴｉシリサイド層が形成されてしまい、数百から数千Ωの抵抗体を作成するためには大きな面積を必要とした。ところが、第２実施例においては、ＬＤＤ型ＭＯＳトランジスタの第１のポリシリコンゲート電極２０４ａの側壁絶縁膜２０６ａを形成するために堆積する側壁形成用絶縁膜２０６をシリサイド化防止絶縁膜２０６ｂとして第２のポリシリコンゲート電極２０４ｂの上に部分的に残し、第２のポリシリコンゲート電極２０４ｂの上に全面に亘って第３のＴｉシリサイド層２１４ｃが形成されるのを防止することにより、従来のＴｉシリサイド層形成プロセスの約１０倍の容量密度を持つ抵抗体を搭載することができ、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００６０】
尚、第２実施例においては、Ｔｉシリサイド層よりなる配線層を形成していないが、第２のＴｉシリサイド層２１４ｂをＴｉシリサイド層よりなる配線パターンにより接続してもよい。配線層としてＴｉシリサイド層を用いる場合には、第１実施例と同様に、Ｔｉ薄膜２１１を堆積した後、非晶質Ｓｉ薄膜２１２を形成し、その後、非晶質Ｓｉ薄膜２１２をパターン形成した後、シリサイド化熱処理を施し、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。配線層としてＴｉＮ層を用いる場合には、Ｔｉ薄膜２１１を堆積した後、シリサイド化熱処理を施して配線用レジストパターンを形成し、該配線用レジストパターンをマスクにして未反応のＴｉ層及びＴｉＮ層をドライエッチング又は硫酸エッチングにより除去する。
【００６１】
（第１参考例）
図１１は本発明の第１参考例に係る半導体装置の断面図である。
【００６２】
図１１に示すように、Ｐ型半導体基板３０１上にトランジスタ相互の電気的分離のための素子分離酸化膜３０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜３０２が設けられていないＰ型半導体基板３０１上には薄膜トランジスタが設けられており、図１１においては、その一例としてＮチャネルトランジスタが示されている。Ｎチャネルトランジスタは、ゲート酸化膜３０３、第１のポリシリコンゲート電極３０４ａ、Ｎ型低濃度拡散層３０５ａ，３０５ｂ及びＮ型高濃度拡散層３０７ａ，３０７ｂにより構成されている。ゲート酸化膜３０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極３０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層３０５ａ及びＮ型高濃度拡散層３０７ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層３０５ｂ及びＮ型高濃度拡散層３０７ｂはＮチャネルトランジスタのドレインとして機能する。図１１には示していないが、通常はＰ型半導体基板３０１の上にはＰチャネルトランジスタも設けられる。
【００６３】
第１のポリシリコンゲート電極３０４ａの上には第１のＴｉシリサイド層３１４ａが設けられ、第１のＴｉシリサイド層３１４ａの側面には側壁絶縁膜３０６が設けられている。また、Ｎ型高濃度拡散層３０７ａ，３０７ｂの上には第２のＴｉシリサイド層３１４ｂが設けられている。
【００６４】
Ｐ型半導体基板３０１の最外周のパッド駆動用トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄの上には、シリサイド化防止膜としての第１の非シリサイド領域形成用酸化膜３０８ａが形成されている。該第１の非シリサイド領域形成用酸化膜３０８ａは、Ｐ型半導体基板３０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄのシリサイド化を防止することにより、Ｐ型半導体基板３０１の最外周のパッド駆動トランジスタの静電破壊耐圧を向上する目的で設けられたものである。
【００６５】
素子分離酸化膜３０２上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極３０４ｂ及び素子分離酸化膜３０２の各一部の上には、容量となる絶縁領域としての第２の非シリサイド領域形成用酸化膜３０８ｂが設けられている。また、Ｎ型高濃度拡散層３０７ｂ、素子分離酸化膜３０２、第２の非シリサイド領域形成用酸化膜３０８ｂ及び第２のポリシリコンゲート電極３０４ｂの各一部の上には第３のＴｉシリサイド層３１４ｃが設けられ、該第３のＴｉシリサイド層３１４ｃはＮ型高濃度拡散層３０７ｂと電気的に接続されている。第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとの間には第２の非シリサイド領域形成用酸化膜３０８ｂが設けられているため両者は電気的に接続されていない。
【００６６】
以下、前記第１参考例に係る半導体装置の製造方法について図面を参照しながら説明する。図１２〜図１５は、第１参考例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００６７】
まず、図１２に示すように、Ｐ型半導体基板３０１の上に素子分離酸化膜３０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜３０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜３０３を１０ｎｍの膜厚に、第１、第２、第３のポリシリコンゲート電極３０４ａ，３０４ｂ，３０４ｃをそれぞれ３００ｎｍの膜厚に形成する。その後、第１〜第３のポリシリコンゲート電極３０４ａ〜３０４ｃに高濃度のリンを拡散すると共に、第１及び第３のポリシリコンゲート電極３０４ａ，３０４ｃをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層３０５ａ，３０５ｂ，３０５ｃ，３０５ｄを形成する。図１２には図示していないが、これに引き続きＰチャネルトランジスタ領域においてはＰチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用絶縁膜を１００ｎｍの膜厚に堆積した後、該側壁形成用絶縁膜に対してＲＩＥ等の異方性ドライエッチングを行なうことにより側壁絶縁膜３０６を形成する。
【００６８】
次に、図１３に示すように、第１及び第３のポリシリコンゲート電極３０４ａ，３０４ｃ及び側壁絶縁膜３０６をマスクとして砒素をイオン注入した後、９００℃の熱処理を行なうことによりＮ型高濃度拡散層３０７ａ，３０７ｂ，３０７ｃ，３０７ｄを形成する。図１３には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となるＰ型高濃度拡散層を形成する。
【００６９】
次に、全面に亘って非シリサイド領域形成用酸化膜３０８を１００ｎｍの膜厚に堆積した後、該非シリサイド領域形成用酸化膜３０８の上にレジストパターン３０９を形成する。非シリサイド領域形成用酸化膜３０８は、静電破壊不良対策のため、Ｐ型半導体基板３０１の最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄ並びに保護素子のゲート電極及び拡散層のシリサイド化を防止するためのものである。内部回路のトランジスタの上には、基本的に非シリサイド領域形成用酸化膜３０８が不要のためレジストパターン３０９は形成しない。レジストパターン３０９は、非シリサイド領域形成用酸化膜３０８を形成すべき領域、すなわちＰ型半導体基板３０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄの上に形成する。レジストパターン３０９は、第２のポリシリコンゲート電極３０４ｂ及び素子分離酸化膜３０２の一部の上にも形成する。
【００７０】
次に、図１４に示すように、レジストパターン３０９をマスクとして非シリサイド領域形成用酸化膜３０８に対してエッチングを行なうことにより、第１及び第２の非シリサイド領域形成用酸化膜３０８ａ，３０８ｂを形成する。その後、Ｔｉ薄膜３１１及び非晶質Ｓｉ薄膜３１２を順次形成した後、非晶質Ｓｉ薄膜３１２の上にレジストパターン３１３を形成し、該レジストパターン３１３をマスクとして非晶質Ｓｉ薄膜３１２をエッチングする。
【００７１】
次に、図１５に示すように、シリサイド化熱処理によりＴｉ薄膜３１１と非晶質Ｓｉ薄膜３１２とを反応させて第１〜第３のＴｉシリサイド層３１４ａ，３１４ｂ，３１４ｃを形成した後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。このようにすると、Ｎ型高濃度拡散層３０７ｂは第３のＴｉシリサイド層３１４ｃと接続されているが、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとの間には第２の非シリサイド領域形成用酸化膜３０８ｂが形成されているため、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとは電気的に接続されていない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００７２】
図１５に示すように、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂは第２の非シリサイド領域形成用酸化膜３０８ｂにより電気的に絶縁されている。従って、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとを両電極とし、第２の非シリサイド領域形成用酸化膜３０８ｂを絶縁膜とする平行平板容量が形成される。第３のＴｉシリサイド層３１４ｃ及び第２のポリシリコンゲート電極３０４ｂは共に空乏層を持たないため、この平行平板容量はバイアス依存性を持たない。しかも、第２の非シリサイド領域形成用酸化膜３０８ｂは１００ｎｍの膜厚であって、配線層間絶縁膜の１／７〜１／１０の膜厚である。従って、従来の配線用層間絶縁膜により形成した容量の７〜１０倍の容量密度を持つ。
【００７３】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、バイアス依存性のない容量を形成する必要があるが、第１参考例の方法によると、静電破壊不良対策用の第１の非シリサイド領域形成用酸化膜３０８ａのために形成する非シリサイド領域形成用酸化膜３０８の一部を第２の非シリサイド領域形成用酸化膜３０８ｂとして第２のポリシリコンゲート電極３０４ｂの上に残し、第２のポリシリコンゲート電極３０４ｂと第３のＴｉシリサイド層３１４ｃとを両電極とする平行平板容量を形成することにより、従来の７〜１０倍の容量密度を持つキャパシタを搭載することができるので、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００７４】
尚、第１参考例においては、ローカル配線層として第３のＴｉシリサイド層３１４ｃを用いたが、これに代えて、ＴｉＮ層を用いてもよい。第１参考例においては、ローカル配線層として第３のＴｉシリサイド層３１４ｃを用いるために、Ｔｉ薄膜３１１を堆積した後、非晶質Ｓｉ薄膜３１２を形成したが、ローカル配線層としてＴｉＮ層を用いる場合は、Ｔｉ薄膜３１１を堆積した後、シリサイド化熱処理を施し、第１のポリシリコンゲート電極３０４ａ、Ｎ型高濃度拡散層３０７ｂ，３０７ｂ及びＰ型高濃度拡散層（図示せず）の上にのみ第１〜第３のＴｉシリサイド層３１４ａ，３１４ｂ，３１４ｃを形成する。このとき、Ｔｉシリサイド層を形成しないＴｉ薄膜３１１はＴｉＮを形成するため、シリサイド化熱処理の後、フォトエッチングによりＴｉＮ層をパターン化してローカル配線を形成することができる。
【００７５】
また、第１参考例においては、第３のＴｉシリサイド層３１４ｃとＮ型高濃度拡散層３０７ｂとが電気的に接続されているが、両者を電気的に接続しないか又は上層のアルミ配線などで接続してもよいことはいうまでもない。
【００７６】
（第２参考例）
図１６は本発明の第２参考例に係る半導体装置の断面図である。
【００７７】
図１６に示すように、Ｐ型半導体基板４０１上にトランジスタ相互の電気的分離のための素子分離酸化膜４０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜４０２が設けられていないＰ型半導体基板４０１上には薄膜トランジスタが設けられている。図１６においては、その一例としてＮチャネルトランジスタが示されている。Ｎチャネルトランジスタは、ゲート酸化膜４０３、第１のポリシリコンゲート電極４０４ａ、Ｎ型低濃度拡散層４０５ａ，４０５ｂ及びＮ型高濃度拡散層４０７ａ，４０７ｂにより構成されている。ゲート酸化膜４０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極４０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層４０５ａ及びＮ型高濃度拡散層４０７ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層４０５ｂ及びＮ型高濃度拡散層４０７ｂはＮチャネルトランジスタのドレインとして機能する。図１６には示していないが、通常はＰ型半導体基板４０１の上にはＰチャネルトランジスタも設けられる。
【００７８】
第１のポリシリコンゲート電極４０４ａの上には第１のＴｉシリサイド層４１４ａが設けられ、第１のＴｉシリサイド層４１４ａの側面には側壁絶縁膜４０６が設けられている。また、Ｎ型高濃度拡散層４０７ａ，４０７ｂの上には第２のＴｉシリサイド層４１４ｂが設けられている。
【００７９】
Ｐ型半導体基板４０１最外周の第１のトランジスタとしてのパッド駆動用トランジスタを構成する、第３のポリシリコンゲート電極４０４ｃ、Ｎ型低濃度拡散層４０５ｃ，４０５ｄ及びＮ型高濃度拡散層４０７ｃ，４０７ｄの上には、シリサイド化防止膜としての第１の非シリサイド領域形成用酸化膜４０８ａが形成されている。
【００８０】
素子分離酸化膜４０２上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極４０４ｂの一部の上には、容量となる絶縁領域としての第２の非シリサイド領域形成用酸化膜４０８ｂが設けられている。第２のポリシリコンゲート電極４０４ｂの上であって第２の非シリサイド領域形成用酸化膜４０８ｂが設けられていない領域には第３のＴｉシリサイド層４１４ｃが設けられている。第２のポリシリコンゲート電極４０４ｂにおける第３のＴｉシリサイド層４１４ｃ同士の間の領域はシリサイド化されておらず、シリサイド化されていないポリシリコンの抵抗値を示す。
【００８１】
以下、前記第２参考例に係る半導体装置の製造方法について図面を参照しながら説明する。図１７〜図２０は、第２参考例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００８２】
まず、図１７に示すように、Ｐ型半導体基板４０１の上に素子分離酸化膜４０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜４０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜４０３を１０ｎｍの膜厚に、第１、第２、第３のポリシリコンゲート電極４０４ａ，４０４ｂ，４０４ｃをそれぞれ３００ｎｍの膜厚に形成する。その後、第１〜第３のポリシリコンゲート電極４０４ａ〜４０４ｃに高濃度のリンを拡散すると共に、第１及び第３のポリシリコンゲート電極４０４ａ，４０４ｃをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃ，４０５ｄを形成する。図１７には図示していないが、これに引き続きＰチャネルトランジスタ領域においてはＰチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用酸化膜を１００ｎｍの膜厚に堆積した後、該側壁用絶縁膜に対してＲＩＥ等の異方性ドライエッチを行なうことにより側壁酸化膜４０６を形成する。
【００８３】
次に、図１８に示すように、第１及び第３のポリシリコンゲート電極４０４ａ，４０４ｃ及び側壁絶縁膜４０６をマスクとして砒素をイオン注入した後、９００℃の熱処理を行なうことによりＮ型高濃度拡散層４０７ａ，４０７ｂ，４０７ｃ，４０７ｄを形成する。図１８には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となる高濃度Ｐ型拡散層を形成する。
【００８４】
次に、全面に亘って非シリサイド領域形成用酸化膜４０８を１００ｎｍの膜厚に堆積した後、該非シリサイド領域形成用酸化膜４０８の上にレジストパターン４０９を形成する。非シリサイド領域形成用酸化膜４０８は、静電破壊（ＥＳＤ）不良対策のため、Ｐ型半導体基板４０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート４０４ｃ、Ｎ型低濃度拡散層４０５ｃ，４０５ｄ及びＮ型高濃度拡散層４０７ｃ，４０７ｄ並びに保護素子のゲート電極及び拡散層のシリサイド化を防止するものである。内部回路のトランジスタの上には、基本的に非シリサイド領域形成用酸化膜４０８が不要のためレジストパターン４０９は形成しない。レジストパターン４０９は、非シリサイド領域形成用酸化膜４０８を形成すべき領域、すなわちＰ型半導体基板３０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極４０４ｃ、Ｎ型低濃度拡散層４０５ｃ，４０５ｄ及びＮ型高濃度拡散層４０７ｃ，４０７ｄの上に形成する。レジストパターン４０９は、第２のポリシリコンゲート電極４０４ｂの一部の上にも形成する。
【００８５】
次に、図１９に示すように、レジストパターン３０９をマスクとして非シリサイド領域形成用酸化膜４０８に対してエッチングを行なうことにより、第１及び第２の非シリサイド領域形成用酸化膜４０８ａ，４０８ｂを形成する。その後、Ｔｉ薄膜４１１を全面に亘って堆積する。
【００８６】
次に、図２０に示すように、シリサイド化熱処理によりＴｉ薄膜４１１と、第１のポリシリコンゲート電極４０４ａ、Ｎ型高濃度拡散層４０７ａ，４０７ｂ及び第２のポリシリコンゲート電極４０４ｂとを反応させることにより、第１のポリシリコンゲート電極４０４ａの上に第１のＴｉシリサイド層４１４ａを、Ｎ型高濃度拡散層４０７ａ，４０７ｂの上に第２のＴｉシリサイド層４１４ｂを、第２のポリシリコンゲート電極４０４ｂの上に第３のＴｉシリサイド層４１４ｃをそれぞれ形成する。その後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。このようにすると、第２のポリシリコンゲート電極４０４ｂにおける第２の非シリサイド領域形成用酸化膜４０８ｂに被覆されている領域にはシリサイド層が形成されない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００８７】
図２０に示すように、第２のポリシリコンゲート電極４０４ｂの上における第２の非シリサイド領域形成用酸化膜４０８ｂが設けられていない領域には第３のＴｉシリサイド層４１４ｃが設けられている。また、第２のポリシリコンゲート電極４０４ｂにおける第３のＴｉシリサイド層４１４ｃ同士の間の領域はシリサイド化されておらず、シリサイド化されていないポリシリコンの抵抗値を示す。このような構造の第２のポリシリコンゲート電極４０４ｂのシート抵抗は約３０Ω／□である。一方、シリサイド層を形成したポリシリコン電極のシート抵抗は約３Ω／□である。従って、同じ値の抵抗体を形成する場合、従来のシリサイド化プロセスと比較して抵抗体の長さを１／１０に縮小することができる。
【００８８】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、種々の値の抵抗体が必要である。第２参考例の方法により、静電破壊不良対策用の第１の非シリサイド領域形成用酸化膜４０８ａのために形成する非シリサイド領域形成用酸化膜４０８の一部を第２の非シリサイド領域形成用酸化膜４０８ｂとして第２のポリシリコンゲート電極４０４ｂの上に残し、第２のポリシリコンゲート電極４０４ｂにおける抵抗体形成領域のシリサイド化を防止することにより、従来の７〜１０倍の密度を持つ抵抗体を搭載することができる。この場合、Ｎ型高濃度拡散層４０７ａ，４０７ｂ及び第２のポリシリコンゲート電極４０４ｂの一部の領域の上には第２及び第３のＴｉシリサイド層４１４ｂ，４１４ｃが形成される。従って、寄生抵抗の削減が必要な部分においては抵抗が削減されるので、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００８９】
尚、第２参考例においては、Ｔｉシリサイド層等の配線層を形成していないが、配線層を形成してもよい。配線層としてＴｉシリサイド層を用いる場合は、Ｔｉ薄膜４１１を堆積した後、非晶質Ｓｉ薄膜４１２を形成し、その後フォトエッチングにより非晶質Ｓｉ薄膜４１２をパターン化する。その後、シリサイド化熱処理を施し、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。配線層としてＴｉＮ層を用いる場合は、Ｔｉ薄膜４１１を堆積した後、シリサイド化熱処理を行ない、その後、フォトエッチングによりＴｉＮ層を配線パターン化する。このとき、Ｔｉシリサイド層を形成しないＴｉ薄膜４１１はＴｉＮを形成するため、ＴｉＮ層よりなる配線層が形成される。フォトエッチングによりＴｉＮ層をパターン化することによりローカル配線を形成することができる。第２参考例においては、第３のＴｉシリサイド層４１４ｃとＮ型高濃度拡散層４０７ｂとが電気的に接続されていないが、前記の配線工程を用いて両者を電気的に接続してもよいことはいうまでもない。
【００９７】
【発明の効果】
本発明に係る第１及び第２の半導体装置の製造方法によると、トランジスタのゲート電極の側壁絶縁膜と容量または抵抗を構成するポリシリコンゲート電極上の絶縁領域とを同一工程により形成できるので、絶縁領域を形成するための工程を特に設ける必要がなく、半導体装置を簡易且つ確実に製造することができる。
【００９９】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を堆積し、該Ｔｉ薄膜の上における絶縁領域の一部の上に非晶質Ｓｉ薄膜を形成した後、Ｔｉ薄膜に対してシリサイド化のための熱処理を行なうと、Ｔｉ薄膜と非晶質シリコン薄膜とが反応し、絶縁領域上にＴｉシリサイド層からなる導電膜が形成されるので、Ｔｉシリサイド層からなる導電膜を確実に形成することができる。
【０１００】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を形成し、該Ｔｉ薄膜に対してＮ２ 雰囲気中においてシリサイド化のための熱処理を行なうと、Ｔｉ薄膜におけるシリサイド化されない領域は窒化してＴｉＮ薄膜からなる導電膜が形成されるので、ＴｉＮ層からなる導電膜を確実に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の断面図である。
【図２】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】本発明の第２実施例に係る半導体装置の断面図である。
【図７】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】本発明の第１参考例に係る半導体装置の断面図である。
【図１２】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】本発明の第２参考例に係る半導体装置の断面図である。
【図１７】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１９】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２０】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【産業上の利用分野】
本発明は、半導体基板上に抵抗又は容量が搭載された半導体装置、特に自己整合シリサイド形成（サリサイド）プロセスを含むＣＭＯＳプロセスを用いて半導体基板上に抵抗又は容量を搭載することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置を利用する各種システムの高性能化の要望に伴い、高速且つ高密度な半導体装置（ＬＳＩ）の開発が切望されている。特に、ＣＭＯＳ ＬＳＩに対する高速且つ高密度化の要望は非常に大きい。前述した高速且つ高密度なＬＳＩを実現するために、従来から種々のデバイス技術が開発され且つ実用化されてきた。
【０００３】
ＬＳＩの高速化を実現するためには、寄生抵抗及び寄生容量を小さくすることが必要となる。主な寄生抵抗はゲート電極及び拡散層の抵抗である。従来、ゲート電極の材料としてはリンを高濃度に拡散したポリシリコンが用いられてきた。リンを高濃度に拡散したポリシリコンゲート電極のシート抵抗は約３０Ω／□であり、また、拡散層のシート抵抗は約１００〜２００Ω／□である。
【０００４】
近年、これらの寄生抵抗を大幅に削減することのできる技術が開発されてきた。この一例としては、Ｔｉを用いた自己整合シリサイド形成技術が挙げられる。Ｔｉを用いた自己整合シリサイド形成技術は、ゲート電極及び拡散層のシート抵抗を各々２〜５Ω／□にすることができる。この技術においては、ソース／ドレイン領域の形成までを通常のＣＭＯＳプロセスと同様の工程で行ない、層間絶縁膜の形成前に半導体基板上にＴｉ薄膜を形成し、該Ｔｉ薄膜に対してシリサイド化のための熱処理を行なう。その後、未反応のＴｉを硫酸などにより除去した後、再度熱処理を行ない、高温で安定なシリサイド層を形成する。さらに、通常のＣＭＯＳプロセスと同様の工程を経て半導体装置が完成する。
【０００５】
前述したＴｉを用いる従来の自己整合シリサイド形成技術の一例として、従来のＭＯＳトランジスタの製造プロセスにおいて、ソース／ドレイン領域の形成後に、ゲート領域、ソース領域及びドレイン領域を露出させた状態で半導体基板の全面に高融点金属薄膜を堆積し、その後、適当な温度によりシリサイド化反応を起こさせ、酸化膜上のシリサイド化していない金属をエッチングするという方法が知られている。この技術は、例えば、Ｈ．Ｏｋａｂａｙａｓｈｉ ｅｔ ａｌ， ＩＥＥＥ Ｉｎｔ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ， １９８２， ｐｐ５５６−５５９に示されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記の方法によると、ゲート電極上には全てＴｉシリサイド層が形成されてしまう。前述したように、Ｔｉシリサイド層が形成されたゲート電極のシート抵抗は２〜５Ω／□となる。リンを高濃度に拡散したポリシリコンゲート電極を用いたアナログ回路において、ポリシリコンゲート電極を用いたときの抵抗と同じ値の抵抗を、Ｔｉシリサイド層が形成されたゲート電極を用いて得るには、約６〜１５倍のゲート電極抵抗長が必要となる。ゲート電極抵抗長が長くなると、ＬＳＩ面積の増大を引き起こし、ＬＳＩの高密度化を達成できなくなるという問題がある。
【０００７】
高い抵抗値を得るために配線幅を縮小すると、ゲート電極の寸法のばらつきによりゲート電極の抵抗値がばらつき、高精度のアナログ回路を構成することができないという問題がある。
【０００８】
また、ＣＭＯＳ ＬＳＩにアナログ回路を搭載するためには、抵抗のほかに容量の搭載が不可欠である。容量としては、基板―ゲート電極間のゲート容量を用いることもできるが、ゲート容量はゲート電極に印加するバイアスによって容量値が変化するため、高精度のアナログ回路には適していない。従来は２層アルミ配線形成プロセスを用いて、アルミ配線層間の層間絶縁膜を容量絶縁膜とする平行平板キャパシタを形成していた。
【０００９】
ところが、層間絶縁膜の膜厚は約７００〜１０００ｎｍ程度であり、単位面積当たりの容量値は非常に小さく、キャパシタを形成するためには非常に大きな面積を必要としていた。これはＬＳＩ面積の増大を引き起こし、ＬＳＩの高密度化を達成できなくなるという問題点がある。
【００１０】
前記の問題点に鑑み、本発明は、半導体基板上に抵抗又は容量が搭載された高速且つ高密度な半導体装置、特に自己整合シリサイド形成（サリサイド）プロセスを含むＣＭＯＳプロセスを用いて半導体基板上に抵抗又は容量を搭載することができる高速且つ高密度な半導体装置の製造方法を提供することを目的とする。
【００１１】
また、本発明の他の目的は、簡便な工程により前記の半導体装置を製造する方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成する第１の本発明は、トランジスタと、素子分離酸化膜を介して形成された容量とを半導体基板上に備えている半導体装置の製造方法であって、
この半導体装置の製造方法は、
半導体基板上にゲート酸化膜を形成した後、ゲート酸化膜および素子分離酸化膜上にそれぞれポリシリコンゲート電極を形成し、その後、側壁形成用絶縁膜を堆積する工程、
側壁形成用絶縁膜の一部をエッチングすることにより、ゲート酸化膜上に形成されているポリシリコンゲート電極の側壁に側壁絶縁膜を形成すると共に、素子分離酸化膜上に形成されているポリシリコンゲート電極の上面および側面を覆う容量絶縁膜を形成する工程、
ゲート酸化膜上に形成されているポリシリコンゲート電極および側壁絶縁膜をマスクとして半導体基板にイオン注入することにより、断面視においてゲート酸化膜を挟む一対の高濃度拡散層を形成した後、全面に亘ってＴｉ薄膜およびＳｉ薄膜を順次形成し、次いで容量絶縁膜の上面および側面にＳｉ薄膜が残存するようにＳｉ薄膜をエッチングする工程、および
ゲート酸化膜上に形成されているポリシリコンゲート電極の上面に接するＴｉ薄膜、一対の高濃度拡散層の上面に接するＴｉ薄膜、およびＳｉ薄膜のエッチング後に残存するＳｉ薄膜に接するＴｉ薄膜をシリサイド化処理してそれぞれ第１から第３のＴｉシリサイド層を形成することによって、素子分離酸化膜上に形成されているポリシリコンゲート電極と容量絶縁膜と第３のＴｉシリサイド層とから容量を構成する工程、
を包含する。
【００１３】
前記の目的を達成する第２の本発明は、トランジスタと、素子分離酸化膜を介して形成された抵抗とを半導体基板上に備えている半導体装置の製造方法であって、
この半導体装置の製造方法は、
半導体基板上にゲート酸化膜を形成した後、ゲート酸化膜および素子分離酸化膜上にそれぞれポリシリコンゲート電極を形成し、その後、側壁形成用絶縁膜を堆積する工程、
側壁形成用絶縁膜の一部をエッチングすることにより、ゲート酸化膜上に形成されているポリシリコンゲート電極の側壁に側壁絶縁膜を形成すると共に、素子分離酸化膜上に形成されているポリシリコンゲート電極の上面の一部を覆う絶縁膜を形成する工程、
ゲート酸化膜上に形成されているポリシリコンゲート電極および絶縁膜をマスクとして半導体基板にイオン注入することにより、断面視においてゲート酸化膜を挟む一対の高濃度拡散層を形成した後、全面に亘ってＴｉ薄膜を形成する工程、および
ゲート酸化膜上に形成されているポリシリコンゲート電極の上面に接するＴｉ薄膜、一対の高濃度拡散層の上面に接するＴｉ薄膜、および素子分離酸化膜上に形成されているポリシリコンゲート電極のうち絶縁膜に覆われていない部分に接するＴｉ薄膜をシリサイド化処理することにより、それぞれ第１から第３のＴｉシリサイド層を形成して、素子分離酸化膜上に形成されているポリシリコンゲート電極と絶縁膜と第３のＴｉシリサイド層とから抵抗を構成する工程、
を包含する。
【００１４】
シリサイド化処理は熱処理であることが好ましい。また、Ｎ 2 雰囲気中においてシリサイド化処理が行われることが好ましい。
【００２９】
【作用】
第１および第２の半導体装置の製造方法によると、トランジスタのゲート電極の側面に側壁絶縁膜が形成される共に容量または抵抗を構成するポリシリコンゲート電極の上に絶縁領域が形成される。従って、絶縁領域を形成するための工程を特に設ける必要がない。
【００３１】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を堆積し、該Ｔｉ薄膜の上における絶縁領域の一部の上に非晶質Ｓｉ薄膜を形成した後、Ｔｉ薄膜に対してシリサイド化のための熱処理を行なうと、Ｔｉ薄膜と非晶質シリコン薄膜とが反応し、Ｔｉシリサイド層からなる導電膜が形成される。
【００３２】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を形成し、該Ｔｉ薄膜に対してＮ２ 雰囲気中においてシリサイド化のための熱処理を行なうと、Ｔｉ薄膜におけるシリサイド化されない領域は窒化してＴｉＮ薄膜からなる導電膜が形成される。
【００３５】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
【００３６】
（第１実施例）
図１は本発明の第１実施例に係る半導体装置の断面図である。
【００３７】
図１に示すように、Ｐ型半導体基板１０１上にトランジスタ相互の電気的分離のための素子分離酸化膜１０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜１０２が設けられていないＰ型半導体基板１０１上には第１のトランジスタとしての薄膜トランジスタが設けられており、図１においては、薄膜トランジスタの一例としてＮチャネルトランジスタが示されている。該Ｎチャネルトランジスタは、ゲート酸化膜１０３、第１のポリシリコンゲート電極１０４ａ、Ｎ型低濃度拡散層１０５ａ，１０５ｂ及びＮ型高濃度拡散層１１０ａ，１１０ｂにより構成されている。ゲート酸化膜１０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極１０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層１０５ａ及びＮ型高濃度拡散層１１０ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層１０５ｂ及びＮ型高濃度拡散層１１０ｂはＮチャネルトランジスタのドレインとして機能する。図１には示していないが、通常はＰ型半導体基板１０１の上にＰチャネルトランジスタも設けられる。
【００３８】
第１のポリシリコンゲート電極１０４ａの上には第１のＴｉシリサイド層１１４ａが設けられ、Ｎ型高濃度拡散層１１０ａの上には第２のＴｉシリサイド層１１４ｂが設けられ、第１のポリシリコンゲート電極１０４ａの側面には側壁絶縁膜１０８ａが設けられている。
【００３９】
素子分離酸化膜１０２の上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極１０４ｂの一部及び素子分離酸化膜１０２の一部の上には容量となる絶縁領域としての容量絶縁膜１０８ｂが設けられている。さらに、Ｎ型高濃度拡散層１１０ｂ、容量絶縁膜１０８ｂ及び第２のポリシリコンゲート電極１０４ｂの各一部の上には第３のＴｉシリサイド層１１４ｃが設けられており、該第３のＴｉシリサイド層１１４ｃはＮ型高濃度拡散層１１０ｂと電気的に接続されている。第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとの間に容量絶縁膜１０８ｂが設けられているため両者は電気的に接続されていない。
【００４０】
以下、前記第１実施例に係る半導体装置の製造方法について図面を参照しながら説明する。図２〜図５は、第１実施例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００４１】
まず、図２に示すように、Ｐ型半導体基板１０１の上に素子分離酸化膜１０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜１０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜１０３を１０ｎｍの膜厚に、第１及び第２のポリシリコンゲート電極１０４ａ，１０４ｂをそれぞれ３００ｎｍの膜厚に形成する。その後、第１及び第２のポリシリコンゲート電極１０４ａ，１０４ｂに高濃度のリンを拡散すると共に、第１のポリシリコンゲート電極１０４ａをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層１０５ａ，１０５ｂを形成する。図２には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用絶縁膜１０６を１００ｎｍの膜厚に全面に亘って堆積する。
【００４２】
次に、図３に示すように、Ｐ型半導体基板１０１上にレジストパターン１０７を形成した後、該レジストパターン１０７をマスクとして側壁形成用絶縁膜１０６に対してＲＩＥ等の異方性ドライエッチを行なうことにより側壁絶縁膜１０８ａ及び容量絶縁膜１０８ｂを形成する。
【００４３】
次に、図４に示すように、第１のポリシリコンゲート電極１０４ａ及び側壁絶縁膜１０８ｂをマスクとして砒素をイオン注入した後、８５０℃の熱処理を行なうことによりＮ型高濃度拡散層１１０ａ，１１０ｂを形成する。図４には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となるＰ型高濃度拡散層を形成する。その後、全面に亘ってＴｉ薄膜１１１及び非晶質Ｓｉ薄膜１１２を順次形成した後、非晶質Ｓｉ薄膜１１２の上にレジストパターン１１３を形成し、該レジストパターン１１３を用いて非晶質Ｓｉ薄膜１１２をエッチングする。
【００４４】
次に、図５に示すように、シリサイド化熱処理によりＴｉ薄膜１１１と非晶質Ｓｉ薄膜１１２とを反応させて第１〜第３のＴｉシリサイド層１１４ａ，１１４ｂ，１１４ｃを形成した後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。このようにすると、Ｎ型高濃度拡散層１１０ｂは第３のＴｉシリサイド層１１４ｃと電気的に接続されているが、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとの間には容量絶縁膜１０８ｂが形成されているため、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとは電気的に接続されていない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００４５】
図５に示すように、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとは容量絶縁膜１０８ｂにより電気的に絶縁されている。よって、第３のＴｉシリサイド層１１４ｃと第２のポリシリコンゲート電極１０４ｂとを両電極とし、容量絶縁膜１０８ｂを絶縁膜とする平行平板容量が形成される。第３のＴｉシリサイド層１１４ｃ及び第２のポリシリコンゲート電極１０４ｂは共に空乏層を持たないため、この平行平板容量はバイアス依存性を持たない。しかも、容量絶縁膜１０８ｂは１００ｎｍの膜厚であって、配線用層間絶縁膜の１／７〜１／１０の膜厚である。従って、この平行平板容量は従来の配線用層間絶縁膜により形成した容量の７〜１０倍の容量密度を持つ。
【００４６】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、バイアス依存性を持たない容量を形成する必要があるが、第１実施例の方法によると、ＬＤＤ型ＭＯＳトランジスタの第１のポリシリコンゲート電極１０４ａの側壁絶縁膜１０８ａのために形成する側壁形成用絶縁膜１０６の一部を容量絶縁膜１０８ｂとして第２のポリシリコンゲート電極１０４ｂの上に残し、該第２のポリシリコンゲート電極１０４ｂと第３のＴｉシリサイド層１１４ｃとを両電極とする平行平板容量を形成することによって、従来の７〜１０倍の容量密度を持つキャパシタを搭載することができるので、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００４７】
尚、第１実施例においては、ローカル配線層として第３のＴｉシリサイド層１１４ｃを用いたが、これに代えてＴｉＮ層を用いてもよい。第１実施例においては、ローカル配線層として第３のＴｉシリサイド層１１４ｃを用いるために、Ｔｉ薄膜１１１を堆積した後、非晶質Ｓｉ薄膜１１２を形成したが、ローカル配線層としてＴｉＮ層を用いる場合には、Ｔｉ薄膜１１１を堆積した後、シリサイド化熱処理を施し、第１のポリシリコンゲート１０４ａ、Ｎ型高濃度拡散層１１０ａ，１１０ｂ及びＰ型高濃度拡散層（図示せず）の上にのみ第１及び第２のＴｉシリサイド層１１４ａ，１１４ｂを形成する。このとき、第１及び第２のＴｉシリサイド層１１４ａ，１１４ｂを形成しないＴｉ薄膜１１１はＴｉＮ層を形成するため、シリサイド化熱処理の後、フォトエッチングによりＴｉＮ層をパターン化してローカル配線を形成することができる。
【００４８】
また、第１実施例においては、第３のＴｉシリサイド層１１４ｃとＮ型高濃度拡散層１１０ｂとが電気的に接続されているが、両者を電気的に接続しないか又は上層のアルミ配線などにより接続してもよいことはいうまでもない。
【００４９】
（第２実施例）
図６は本発明の第２実施例に係る半導体装置の断面図である。
【００５０】
図６に示すように、Ｐ型半導体基板２０１上にトランジスタ相互の電気的分離のための素子分離酸化膜２０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜２０２が設けられていないＰ型半導体基板２０１の上には第１のトランジスタとしての薄膜トランジスタが設けられており、図６においては、その一例としてＮチャネルトランジスタが示されている。Ｎチャネルトランジスタは、ゲート酸化膜２０３、第１のポリシリコンゲート電極２０４ａ、Ｎ型低濃度拡散層２０５ａ，２０５ｂ及びＮ型高濃度拡散層２１０ａ，２１０ｂにより構成されている。ゲート酸化膜２０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極２０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層２０５ａ及びＮ型高濃度拡散層２１０ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層２０５ｂ及びＮ型高濃度拡散層２１０ｂはＮチャネルトランジスタのドレインとして機能する。図６には示していないが、通常はＰ型半導体基板２０１の上にＰチャネルトランジスタも設けられる。
【００５１】
第１のポリシリコンゲート電極２０４ａの上には第１のＴｉシリサイド層２１４ａが設けられ、第１のポリシリコンゲート電極２０４ａの側面には側壁絶縁膜２０６ａが設けられている。また、Ｎ型高濃度拡散層２１０ａ，２０４ｂの上には第２のＴｉシリサイド層２１４ｂが設けられている。
【００５２】
素子分離酸化膜２０２上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極２０４ｂの一部の上にはシリサイド化を防止するためのシリサイド化防止絶縁膜２０６ｂが設けられており、第２のポリシリコンゲート電極２０４ｂの上におけるシリサイド化防止絶縁膜２０６ｂが設けられていない領域には第３のＴｉシリサイド層２１４ｃが設けられている。
【００５３】
以下、前記第２実施例に係る半導体装置の製造方法について図面を参照しながら説明する。図７〜図１０は、第２実施例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００５４】
まず、図７に示すように、Ｐ型半導体基板２０１の上に素子分離酸化膜２０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜２０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜２０３を１０ｎｍの膜厚に、第１及び第２のポリシリコンゲート電極２０４ａ，２０４ｂをそれぞれ３００ｎｍの膜厚に形成する。その後、第１及び第２のポリシリコンゲート電極２０４ａ，２０４ｂに高濃度のリンを拡散すると共に、第１のポリシリコンゲート電極２０４ａをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層２０５ａ，２０５ｂを形成する。図７には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用絶縁膜２０６を１００ｎｍの膜厚に全面に亘って堆積する。
【００５５】
次に、図８に示すように、Ｐ型半導体基板２０１上にレジストパターン２０７を形成した後、該レジストパターン２０７をマスクとして側壁形成用絶縁膜２０６に対してＲＩＥ等の異方性ドライエッチを施すことにより側壁絶縁膜２０６ａ及びシリサイド化防止絶縁膜２０６ｂを形成する。
【００５６】
次に、図９に示すように、第１のポリシリコンゲート電極２０４ａ及び側壁絶膜２０６ａをマスクとして砒素をイオン注入した後、８５０℃の熱処理を行なうことによりＮ型高濃度拡散層２１０ａ，２１０ｂを形成する。図９には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となるＰ型高濃度拡散層を形成する。その後、全面に亘ってＴｉ薄膜２１１を堆積する。
【００５７】
次に、図１０に示すように、シリサイド化熱処理によりＴｉ薄膜２１１と、第１のポリシリコンゲート電極２０４ａ、Ｎ型高濃度拡散層２１０ａ，２１０ｂ及び第２のポリシリコンゲート電極２０４ｂとを反応させて第１、第２及び第３のＴｉシリサイド層２１４ａ，２１４ｂ，２１４ｃを形成した後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより選択的に除去する。基本的に第１及び第２のポリシリコンゲート電極２０４ａ，２０４ｂの上には第１及び第３のＴｉシリサイド層２１４ａ，２１４ｃが形成されるが、シリサイド化防止絶縁膜２０８ｂの上には第３のＴｉシリサイド層２１４ｃは形成されない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００５８】
第１のＴｉシリサイド層２１４ａが形成されている第１のポリシリコンゲート電極２０４ａのシート抵抗は約３〜５Ω／□であり、第３のＴｉシリサイド層２１４ｃが部分的に形成されている第２のポリシリコンゲート電極２０４ｂのシート抵抗は約３０〜５０Ω／□である。従って、第２のポリシリコンゲート電極２０４ｂのシート抵抗は第１のポリシリコンゲート電極２０４ａのシート抵抗の約１０倍であり、高抵抗の抵抗体を得ることができる。
【００５９】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、数百から数千Ωの抵抗体が必要とされるが、従来のＴｉシリサイド層形成のプロセスによると、全てのポリシリコンゲート電極の上にＴｉシリサイド層が形成されてしまい、数百から数千Ωの抵抗体を作成するためには大きな面積を必要とした。ところが、第２実施例においては、ＬＤＤ型ＭＯＳトランジスタの第１のポリシリコンゲート電極２０４ａの側壁絶縁膜２０６ａを形成するために堆積する側壁形成用絶縁膜２０６をシリサイド化防止絶縁膜２０６ｂとして第２のポリシリコンゲート電極２０４ｂの上に部分的に残し、第２のポリシリコンゲート電極２０４ｂの上に全面に亘って第３のＴｉシリサイド層２１４ｃが形成されるのを防止することにより、従来のＴｉシリサイド層形成プロセスの約１０倍の容量密度を持つ抵抗体を搭載することができ、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００６０】
尚、第２実施例においては、Ｔｉシリサイド層よりなる配線層を形成していないが、第２のＴｉシリサイド層２１４ｂをＴｉシリサイド層よりなる配線パターンにより接続してもよい。配線層としてＴｉシリサイド層を用いる場合には、第１実施例と同様に、Ｔｉ薄膜２１１を堆積した後、非晶質Ｓｉ薄膜２１２を形成し、その後、非晶質Ｓｉ薄膜２１２をパターン形成した後、シリサイド化熱処理を施し、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。配線層としてＴｉＮ層を用いる場合には、Ｔｉ薄膜２１１を堆積した後、シリサイド化熱処理を施して配線用レジストパターンを形成し、該配線用レジストパターンをマスクにして未反応のＴｉ層及びＴｉＮ層をドライエッチング又は硫酸エッチングにより除去する。
【００６１】
（第１参考例）
図１１は本発明の第１参考例に係る半導体装置の断面図である。
【００６２】
図１１に示すように、Ｐ型半導体基板３０１上にトランジスタ相互の電気的分離のための素子分離酸化膜３０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜３０２が設けられていないＰ型半導体基板３０１上には薄膜トランジスタが設けられており、図１１においては、その一例としてＮチャネルトランジスタが示されている。Ｎチャネルトランジスタは、ゲート酸化膜３０３、第１のポリシリコンゲート電極３０４ａ、Ｎ型低濃度拡散層３０５ａ，３０５ｂ及びＮ型高濃度拡散層３０７ａ，３０７ｂにより構成されている。ゲート酸化膜３０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極３０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層３０５ａ及びＮ型高濃度拡散層３０７ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層３０５ｂ及びＮ型高濃度拡散層３０７ｂはＮチャネルトランジスタのドレインとして機能する。図１１には示していないが、通常はＰ型半導体基板３０１の上にはＰチャネルトランジスタも設けられる。
【００６３】
第１のポリシリコンゲート電極３０４ａの上には第１のＴｉシリサイド層３１４ａが設けられ、第１のＴｉシリサイド層３１４ａの側面には側壁絶縁膜３０６が設けられている。また、Ｎ型高濃度拡散層３０７ａ，３０７ｂの上には第２のＴｉシリサイド層３１４ｂが設けられている。
【００６４】
Ｐ型半導体基板３０１の最外周のパッド駆動用トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄの上には、シリサイド化防止膜としての第１の非シリサイド領域形成用酸化膜３０８ａが形成されている。該第１の非シリサイド領域形成用酸化膜３０８ａは、Ｐ型半導体基板３０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄのシリサイド化を防止することにより、Ｐ型半導体基板３０１の最外周のパッド駆動トランジスタの静電破壊耐圧を向上する目的で設けられたものである。
【００６５】
素子分離酸化膜３０２上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極３０４ｂ及び素子分離酸化膜３０２の各一部の上には、容量となる絶縁領域としての第２の非シリサイド領域形成用酸化膜３０８ｂが設けられている。また、Ｎ型高濃度拡散層３０７ｂ、素子分離酸化膜３０２、第２の非シリサイド領域形成用酸化膜３０８ｂ及び第２のポリシリコンゲート電極３０４ｂの各一部の上には第３のＴｉシリサイド層３１４ｃが設けられ、該第３のＴｉシリサイド層３１４ｃはＮ型高濃度拡散層３０７ｂと電気的に接続されている。第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとの間には第２の非シリサイド領域形成用酸化膜３０８ｂが設けられているため両者は電気的に接続されていない。
【００６６】
以下、前記第１参考例に係る半導体装置の製造方法について図面を参照しながら説明する。図１２〜図１５は、第１参考例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００６７】
まず、図１２に示すように、Ｐ型半導体基板３０１の上に素子分離酸化膜３０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜３０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜３０３を１０ｎｍの膜厚に、第１、第２、第３のポリシリコンゲート電極３０４ａ，３０４ｂ，３０４ｃをそれぞれ３００ｎｍの膜厚に形成する。その後、第１〜第３のポリシリコンゲート電極３０４ａ〜３０４ｃに高濃度のリンを拡散すると共に、第１及び第３のポリシリコンゲート電極３０４ａ，３０４ｃをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層３０５ａ，３０５ｂ，３０５ｃ，３０５ｄを形成する。図１２には図示していないが、これに引き続きＰチャネルトランジスタ領域においてはＰチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用絶縁膜を１００ｎｍの膜厚に堆積した後、該側壁形成用絶縁膜に対してＲＩＥ等の異方性ドライエッチングを行なうことにより側壁絶縁膜３０６を形成する。
【００６８】
次に、図１３に示すように、第１及び第３のポリシリコンゲート電極３０４ａ，３０４ｃ及び側壁絶縁膜３０６をマスクとして砒素をイオン注入した後、９００℃の熱処理を行なうことによりＮ型高濃度拡散層３０７ａ，３０７ｂ，３０７ｃ，３０７ｄを形成する。図１３には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となるＰ型高濃度拡散層を形成する。
【００６９】
次に、全面に亘って非シリサイド領域形成用酸化膜３０８を１００ｎｍの膜厚に堆積した後、該非シリサイド領域形成用酸化膜３０８の上にレジストパターン３０９を形成する。非シリサイド領域形成用酸化膜３０８は、静電破壊不良対策のため、Ｐ型半導体基板３０１の最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄ並びに保護素子のゲート電極及び拡散層のシリサイド化を防止するためのものである。内部回路のトランジスタの上には、基本的に非シリサイド領域形成用酸化膜３０８が不要のためレジストパターン３０９は形成しない。レジストパターン３０９は、非シリサイド領域形成用酸化膜３０８を形成すべき領域、すなわちＰ型半導体基板３０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極３０４ｃ、Ｎ型低濃度拡散層３０５ｃ，３０５ｄ及びＮ型高濃度拡散層３０７ｃ，３０７ｄの上に形成する。レジストパターン３０９は、第２のポリシリコンゲート電極３０４ｂ及び素子分離酸化膜３０２の一部の上にも形成する。
【００７０】
次に、図１４に示すように、レジストパターン３０９をマスクとして非シリサイド領域形成用酸化膜３０８に対してエッチングを行なうことにより、第１及び第２の非シリサイド領域形成用酸化膜３０８ａ，３０８ｂを形成する。その後、Ｔｉ薄膜３１１及び非晶質Ｓｉ薄膜３１２を順次形成した後、非晶質Ｓｉ薄膜３１２の上にレジストパターン３１３を形成し、該レジストパターン３１３をマスクとして非晶質Ｓｉ薄膜３１２をエッチングする。
【００７１】
次に、図１５に示すように、シリサイド化熱処理によりＴｉ薄膜３１１と非晶質Ｓｉ薄膜３１２とを反応させて第１〜第３のＴｉシリサイド層３１４ａ，３１４ｂ，３１４ｃを形成した後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。このようにすると、Ｎ型高濃度拡散層３０７ｂは第３のＴｉシリサイド層３１４ｃと接続されているが、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとの間には第２の非シリサイド領域形成用酸化膜３０８ｂが形成されているため、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとは電気的に接続されていない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００７２】
図１５に示すように、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂは第２の非シリサイド領域形成用酸化膜３０８ｂにより電気的に絶縁されている。従って、第３のＴｉシリサイド層３１４ｃと第２のポリシリコンゲート電極３０４ｂとを両電極とし、第２の非シリサイド領域形成用酸化膜３０８ｂを絶縁膜とする平行平板容量が形成される。第３のＴｉシリサイド層３１４ｃ及び第２のポリシリコンゲート電極３０４ｂは共に空乏層を持たないため、この平行平板容量はバイアス依存性を持たない。しかも、第２の非シリサイド領域形成用酸化膜３０８ｂは１００ｎｍの膜厚であって、配線層間絶縁膜の１／７〜１／１０の膜厚である。従って、従来の配線用層間絶縁膜により形成した容量の７〜１０倍の容量密度を持つ。
【００７３】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、バイアス依存性のない容量を形成する必要があるが、第１参考例の方法によると、静電破壊不良対策用の第１の非シリサイド領域形成用酸化膜３０８ａのために形成する非シリサイド領域形成用酸化膜３０８の一部を第２の非シリサイド領域形成用酸化膜３０８ｂとして第２のポリシリコンゲート電極３０４ｂの上に残し、第２のポリシリコンゲート電極３０４ｂと第３のＴｉシリサイド層３１４ｃとを両電極とする平行平板容量を形成することにより、従来の７〜１０倍の容量密度を持つキャパシタを搭載することができるので、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００７４】
尚、第１参考例においては、ローカル配線層として第３のＴｉシリサイド層３１４ｃを用いたが、これに代えて、ＴｉＮ層を用いてもよい。第１参考例においては、ローカル配線層として第３のＴｉシリサイド層３１４ｃを用いるために、Ｔｉ薄膜３１１を堆積した後、非晶質Ｓｉ薄膜３１２を形成したが、ローカル配線層としてＴｉＮ層を用いる場合は、Ｔｉ薄膜３１１を堆積した後、シリサイド化熱処理を施し、第１のポリシリコンゲート電極３０４ａ、Ｎ型高濃度拡散層３０７ｂ，３０７ｂ及びＰ型高濃度拡散層（図示せず）の上にのみ第１〜第３のＴｉシリサイド層３１４ａ，３１４ｂ，３１４ｃを形成する。このとき、Ｔｉシリサイド層を形成しないＴｉ薄膜３１１はＴｉＮを形成するため、シリサイド化熱処理の後、フォトエッチングによりＴｉＮ層をパターン化してローカル配線を形成することができる。
【００７５】
また、第１参考例においては、第３のＴｉシリサイド層３１４ｃとＮ型高濃度拡散層３０７ｂとが電気的に接続されているが、両者を電気的に接続しないか又は上層のアルミ配線などで接続してもよいことはいうまでもない。
【００７６】
（第２参考例）
図１６は本発明の第２参考例に係る半導体装置の断面図である。
【００７７】
図１６に示すように、Ｐ型半導体基板４０１上にトランジスタ相互の電気的分離のための素子分離酸化膜４０２が５００ｎｍの膜厚に設けられている。素子分離酸化膜４０２が設けられていないＰ型半導体基板４０１上には薄膜トランジスタが設けられている。図１６においては、その一例としてＮチャネルトランジスタが示されている。Ｎチャネルトランジスタは、ゲート酸化膜４０３、第１のポリシリコンゲート電極４０４ａ、Ｎ型低濃度拡散層４０５ａ，４０５ｂ及びＮ型高濃度拡散層４０７ａ，４０７ｂにより構成されている。ゲート酸化膜４０３の膜厚は１０ｎｍであり、第１のポリシリコンゲート電極４０４ａの膜厚は３００ｎｍである。Ｎ型低濃度拡散層４０５ａ及びＮ型高濃度拡散層４０７ａはＮチャネルトランジスタのソースとして機能し、Ｎ型低濃度拡散層４０５ｂ及びＮ型高濃度拡散層４０７ｂはＮチャネルトランジスタのドレインとして機能する。図１６には示していないが、通常はＰ型半導体基板４０１の上にはＰチャネルトランジスタも設けられる。
【００７８】
第１のポリシリコンゲート電極４０４ａの上には第１のＴｉシリサイド層４１４ａが設けられ、第１のＴｉシリサイド層４１４ａの側面には側壁絶縁膜４０６が設けられている。また、Ｎ型高濃度拡散層４０７ａ，４０７ｂの上には第２のＴｉシリサイド層４１４ｂが設けられている。
【００７９】
Ｐ型半導体基板４０１最外周の第１のトランジスタとしてのパッド駆動用トランジスタを構成する、第３のポリシリコンゲート電極４０４ｃ、Ｎ型低濃度拡散層４０５ｃ，４０５ｄ及びＮ型高濃度拡散層４０７ｃ，４０７ｄの上には、シリサイド化防止膜としての第１の非シリサイド領域形成用酸化膜４０８ａが形成されている。
【００８０】
素子分離酸化膜４０２上に設けられた第２のトランジスタを構成する第２のポリシリコンゲート電極４０４ｂの一部の上には、容量となる絶縁領域としての第２の非シリサイド領域形成用酸化膜４０８ｂが設けられている。第２のポリシリコンゲート電極４０４ｂの上であって第２の非シリサイド領域形成用酸化膜４０８ｂが設けられていない領域には第３のＴｉシリサイド層４１４ｃが設けられている。第２のポリシリコンゲート電極４０４ｂにおける第３のＴｉシリサイド層４１４ｃ同士の間の領域はシリサイド化されておらず、シリサイド化されていないポリシリコンの抵抗値を示す。
【００８１】
以下、前記第２参考例に係る半導体装置の製造方法について図面を参照しながら説明する。図１７〜図２０は、第２参考例に係る半導体装置の製造方法の各製造工程を示す断面図である。
【００８２】
まず、図１７に示すように、Ｐ型半導体基板４０１の上に素子分離酸化膜４０２を５００ｎｍの膜厚に設ける。該素子分離酸化膜４０２はトランジスタ相互の電気的分離のために設けられ、選択酸化（ＬＯＣＯＳ）法などを用いて形成される。その後、ゲート酸化膜４０３を１０ｎｍの膜厚に、第１、第２、第３のポリシリコンゲート電極４０４ａ，４０４ｂ，４０４ｃをそれぞれ３００ｎｍの膜厚に形成する。その後、第１〜第３のポリシリコンゲート電極４０４ａ〜４０４ｃに高濃度のリンを拡散すると共に、第１及び第３のポリシリコンゲート電極４０４ａ，４０４ｃをマスクとしてリンをイオン注入することによりＬＤＤ構造用の低濃度Ｎ型拡散層４０５ａ，４０５ｂ，４０５ｃ，４０５ｄを形成する。図１７には図示していないが、これに引き続きＰチャネルトランジスタ領域においてはＰチャネルトランジスタ用のポリシリコンゲート電極をマスクにＬＤＤ構造用のＰ型低濃度拡散層を形成する。その後、側壁形成用酸化膜を１００ｎｍの膜厚に堆積した後、該側壁用絶縁膜に対してＲＩＥ等の異方性ドライエッチを行なうことにより側壁酸化膜４０６を形成する。
【００８３】
次に、図１８に示すように、第１及び第３のポリシリコンゲート電極４０４ａ，４０４ｃ及び側壁絶縁膜４０６をマスクとして砒素をイオン注入した後、９００℃の熱処理を行なうことによりＮ型高濃度拡散層４０７ａ，４０７ｂ，４０７ｃ，４０７ｄを形成する。図１８には図示していないが、これに引き続きＰチャネルトランジスタ領域においては、Ｐチャネルトランジスタ用のポリシリコンゲート電極をマスクとしてＢＦ２ イオンを注入することによりソース・ドレイン領域となる高濃度Ｐ型拡散層を形成する。
【００８４】
次に、全面に亘って非シリサイド領域形成用酸化膜４０８を１００ｎｍの膜厚に堆積した後、該非シリサイド領域形成用酸化膜４０８の上にレジストパターン４０９を形成する。非シリサイド領域形成用酸化膜４０８は、静電破壊（ＥＳＤ）不良対策のため、Ｐ型半導体基板４０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート４０４ｃ、Ｎ型低濃度拡散層４０５ｃ，４０５ｄ及びＮ型高濃度拡散層４０７ｃ，４０７ｄ並びに保護素子のゲート電極及び拡散層のシリサイド化を防止するものである。内部回路のトランジスタの上には、基本的に非シリサイド領域形成用酸化膜４０８が不要のためレジストパターン４０９は形成しない。レジストパターン４０９は、非シリサイド領域形成用酸化膜４０８を形成すべき領域、すなわちＰ型半導体基板３０１最外周のパッド駆動トランジスタを構成する、第３のポリシリコンゲート電極４０４ｃ、Ｎ型低濃度拡散層４０５ｃ，４０５ｄ及びＮ型高濃度拡散層４０７ｃ，４０７ｄの上に形成する。レジストパターン４０９は、第２のポリシリコンゲート電極４０４ｂの一部の上にも形成する。
【００８５】
次に、図１９に示すように、レジストパターン３０９をマスクとして非シリサイド領域形成用酸化膜４０８に対してエッチングを行なうことにより、第１及び第２の非シリサイド領域形成用酸化膜４０８ａ，４０８ｂを形成する。その後、Ｔｉ薄膜４１１を全面に亘って堆積する。
【００８６】
次に、図２０に示すように、シリサイド化熱処理によりＴｉ薄膜４１１と、第１のポリシリコンゲート電極４０４ａ、Ｎ型高濃度拡散層４０７ａ，４０７ｂ及び第２のポリシリコンゲート電極４０４ｂとを反応させることにより、第１のポリシリコンゲート電極４０４ａの上に第１のＴｉシリサイド層４１４ａを、Ｎ型高濃度拡散層４０７ａ，４０７ｂの上に第２のＴｉシリサイド層４１４ｂを、第２のポリシリコンゲート電極４０４ｂの上に第３のＴｉシリサイド層４１４ｃをそれぞれ形成する。その後、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。このようにすると、第２のポリシリコンゲート電極４０４ｂにおける第２の非シリサイド領域形成用酸化膜４０８ｂに被覆されている領域にはシリサイド層が形成されない。その後、層間絶縁膜、コンタクトホール、アルミ配線及び表面保護膜を順次形成することにより、半導体装置を完成する。
【００８７】
図２０に示すように、第２のポリシリコンゲート電極４０４ｂの上における第２の非シリサイド領域形成用酸化膜４０８ｂが設けられていない領域には第３のＴｉシリサイド層４１４ｃが設けられている。また、第２のポリシリコンゲート電極４０４ｂにおける第３のＴｉシリサイド層４１４ｃ同士の間の領域はシリサイド化されておらず、シリサイド化されていないポリシリコンの抵抗値を示す。このような構造の第２のポリシリコンゲート電極４０４ｂのシート抵抗は約３０Ω／□である。一方、シリサイド層を形成したポリシリコン電極のシート抵抗は約３Ω／□である。従って、同じ値の抵抗体を形成する場合、従来のシリサイド化プロセスと比較して抵抗体の長さを１／１０に縮小することができる。
【００８８】
高精度アナログ回路をＣＭＯＳ ＬＳＩに搭載するためには、種々の値の抵抗体が必要である。第２参考例の方法により、静電破壊不良対策用の第１の非シリサイド領域形成用酸化膜４０８ａのために形成する非シリサイド領域形成用酸化膜４０８の一部を第２の非シリサイド領域形成用酸化膜４０８ｂとして第２のポリシリコンゲート電極４０４ｂの上に残し、第２のポリシリコンゲート電極４０４ｂにおける抵抗体形成領域のシリサイド化を防止することにより、従来の７〜１０倍の密度を持つ抵抗体を搭載することができる。この場合、Ｎ型高濃度拡散層４０７ａ，４０７ｂ及び第２のポリシリコンゲート電極４０４ｂの一部の領域の上には第２及び第３のＴｉシリサイド層４１４ｂ，４１４ｃが形成される。従って、寄生抵抗の削減が必要な部分においては抵抗が削減されるので、高精度アナログ回路搭載の高速且つ高密度のＬＳＩを実現することができる。
【００８９】
尚、第２参考例においては、Ｔｉシリサイド層等の配線層を形成していないが、配線層を形成してもよい。配線層としてＴｉシリサイド層を用いる場合は、Ｔｉ薄膜４１１を堆積した後、非晶質Ｓｉ薄膜４１２を形成し、その後フォトエッチングにより非晶質Ｓｉ薄膜４１２をパターン化する。その後、シリサイド化熱処理を施し、未反応のＴｉ及びＴｉＮを硫酸エッチングにより除去する。配線層としてＴｉＮ層を用いる場合は、Ｔｉ薄膜４１１を堆積した後、シリサイド化熱処理を行ない、その後、フォトエッチングによりＴｉＮ層を配線パターン化する。このとき、Ｔｉシリサイド層を形成しないＴｉ薄膜４１１はＴｉＮを形成するため、ＴｉＮ層よりなる配線層が形成される。フォトエッチングによりＴｉＮ層をパターン化することによりローカル配線を形成することができる。第２参考例においては、第３のＴｉシリサイド層４１４ｃとＮ型高濃度拡散層４０７ｂとが電気的に接続されていないが、前記の配線工程を用いて両者を電気的に接続してもよいことはいうまでもない。
【００９７】
【発明の効果】
本発明に係る第１及び第２の半導体装置の製造方法によると、トランジスタのゲート電極の側壁絶縁膜と容量または抵抗を構成するポリシリコンゲート電極上の絶縁領域とを同一工程により形成できるので、絶縁領域を形成するための工程を特に設ける必要がなく、半導体装置を簡易且つ確実に製造することができる。
【００９９】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を堆積し、該Ｔｉ薄膜の上における絶縁領域の一部の上に非晶質Ｓｉ薄膜を形成した後、Ｔｉ薄膜に対してシリサイド化のための熱処理を行なうと、Ｔｉ薄膜と非晶質シリコン薄膜とが反応し、絶縁領域上にＴｉシリサイド層からなる導電膜が形成されるので、Ｔｉシリサイド層からなる導電膜を確実に形成することができる。
【０１００】
第１又は第２の半導体装置の製造方法において、半導体基板上にＴｉ薄膜を形成し、該Ｔｉ薄膜に対してＮ２ 雰囲気中においてシリサイド化のための熱処理を行なうと、Ｔｉ薄膜におけるシリサイド化されない領域は窒化してＴｉＮ薄膜からなる導電膜が形成されるので、ＴｉＮ層からなる導電膜を確実に形成することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の断面図である。
【図２】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】前記第１実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】本発明の第２実施例に係る半導体装置の断面図である。
【図７】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】前記第２実施例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】本発明の第１参考例に係る半導体装置の断面図である。
【図１２】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】前記第１参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】本発明の第２参考例に係る半導体装置の断面図である。
【図１７】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１９】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２０】前記第２参考例に係る半導体装置の製造方法の製造工程を示す断面図である。
Claims (4)
- トランジスタと、素子分離酸化膜を介して形成された容量とを半導体基板上に備えている半導体装置の製造方法であって、
前記半導体装置の製造方法は、
前記半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜および前記素子分離酸化膜上にそれぞれポリシリコンゲート電極を形成し、その後、側壁形成用絶縁膜を堆積する工程、
前記側壁形成用絶縁膜の一部をエッチングすることにより、前記ゲート酸化膜上に形成されているポリシリコンゲート電極の側壁に側壁絶縁膜を形成すると共に、前記素子分離酸化膜上に形成されているポリシリコンゲート電極の上面および側面を覆う容量絶縁膜を形成する工程、
前記ゲート酸化膜上に形成されているポリシリコンゲート電極および前記側壁絶縁膜をマスクとして前記半導体基板にイオン注入することにより、断面視において前記ゲート酸化膜を挟む一対の高濃度拡散層を形成した後、全面に亘ってＴｉ薄膜およびＳｉ薄膜を順次形成し、次いで前記容量絶縁膜の上面および側面に前記Ｓｉ薄膜が残存するように前記Ｓｉ薄膜をエッチングする工程、および
前記ゲート酸化膜上に形成されているポリシリコンゲート電極の上面に接するＴｉ薄膜、前記一対の高濃度拡散層の上面に接するＴｉ薄膜、および前記Ｓｉ薄膜のエッチング後に残存するＳｉ薄膜に接するＴｉ薄膜をシリサイド化処理してそれぞれ第１から第３のＴｉシリサイド層を形成することによって、前記素子分離酸化膜上に形成されているポリシリコンゲート電極と前記容量絶縁膜と前記第３のＴｉシリサイド層とから前記容量を構成する工程、
を包含する。 - トランジスタと、素子分離酸化膜を介して形成された抵抗とを半導体基板上に備えている半導体装置の製造方法であって、
前記半導体装置の製造方法は、
前記半導体基板上にゲート酸化膜を形成した後、前記ゲート酸化膜および前記素子分離酸化膜上にそれぞれポリシリコンゲート電極を形成し、その後、側壁形成用絶縁膜を堆積する工程、
前記側壁形成用絶縁膜の一部をエッチングすることにより、前記ゲート酸化膜上に形成されているポリシリコンゲート電極の側壁に側壁絶縁膜を形成すると共に、前記素子分離酸化膜上に形成されているポリシリコンゲート電極の上面の一部を覆う絶縁膜を形成する工程、
前記ゲート酸化膜上に形成されているポリシリコンゲート電極および前記絶縁膜をマスクとして前記半導体基板にイオン注入することにより、断面視において前記ゲート酸化膜を挟む一対の高濃度拡散層を形成した後、全面に亘ってＴｉ薄膜を形成する工程、および
前記ゲート酸化膜上に形成されているポリシリコンゲート電極の上面に接するＴｉ薄膜、前記一対の高濃度拡散層の上面に接するＴｉ薄膜、および前記素子分離酸化膜上に形成されているポリシリコンゲート電極のうち前記絶縁膜に覆われていない部分に接するＴｉ薄膜をシリサイド化処理することにより、それぞれ第１から第３のＴｉシリサイド層を形成して、前記素子分離酸化膜上に形成されているポリシリコンゲート電極と前記絶縁膜と前記第３のＴｉシリサイド層とから前記抵抗を構成する工程、
を包含する。 - 前記シリサイド化処理が熱処理である、請求項１または２のいずれかに記載の半導体装置の製造方法。
- Ｎ2雰囲気中において前記シリサイド化処理が行われる、請求項１または２のいずれかに記載の半導体装置の製造方法。
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