JP2008160089A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 シリサイド膜を有する半導体装置の製造方法に関し、少ない工程数でマスクを形成でき、シリサイド反応の際に半導体素子の性能低下を招く危険性の低いシリサイド作り分け方法を提供する。
【解決手段】 少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む。
【選択図】 図3
【解決手段】 少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む。
【選択図】 図3
Description
本発明は半導体装置の製造方法に関し、特にシリサイド膜を有する半導体装置の製造方法に関する。
半導体装置の高集積化、高性能化を図る為には各素子の微細化が不可欠であり、各素子を構成する不純物拡散層や多結晶シリコン膜等を微細化する事が必要である。例えば、MOSトランジスタを微細化する場合は、全体の寸法を縮小すると共に短チャネル効果の抑制のため、ソース/ドレイン領域の接合の深さを浅くする事が要求される。多結晶シリコンのゲート電極を微細化する場合は、多結晶シリコン層の幅(ゲート長)を短くすることが要求される。しかし、不純物拡散層の接合深さを浅くしたり、多結晶シリコン膜の幅を狭くする事は、それら抵抗の増大を招く。
これら抵抗増大の対策として、シリサイドの利用、たとえばサリサイド構造の半導体装置が提案されている。サリサイド構造とは、不純物拡散層や多結晶シリコン膜上に、金属シリサイド膜を自己整合的に形成した構造を指す。サリサイド構造を用いる事で、抵抗はおよそ1/10〜1/100程度に抑える事が可能である。
シリサイド膜の形成方法は、通常以下のような工程で実施される。まず、シリコン表面(単結晶シリコン層、および/または多結晶シリコン膜の表面)上にたとえばTiを含む高融点金属を堆積する。この積層構造を熱処理することでシリコンと高融点金属の間でシリサイド反応が生じ、シリコン上に(高融点金属)シリサイド膜が形成される。その後、未反応の高融点金属膜を選択的に除去する。
多くの場合、未反応の金属膜を除去した後に、さらに熱処理を行って所望の結晶相のシリサイド膜を得る。酸化シリコン等のシリコン以外の材料で形成された領域上ではシリサイド反応は生ぜず、シリサイド膜は露出したシリコン表面上にのみ選択的に形成される。
しかし、保護回路の構成素子等の高抵抗素子を基板上に形成する場合は、サリサイド構造を形成しない事が望ましい領域もある。また、サリサイド構造を有したMOSFETは、サリサイド構造を有さない通常のMOSFETと比較して、ESD(electro−static discharge)耐性が著しく低下するという問題も有している。そのため、保護回路の素子の様に高速動作性能よりも、ESD耐性等が高く破損しない事が重視される場合には、サリサイド構造を持たないMOSFETを用いること望ましい。
この様な問題に対処するために、シリコン基板の表面のうち、高抵抗素子を形成したい領域にはシリサイド膜を形成せず、低抵抗としたい領域にのみシリサイド膜を形成する技術(以下、本明細書においては、これを「シリサイド作り分け」と呼ぶ)が提案されている。
シリサイド作り分けの従来技術の例として特開平5−3173に示された方法と、特開平4−94567に示された方法とを説明する。これらの従来技術では、まずシリサイド形成工程の前に、シリサイドを形成したくない拡散層や多結晶シリコン膜等の表面をシリサイド反応しない素材でマスクする。このマスクを覆って、基板表面に金属膜を形成し、熱処理によってマスクの開口部にのみシリサイドを形成する。
いずれの従来技術においても、マスクによってシリサイドの作り分けをする点は共通している。特開平5−3173では、マスクとしてCVD酸化膜を用い、特開平4−94567ではマスクとして熱酸化膜を用いている。
以下、図5乃至図7を用いて、従来技術におけるシリサイド作り分けの工程を説明する。
図5は、特開平5−3173に示された従来技術によるシリサイド作り分け工程を説明するための工程順の略断面図である。
図5(A)に示すように、シリコン基板201上にフィールド酸化膜203、ゲート酸化膜204、ゲート電極207、208、LDD層211、212、サイドスペーサ210、ソース/ドレイン拡散層213、214を順次形成する。なお、ゲート電極207、208は、多結晶シリコン膜207b,208bを堆積した後にタングステンシリサイド膜207a,208aを堆積して形成したポリサイド構造を有している。以上の工程によって、図中左方にMOSFET231、右方にMOSFETをMOSFET232が形成される。
その後、以下の工程によってMOSFETのソース/ドレイン拡張層上にシリサイド層を作り分ける。
図5(B)に示すように、MOSFET231,232の表面を被うように、CVD酸化膜241を堆積する。
図5(C)に示すように、フォトレジスト膜塗布、露光、現像によりMOSFET231を覆うフォトレジストパターン242を形成する。
フォトレジストパターン242をマスクとしてCVD酸化膜241をエッチングし、MOSFET232上のCVD酸化膜241を除去する。フォトレジストパターン242で覆われたMOSFET231上にはCVD酸化膜241bが残置する。
図5(D)に示すように、フォトレジストパターン242を除去する。MOSFET231は、CVD酸化膜241bで覆われ、MOSFET232は露出された状態になる。
以上がマスク形成の工程である。図5(E)に示すように、基板全面上にTi、Co等の高融点金属膜244を形成する。熱処理を施して接触している領域で高融点金属膜244とシリコンとのシリサイド反応を生じさせ、MOSFET232のソース/ドレイン拡散層214上にシリサイド膜216を形成する。その後、未反応の高融点合金膜244を除去し、さらにマスクとなったCVD酸化膜241bを除去する。以上の工程で、サリサイド構造を有さないMOSFET231とサリサイド構造を有したMOSFET232が作り分けられる。
図6及び図7は、特開平4−94567に示された従来技術によるシリサイド作り分け工程を説明するための工程順の略断面図である。
図6(A)に示すように、シリコン基板301上にフィールド酸化膜303、ゲート酸化膜304、多結晶シリコンのゲート電極307及び多結晶シリコン膜308、LDD層311、サイドスペーサ310、薄い酸化膜341、ソース/ドレイン拡散層313及び拡散層314を順次形成する。これらの工程により、図中左方にはMOSFET331が形成され、図中右方には抵抗用の拡散領域314が形成される。図中中央部のフィールド酸化膜303上にも抵抗形成用の多結晶シリコン膜308が配置されている。
その後、以下の工程によって抵抗領域を除外してシリサイド膜を作り分ける。図6(B)に示すように、シリコン基板表面の酸化膜341の上にシリコン窒化膜342を堆積する。
図6(C)に示すように、シリサイド化しない領域に対応した開口部321、322を有するフォトレジストパターン343をシリコン窒化膜342上に形成する。つまり、多結晶シリコン膜308の中央領域と拡散層314の中央領域上でシリコン窒化膜342を露出させ、残りの領域をフォトレジストパターン343で被う。
図6(D)に示すように、フォトレジストパターン343をマスクとして用い、たとえば熱燐酸による選択エッチングを行い、開口部321、322内に露出したシリコン窒化膜342を除去する。
図7(A)に示すように、フォトレジスト膜343を除去する。酸化膜341上に窒化膜342の酸化用マスクが残る。
図7(B)に示すように、シリコン窒化膜342をマスクに酸化性雰囲気中で熱処理を施し、多結晶シリコン膜308上に熱酸化膜323を、拡散層314上に熱酸化膜324を形成する。
図7(C)に示すように、シリコン窒化膜342及び薄い酸化膜341をエッチング除去する。酸化膜のエッチング量を制御してマスクとなる熱酸化膜323、324、フィールド酸化膜303は残す。
以上がマスク形成の工程である。この後、前述の例同様のシリサイド膜形成の処理を施す。すなわち、高融点金属膜を堆積した後、熱処理を施してシリサイド膜を形成する。
図7(D)に示すように、マスクを持たないMOSFET331のソース/ドレイン拡散層313上にはシリサイド膜317が、ゲート電極307上にはシリサイド膜316が形成される。多結晶シリコン膜308上では、熱酸化膜323を挟むようにシリサイド膜318が形成され、拡散層314上では熱酸化膜324を挟むようにシリサイド膜319が形成される。シリサイド膜が形成されていない領域の多結晶シリコン膜308、拡散層314が所望の抵抗値の抵抗を形成する。
以上の工程で、サリサイド構造を有したMOSFET331と、一部領域にサリサイド構造を有した多結晶シリコン膜314及び拡散層306の抵抗が作り分けられる。
CVD酸化膜をマスクとする従来方法においては、酸化膜の選択除去の工程で、他の酸化膜の薄膜化を誘発するいう問題点がある。フィールド酸化膜が薄膜化した状態でシリサイド反応を行うとジャンクションリークを誘発するという問題にもなる。
図8は、上述した薄膜化の問題を説明する為の略断面図である。図8(A)は図5(E)の領域Yの部分の拡大図を示す。図5(C)、(D)に示した工程では、フォトレジストパターン242をマスクにCVD酸化膜241の選択除去を行っている。しかし、CVD酸化膜241とフィールド酸化膜203及びサイドスペーサ210は同じ酸化膜であるため同時にエッチングされ、オーバーエッチングされる危険性がある。
図8(A)に示すように、フィールド酸化膜203の表面領域501及び酸化膜サイドスペーサ210の表面領域502がオーバーエッチングにより薄膜化されたとする。図8(A)に示した様な薄膜化を誘発した状態で、シリサイド形成の処理を行うと、ジャンクションリークを誘発する危険性がある。
図8(B)を参照して、拡散層214上にシリサイド膜216を形成する工程を考察する。フィールド酸化膜203が薄膜化しているため、薄膜化した領域501でシリコン基板201が露出したり、表面に近くなる。シリサイド反応はシリコン中に侵入しつつ進行する。結果としてシリコン基板201に直接接する位置までシリサイド膜216が形成される。このため、拡散層214外側の領域503でシリサイド膜216とシリコン基板201が短絡され、ジャンクションリークを生じさせる。
選択的に形成した熱酸化膜をシリサイド反応のマスクとする方法においては、窒化膜下の酸化膜は薄いものでよくオーバーエッチングによるフィールド酸化膜薄膜化の危険性は少ない。しかし、上述したように必要とされる工程が多くなる欠点がある。工程数の増加は、処理が煩雑になると共に、必要とされる装置や材料も多くならざるをえないという問題になる。
本発明の目的は、少ない工程数でマスクを形成できると共に、シリサイド反応の際に半導体素子の性能低下を招く危険性の低いシリサイド作り分け方法を提供することである。
本発明の一観点によれば、デバイス構造を有し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む半導体装置の製造方法が提供される。
高融点金属の窒化膜、たとえばTiN膜をマスクとしているために、マスクを選択的に除去する際に酸化物を一緒に除去する事がなく、フィールド酸化膜等の薄膜化は生じ難い。さらに、シリサイド化反応の為の高融点金属膜とマスクとして用いた高融点金属窒化膜を同時に除去できるため、少ない工程数でサリサイド作り分けをすることが可能となる。
以上説明したように、本発明による半導体装置の製造方法によれば、マスクを選択的に除去する際に酸化物を一緒に除去する事が少なく、フィールド酸化膜等の薄膜化は生じ難い。
以下、図面を参照して本発明の実施例を説明する。
図1乃至図3を参照して、本発明の第1の実施例による、サリサイド構造を有したMOSFETとサリサイド構造を有さないMOSFETを同一基板上で作り分ける工程を説明する。なお、図1乃至図3は、工程順の略断面図である。
図1(A)に示すように、p型シリコン基板101上に、局所熱酸化(LOCOS)によるフィールド酸化膜103を選択的に形成する。フィールド酸化膜103により活性領域151と活性領域152が区画分けされる。活性領域151、活性領域152表面に熱酸化法によりゲート酸化膜104を形成し、その上に多結晶シリコン膜106をCVD法により堆積する。多結晶シリコン膜106の上にフォトレジスト膜を塗布、露光、現像し、フォトレジストパターン141を形成する。
図1(B)に示すように、フォトレジストパターン141をマスクに、多結晶シリコン膜106をエッチングし、ゲート電極107、108を形成する。その後、フォトレジストパターン141を除去する。さらに、第1のn型不純物のイオン注入によって低濃度のLDD層111、112を形成する。さらに全面にシリコン酸化膜109をCVD法により堆積する。
図1(C)に示すように、シリコン酸化膜109を異方性エッチングし、ゲート電極107、108の側壁を覆うサイドスペーサ110を形成する。その後、第2のn型不純物のイオン注入を行い、高濃度のソース/ドレイン拡散層113、114を形成する。さらに、熱処理を施してイオン注入した不純物を活性化させる。
以上の工程で、p型シリコン基板101の活性領域151及び152には、LDD構造を有したn型MOSFET131及び132が形成される。引き続き、図2を用いてシリサイド作り分けの為のマスクを形成する工程を説明する。
工程1〔図2(A)〕
MOSFET131,132の表面に、TiN膜142を形成する。TiN膜はN2 雰囲気中のTiターゲットのスパッタによって、50〜100nmの膜厚に堆積される。なお、TiNの代わりに他の高融点金属窒化物を用いてもよい。
MOSFET131,132の表面に、TiN膜142を形成する。TiN膜はN2 雰囲気中のTiターゲットのスパッタによって、50〜100nmの膜厚に堆積される。なお、TiNの代わりに他の高融点金属窒化物を用いてもよい。
工程2〔図2(B)〕
基板上にフォトレジスト膜を塗布、露光、現像してMOSFET131上のTiN膜142を覆うフォトレジストパターン143を形成する。
基板上にフォトレジスト膜を塗布、露光、現像してMOSFET131上のTiN膜142を覆うフォトレジストパターン143を形成する。
工程3〔図2(C)〕
フォトレジストパターン143をマスクとしてTiN膜142をウエットエッチングまたはドライエッチングにて選択的に除去する。MOSFET131上にはTiN膜142bが残置し、MOSFET132の表面は露出する。
フォトレジストパターン143をマスクとしてTiN膜142をウエットエッチングまたはドライエッチングにて選択的に除去する。MOSFET131上にはTiN膜142bが残置し、MOSFET132の表面は露出する。
工程4〔図2(D)〕
フォトレジスト膜143を除去する。以上の工程で、MOSFET131上にのみTiN膜142bが形成される。このTiN膜142bが、シリサイド作り分けの為のマスクとなる。
フォトレジスト膜143を除去する。以上の工程で、MOSFET131上にのみTiN膜142bが形成される。このTiN膜142bが、シリサイド作り分けの為のマスクとなる。
引き続き、図3を用いてシリサイド反応の工程を説明する。
工程1〔図3(A)〕
TiN膜142bを被うようにシリコン基板上にTi膜144をスパッタにより堆積する。なお、Tiの代わりに他の高融点金属を用いてもよい。但し、高融点金属窒化物と高融点金属とは同一のエッチャントで除去できる材料を選ぶ。
工程1〔図3(A)〕
TiN膜142bを被うようにシリコン基板上にTi膜144をスパッタにより堆積する。なお、Tiの代わりに他の高融点金属を用いてもよい。但し、高融点金属窒化物と高融点金属とは同一のエッチャントで除去できる材料を選ぶ。
工程2〔図3(B)〕
窒素雰囲気内で、温度600〜700℃、処理時間数十秒の第1の熱処理を行う。この熱処理によって、Ti膜とシリコン領域が接している部分でシリサイド反応が生じる。つまり、MOSFET132のゲート電極108及びソース/ドレイン拡散層114上ではシリサイド反応が生じる。但し、TiN膜142bでマスクされたMOSFET131ではシリサイド反応は生じない。
窒素雰囲気内で、温度600〜700℃、処理時間数十秒の第1の熱処理を行う。この熱処理によって、Ti膜とシリコン領域が接している部分でシリサイド反応が生じる。つまり、MOSFET132のゲート電極108及びソース/ドレイン拡散層114上ではシリサイド反応が生じる。但し、TiN膜142bでマスクされたMOSFET131ではシリサイド反応は生じない。
シリサイド反応によって、ソース/ドレイン拡散層114上にはチタンシリサイド膜116が、ゲート電極108上にはチタンシリサイド膜118が形成される。
また、Ti膜144の表面は、窒素雰囲気と反応し、TiN膜145が形成され、膜内部には未反応Ti膜144bが残される。
工程3〔図7(C)〕
硫酸/過酸化水素水の混合液を用いて、一回のウォッシュアウト処理で、TiN膜145、未反応Ti膜144b、TiN膜142bを除去する。さらに、温度800〜900℃、処理時間数秒〜数十秒の第2の熱処理を行う。この処理で、チタンシリサイド膜116,118を相転移させて低抵抗化する。
硫酸/過酸化水素水の混合液を用いて、一回のウォッシュアウト処理で、TiN膜145、未反応Ti膜144b、TiN膜142bを除去する。さらに、温度800〜900℃、処理時間数秒〜数十秒の第2の熱処理を行う。この処理で、チタンシリサイド膜116,118を相転移させて低抵抗化する。
以上の工程で、MOSFET132のみが、ゲート電極及びソース/ドレイン拡散層にサリサイド構造を有したMOSFETとなる。
この後、図3(D)に示すように、層間絶縁膜121を基板表面上に形成する。層間絶縁膜121を貫通して基板表面に達するコンタクトホール123を形成し、その中に電極125,126,127,128を形成する。
本実施例によるサリサイド作り分け工程においては、サリサイドを形成をしない領域のマスク材料としてTiN膜142bを用いているために、マスク除去の際にサイドスペーサーやフィールド酸化膜等の酸化膜を薄膜化することはない。そのため、ジャンクションリーク等を誘発することなく、サリサイド構造を有したMOSFETとサリサイド構造を有さないMOSFETを作り分けことが可能となる。
さらに、マスクとして用いたTiN膜142bは、TiN膜145および未反応Ti膜144bの除去の際に同時に除去されるため、マスク除去の為の工程増加が生じず、少ない工程数でシリサイド作り分けが可能となる。
以下、図4を用いて、上述した第1の実施例の応用例を説明する。図4(A)に示すように、p型シリコン基板101上には、フィールド酸化膜103が選択的に形成され、区画分けされた活性領域内にMOSFET131,132が形成されている。これらのMOSFETの製造方法は、第1の実施例に示した工程と同様である為省略する。
MOSFET131には、ゲート酸化膜104を介してゲート電極107及びサイドスペーサ110が形成されている。さらに、LDD層111及びソース/ドレイン拡散層113が形成されている。
MOSFET132には、ゲート酸化膜104を介してゲート電極108及びサイドスペーサ110が形成されている。さらに、基板内にLDD層112及びソース/ドレイン拡散層114が形成されている。
図4(B)に示すように、MOSFET132の表面及びMOSFET131のソース/ドレイン拡散層113の一部表面を露出する開口を有するTiN膜142cをマスクとして形成する。拡散層113上の開口はゲート電極107から離れた位置に形成する。なお、マスク形成の工程は図2で示した工程と同様であるため省略する。
図4(C)に示すように、TiN膜142cをマスクにシリサイド反応を行い、チタンシリサイド膜116、117、118を形成する。チタンシリサイド膜117はソース/ドレイン拡散層113のゲート電極から離れた一部表面上にそれぞれ形成される。また、チタンシリサイド膜118はゲート電極108上に、チタンシリサイド膜116は拡散層114上に形成される。なお、シリサイド形成工程は図2で示した工程と同様であるため省略する。
図4(D)に示すように、層間絶縁膜121を堆積し、コンタクトホールを形成し、その中に、電極125,126,127,128を形成する。
マスクとなるTiN膜は、基板上の所望の領域に形成可能であるため、目的に応じてシリサイド膜を形成する領域を決定する事が可能である。例えば、第1の実施例とその応用例を比較すると、第1の実施例においては、MOSFET131のソース/ドレイン拡散層113はチタンシリサイド膜を持たなかったが、その応用例においては、ソース/ドレイン拡散層113は電極125、126とのコンタクト部にのみチタンシリサイド膜117を有している。
このチタンシリサイド膜117は、ソース/ドレイン領域の抵抗値をある程度保ちながら、ソース/ドレイン領域と低抵抗でコンタクトする電極を形成するのに有用である。高耐圧トランジスタ等の形成に有効である。
以上、MOSFETの所望の領域にシリサイド膜を形成する工程を例にとって本発明の第1の実施例を説明した。上述の工程は、シリコン表面の所望の部分上にのみシリサイド膜を形成することができ、様々な回路素子に応用することができる。以下、図9を用いて本発明の他の実施例を説明する。
図9(A)に示すように、p型シリコン基板101の表面上にフィールド酸化膜103が熱酸化で形成されており、その上に多結晶シリコン膜106がCVD等によって形成されている。
多結晶シリコン膜106は抵抗を形成するための領域である。多結晶シリコン膜106上に両端部を露出する開口を有するTiN膜142が形成されている。これらの各構成要素は前述の実施例同様の工程で作成できる。
基板101を熱処理し、シリサイド反応を生じさせると、Ti膜144と多結晶シリコン膜106の接している領域でシリサイド反応が生じ、シリサイド膜が形成される。
図9(B)に示すように未反応Ti膜144、TiN膜142を除去する。両端部にのみシリサイド膜117を備えた多結晶シリコン膜106を得る。なお、必要に応じてシリサイド低抵抗化のための熱処理をさらに行う。
なお、シリサイド膜を選択的に形成する半導体素子は上述のMOSFETや抵抗に限らない。たとえばダイオード、バイポーラ接合トランジスタ、接合FET等の他の半導体素子においても所望の領域にシリサイド膜を形成することができる。
図10及び図11を用いて、本発明の第1の実施例及びその応用例によって形成されたMOSFETを用いた半導体集積回路の例を説明する。半導体集積回路は出力バッファと保護回路を含む。
図10(A)は、概略的平面図を示す。Si基板は図中上側にnウエル、下側にpウエルを有する。保護回路の回路素子としてnチャネル型MOSFET131及びpチャネルMOSFET133を含み、出力バッファは、回路素子としてnチャネルMOSFET132及びpチャネルMOSFET134を含む。保護回路のMOSFET131及び133の左方にはウエルコンタクト用電極129a,129bが形成されている。図中XA−XA線に沿う概略的断面は、図3(D)と同様な構造を有している。
出力バッファ回路の出力を外部に取り出すためのパッド電極PADがMOSFET131のドレイン電極125a,MOSFET133のドレイン電極125b,MOSFET132のドレイン電極127a,MOSFET134のドレイン電極127bに接続されている。
MOSFET133のソース電極126b、ゲート電極107b、ウエルコンタクト電極129bには電源電圧Vddが印加され、MOSFET131のソース電極126a、ゲート電極107a、ウエルコンタクト電極129aは接地されている(0Vが印加されている)回路が適正に作動しているときは、保護回路131、133は機能しない。パッドに外来ノイズが侵入したとき保護回路が動作する。
MOSFET134のソース電極128bには電源電圧Vddが印加され、MOSFET132のソース電極128aは接地されている。なお、ゲート電極108a,108bには信号電圧が印加されている。MOSFET132、134のドレイン電極127a、127bは相互に接続され、パッドPADに接続されている。
図10(B)は図10(A)におけるXB−XB線に沿う概略的断面図である。
図に示すように、基板101内のpウエル101p内にMOSFET131が形成されている。MOSFET131のソース/ドレイン拡散層113aにコンタクトする電極(ソース)125aはPAD電極に接続され、電極(ドレイン)126aは接地されている。ゲート電極113aはゲート抵抗Rgを介して接地されている。図中左方にはフィールド酸化膜103を介して、ウエルコンタクト用のp型拡散層119aが形成され、その上に接地された電極129aがコンタクトしている。
p型拡散層119aとp型ウエル101pは共にp型半導体であるため導通する。一対のn型ソース/ドレイン拡散層113aとのp型ウエル101pはnpn型の寄生バイポーラトランジスタTr1を構成する。なお、寄生トランジスタTr1が持つベース抵抗を等価的にRbと表記している。ウエルコンタクト電極129aがベース電極となり、ドレイン電極125aがコレクタ電極、ソース電極126aがエミッタ電極となる。つまり、本図に示した領域は、MOSFET131とバイポーラトランジスタTr1を有した領域と等価になる。
同様の理由によって、図示していないn型ウエル内のMOSFET133とウエルコンタクト電極129bによって、pnp型寄生バイポーラトランジスタTr2が発生する。
図11は、図10に示した半導体回路の等価回路を示す。MOSFET131、133とその寄生トランジスタTr1,Tr2からなる保護回路が、MOSFET132、134からなる出力バッファ回路と並列に接続されている。
以下、パッド電極PADに静電気等に起因する電圧が印加された場合の回路動作を説明する。パッド電極にVdd以上の電圧が印加された場合は、寄生トランジスタTr2及びMOSFET133のエミッタ−コレクタ、ソース−ドレインの関係が反転し、両トランジスタがオンとなり、ノイズ電圧を電源Vddに流す。このため、出力バッファ部はVdd以上の電圧から保護される。反対にパッド電極に0V以下の電圧が印加された場合は寄生トランジスタTr1及びMOSFET131のエミッタ−コレクタ、ソース−ドレインの関係が反転し、両トランジスタがオンとなる。このようにして出力バッファ部は0V以下の電圧から保護される。
この様に、寄生トランジスタおよびMOSFETから構成される保護回路部の働きによって、出力バッファ部のMOSFET132,134は0〜Vdd〔V〕の範囲外の電圧から保護される。そのため、サリサイド構造によってESD耐性が低下しているMOSFET132,134が破壊されることを防止することが可能となる。
一方、保護回路部のMOSFET131,133及び寄生トランジスタTr1,Tr2は、ESD耐性が強いため一時的に過大な電圧が掛かった場合においても回路素子が破壊されることはない。
以上の様に、サリサイド構造を有したMOSFETとサリサイド構造を有さない、もしくは一部領域のみにシリサイド構造を有したMOSFETを用いて半導体集積回路を製作することにより、動作特性が良く、かつESD耐性の強い半導体集積回路を形成することが可能となる。
以上実施例に沿って、本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、低抵抗および高抵抗の種々の回路素子を構成するのに有効である。その他種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
シリサイド化反応の為の高融点金属膜とマスクとして用いた高融点窒化膜を同時に除去できるため、少ない工程数でサリサイド作り分けをすることが可能となる。
101 シリコン基板、 103 フィールド酸化膜、 104 ゲート酸化膜、 106 多結晶シリコン膜、 107、108 ゲート電極、109 シリコン酸化膜、 110 サイドスペーサ、 111、112LDD層、 113、114 ソース/ドレイン拡散層、 116、117、118 シリサイド膜、 119 拡散層、 121 層間絶縁膜、123 コンタクトホール、 125〜129 電極、 131〜134MOSFET、 141、143 フォトレジストパターン、 142、145 TiN膜、 144 Ti膜
Claims (3)
- デバイス構造を有し、少なくとも一部に露出したシリコン表面を有する半導体基板を準備する工程と、前記半導体基板上に、前記露出したシリコン表面を覆って高融点金属の窒化膜を形成する工程と、少なくとも前記シリコン表面上の窒化膜の一部を選択的に除去し、前記シリコン表面の一部を露出すると共に前記シリコン表面の他の部分を覆う窒化膜パターンを形成する工程と、前記窒化膜パターンを覆って半導体基板上に高融点金属膜を形成する工程と、熱処理を行って、前記シリコン表面の一部とその上の高融点金属膜との間でシリサイド反応を生じさせる工程と、未反応の高融点金属膜およびその下の窒化膜パターンを除去する工程とを含む半導体装置の製造方法。
- 前記半導体基板がシリコン基板であり、前記デバイス構造が複数のMOSトランジスタ構造を含み、前記窒化膜パターンが前記複数のMOSトランジスタ構造のシリコン表面の一部のみを覆う請求項1記載の半導体装置の製造方法。
- 前記複数のMOSトランジスタ構造がゲート電極とソース/ドレイン領域とを有する保護回路用MOSトランジスタを含み、前記窒化膜パターンが前記保護回路用MOSトランジスタのソース/ドレイン領域のうち前記ゲート電極に近い領域を覆い、前記ゲート電極から離れた領域の少なくとも一部を露出する請求項2記載の半導体装置の製造方法。
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JPH07106566A (ja) * | 1993-10-01 | 1995-04-21 | Nippondenso Co Ltd | 半導体装置の製造方法 |
JPH07202012A (ja) * | 1993-11-29 | 1995-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
JPH10256390A (ja) * | 1997-03-06 | 1998-09-25 | Yamaha Corp | 半導体装置の製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03248536A (ja) * | 1990-02-27 | 1991-11-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH07106566A (ja) * | 1993-10-01 | 1995-04-21 | Nippondenso Co Ltd | 半導体装置の製造方法 |
JPH07202012A (ja) * | 1993-11-29 | 1995-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
JPH10256390A (ja) * | 1997-03-06 | 1998-09-25 | Yamaha Corp | 半導体装置の製造方法 |
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