JP2003197770A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタ電極の短絡の発生を抑制すること
が可能な半導体装置およびその製造方法を提供する。 【解決手段】 半導体装置１は、互いに距離を隔てて形
成され、第１導電型の導電性不純物を含む２つのキャパ
シタ電極１１と、２つのキャパシタ電極１１の間に位置
し、２つのキャパシタ電極１１と同一レイヤによって構
成されるとともに、第１導電型とは異なる導電型である
第２導電型の導電性不純物を含む電極分離膜１４とを備
える。このようにすれば、２つのキャパシタ電極１１の
間に位置し、このキャパシタ電極１１と同一レイヤから
なる部分に第２導電型の導電性不純物を導入することに
より、エッチングなどの工程を行うことなく２つのキャ
パシタ電極１１を電気的に分離することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、キャパシタを
有する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭ（Dynamic Random Acces
s Memory）などの半導体装置が知られている。図２１
は、従来の半導体装置を示す断面模式図である。図２１
は、従来の半導体装置としてのＤＲＡＭにおいて、電荷
を蓄積するためのキャパシタ部分の断面を示している。
図２１を参照して、従来の半導体装置を説明する。

【０００３】図２１に示すように、従来の半導体装置と
しての半導体記憶装置１０１は、半導体基板１０２の主
表面上に形成された電界効果トランジスタ（図示せず）
と、この電界効果トランジスタのソース／ドレイン領域
と電気的に接続されたキャパシタとからなる。半導体基
板１０２の主表面は、上述の電界効果トランジスタやキ
ャパシタが形成されたメモリセル領域と、これらのメモ
リセル領域に形成された素子への入出力を制御するため
の回路などが配置された周辺回路領域とを含む。半導体
基板１０２の主表面には、能動素子領域を囲むように分
離絶縁膜１０３が形成されている。分離絶縁膜１０３の
間の能動素子領域においては、半導体基板１０２の主表
面にｎ^-型拡散領域１０４が形成されている。このｎ^-型
拡散領域１０４は、それぞれ電界効果トランジスタのソ
ース／ドレイン領域と電気的に接続された状態になって
いる。

【０００４】半導体基板１０２の主表面上には、層間絶
縁膜１０５が形成されている。層間絶縁膜１０５におい
ては、ｎ^-型拡散領域１０４上に位置する領域にコンタ
クトホール１０６が形成されている。コンタクトホール
１０６の内部を充填するようにｎ型のポリシリコンから
なるプラグ１０７が配置されている。層間絶縁膜１０５
上には窒化膜１０８が形成されている。窒化膜１０８上
には酸化膜１０９が形成されている。プラグ１０７上に
位置する領域においては、酸化膜１０９および窒化膜１
０８の一部を部分的に除去することにより、キャパシタ
が配置される開口部１１０が形成されている。

【０００５】開口部１１０の底壁面上および側壁面上に
はキャパシタ下部電極１１１が形成されている。

【０００６】キャパシタ下部電極１１１上には窒化膜か
らなる誘電体膜１１３が形成されている。誘電体膜１１
３上にはキャパシタ上部電極１１４が形成されている。
キャパシタ上部電極１１４上には層間絶縁膜１１５が形
成されている。層間絶縁膜１１５においては、キャパシ
タ上部電極１１４の端部上に位置する領域にビアホール
１１６が形成されている。ビアホール１１６の内部には
導電性の材料からなるプラグ１１７が配置されている。
プラグ１１７上に位置する領域には、層間絶縁膜１１５
の上部表面上に形成されたアルミニウム配線１１８が延
在する。アルミニウム配線１１８はプラグ１１７と電気
的に接続されている。そして、プラグ１１７はキャパシ
タ上部電極１１４と電気的に接続されている。キャパシ
タ下部電極１１１と誘電体膜１１３とキャパシタ上部電
極１１４とからメモリセルのキャパシタが構成される。
なお、それぞれのキャパシタは、それぞれ１ビットの情
報を記憶するものであるので、キャパシタ下部電極１１
１は互いに電気的に絶縁されていることが必要である。

【０００７】

【発明が解決しようとする課題】しかし、上述した従来
の半導体装置では、以下のような問題があった。つま
り、図２１に示した半導体装置を製造する製造工程にお
いては、以下に述べるように隣接するキャパシタ下部電
極１１１同士が短絡するといった不良が発生する場合が
あった。以下、従来の半導体装置の製造工程におけるキ
ャパシタ下部電極の製造工程を簡単に説明する。

【０００８】まず、半導体基板１０２の主表面上に一般
的な手法を用いて電解効果トランジスタなどの素子を形
成した後、層間絶縁膜１０５、コンタクトホール１０６
中に充填されたプラグ１０７、窒化膜１０８および酸化
膜１０９を形成する。次に、酸化膜１０９および窒化膜
１０８を部分的にエッチングなどにより除去することに
より開口部１１０を形成する。次に、開口部１１０の内
部から酸化膜１０９の上部表面上に延在するように、キ
ャパシタ下部電極１１１となるべきドープトポリシリコ
ン膜（図示せず）を形成する。そして、酸化膜１０９上
に位置するドープトポリシリコン膜の部分をエッチング
などにより除去する。この結果、互いに分離したキャパ
シタ下部電極１１１を形成できる。

【０００９】しかし、図２２に示すように、上述したド
ープトポリシリコン膜のエッチング工程などにおいて、
異物などが存在することに起因して、除去されるべきド
ープトポリシリコン膜の部分が一部エッチング後も残存
する（隣接するキャパシタ下部電極１１１ａ、１１１ｂ
を電気的に接続する短絡部１３０が残存する）場合があ
った。この結果、隣接するキャパシタ下部電極１１１
ａ、１１１ｂ同士が短絡することになる。ここで、図２
２は従来の半導体装置における問題点を説明するための
断面模式図である。

【００１０】なお、上記のような短絡部１３０が形成さ
れた場合、製造工程中におけるウェハテストによりこの
ような短絡部１３０は比較的容易に検出できるので、こ
のような短絡したキャパシタ下部電極１１１ａ、１１１
ｂを含むメモリセルは予め用意されている冗長メモリセ
ルと置換することができる。しかし、このような作業は
製造工程数の増加につながるので、結果的に半導体装置
の製造コストの増大の原因となる。

【００１１】また、上述したドープトポリシリコン膜の
エッチング工程において、隣接するキャパシタ下部電極
１１１ａ、１１１ｂが完全に分離された場合であって
も、後工程において図２３に示すようにキャパシタ下部
電極１１１ａ、１１１ｂの間に微小な異物１２３が付着
する場合も有る。このように異物１２３が付着した場
合、キャパシタ下部電極１１１ａ、１１１ｂは完全に短
絡した状態にはならないため、ウェハテストによっては
検出されない場合がある。しかし、このような異物１２
３の存在は、いわゆるマイクロショートの原因となるた
め、結果的にこの半導体装置がパッケージングされて製
品となった後に不良品となる原因になっている。なお、
図２３は、従来の半導体装置における問題点を説明する
ための他の断面模式図である。

【００１２】このように、エッチング不良や異物などに
起因するキャパシタ下部電極の間の短絡は、半導体装置
の歩留りの低下や製造コストの増大という問題の原因の
一つとなっている。したがって、歩留りの向上や製造コ
ストの低減が大きな課題である半導体装置においては、
上述したようなキャパシタ下部電極などのキャパシタ電
極間の短絡の発生を防止することが強く求められてい
る。

【００１３】この発明は、上記のような課題を解決する
ために成されたものであり、この発明の目的は、キャパ
シタ電極の短絡の発生を抑制することが可能な半導体装
置およびその製造方法を提供することである。

【００１４】

【課題を解決するための手段】この発明の１の局面に従
った半導体装置は、互いに距離を隔てて形成され、第１
導電型の導電性不純物を含む２つのキャパシタ電極と、
２つのキャパシタ電極の間に位置し、２つのキャパシタ
電極と同一レイヤによって構成されるとともに、第１導
電型とは異なる導電型である第２導電型の導電性不純物
を含む電極分離膜とを備える。

【００１５】このようにすれば、２つのキャパシタ電極
の間に位置し、このキャパシタ電極と同一レイヤからな
る部分に第２導電型の導電性不純物を導入することによ
り、エッチングなどの工程を行うことなく２つのキャパ
シタ電極を電気的に分離することが可能になる。このた
め、エッチング残りなどによりキャパシタ電極間が短絡
するといった問題の発生を防止できる。

【００１６】具体的には、たとえば、半導体装置がＤＲ
ＡＭなどの半導体記憶装置であって、第１導電型の導電
性不純物としてリンなどｎ型の導電性不純物がキャパシ
タ電極に含まれる場合を考える。このとき、２つのキャ
パシタ電極の間に位置する電極分離膜に第２導電型の導
電性不純物としてボロンなどのｐ型の導電性不純物が含
まれる。そして、キャパシタ電極に”Ｈ”データまた
は”Ｌ”データを記憶させる際には、キャパシタ電極の
電位はそれぞれ２．０Ｖまたは０Ｖに設定されるとす
る。そして、このようにキャパシタ電極に電位が与えら
れる際に、電極分離膜にはたとえば―１．０Ｖという電
位を与えておく。このようにすれば、電極分離膜を介し
て２つのキャパシタ電極間に電流が流れることを抑制で
きるので、２つのキャパシタ電極を電気的に分離するこ
とができる。

【００１７】また、従来の半導体装置では、キャパシタ
電極を分離するためのエッチング工程などにおいて一度
エッチング不良によるキャパシタ電極間の短絡が発生す
ると、その短絡が発生した部分を正常な状態に回復する
ことは困難である。一方、本発明による半導体装置で
は、電極分離膜に第２導電型の導電性不純物を導入する
際、電極分離膜において部分的に導電性不純物が導入さ
れなかった不良部分が発生しても、この導電性不純物を
導入する工程に続く後工程において半導体装置を加熱す
るような熱処理が加えれば、電極分離膜において導電性
不純物が導入された部分から上記不良部分へ導電性不純
物が拡散する。つまり、本発明による半導体装置では、
電極分離膜に導電性不純物を導入する工程（たとえば注
入工程）において導入不良部（導電性不純物が導入され
ていない部分）が発生しても、後工程において熱処理な
どを行うことによりこのような導入不良部を無くすこと
が可能である。この結果、半導体装置におけるキャパシ
タ電極の短絡という問題の発生確率を低減できる。

【００１８】上記１の局面に従った半導体装置におい
て、２つのキャパシタ電極と電極分離膜とは、１つの半
導体膜においてそれぞれ第１導電型の導電性不純物およ
び第２導電型の導電性不純物を導入することにより形成
されていてもよい。

【００１９】上記１の局面に従った半導体装置は、電極
分離膜の電位を決定する電位決定手段を備えていてもよ
い。

【００２０】この場合、電極分離膜の電位を任意に変更
することができるので、キャパシタ電極において設定さ
れる電位に適合して、キャパシタ電極と電極分離膜との
間の接合部（ｐｎ接郷部）に電流が流れないように、電
極分離膜の電位を決定できる。したがって、２つのキャ
パシタ電極の間を電極分離膜により電気的に分離でき
る。

【００２１】上記１の局面に従った半導体装置は、２つ
のキャパシタ電極上にそれぞれ誘電体膜を介して配置さ
れたキャパシタ上部電極をさらに備えていてもよく、キ
ャパシタ上部電極と電極分離膜とは電気的に接続されて
いてもよい。

【００２２】この場合、従来キャパシタ上部電極に接続
されていた配線を、電極分離膜に電位を与えるために流
用することができる。このため、半導体装置の構造を簡
略化できる。

【００２３】上記１の局面に従った半導体装置におい
て、キャパシタ電極を含むキャパシタはコーンケーブ型
のキャパシタであってもよい。

【００２４】この場合、層間絶縁膜などの下地膜に形成
された複数の開口部の内部にそれぞれキャパシタ電極が
配置されるコーンケーブ型のキャパシタに本発明を適用
すれば、電極分離膜は下地膜において上記開口部の間に
位置する下地膜の上部表面上に配置されることになる。
そして、この電極分離膜は下地膜における開口部の内部
にまで延在するように（キャパシタ電極の上部表面が下
地膜の上部表面より充分な距離だけ下に位置するよう
に）形成されていることが好ましい。このようにすれ
ば、開口部の上部側に異物が付着しても、その異物は電
極分離膜上に付着するので、キャパシタ電極に異物が直
接付着することを防止できる。この結果、異物の存在に
起因するキャパシタ電極の間の短絡の発生を防止でき
る。

【００２５】上記１の局面に従った半導体装置では、コ
ーンケーブ型のキャパシタを構成するキャパシタ電極は
上部表面を有していてもよく、電極分離膜はキャパシタ
電極の上部表面上にまで延在していてもよい。

【００２６】上記１の局面に従った半導体装置におい
て、キャパシタ電極を含むキャパシタはスタック型のキ
ャパシタであってもよい。

【００２７】この場合、キャパシタ電極の間には電極分
離膜が配置された状態となっているので、２つのキャパ
シタ電極を分離するためにキャパシタ電極間から導電体
膜（キャパシタ電極を構成する膜と同一レイヤの膜）を
エッチングなどで除去している従来の半導体装置のよう
に、キャパシタ電極の間に凹部が形成されることはな
い。このため、キャパシタ電極上に形成される誘電体膜
やキャパシタ上部電極、さらには層間絶縁膜などの上部
表面の形状を比較的平坦にすることができる。このた
め、キャパシタ電極上に積層するように配置される配線
などを形成する際、上記層間絶縁膜の上部表面の形状に
起因して配線などが断線することを防止できる（上記凹
部の存在に起因して配線などが断線するといった問題の
発生を防止できる）。

【００２８】この発明の他の局面に従った半導体装置の
製造方法は、第１導電型の導電性不純物が導入された半
導体を含む導電性膜を形成する工程と、導電性膜におい
て、互いに距離を隔てて配置された２つのキャパシタ電
極となるべき領域以外の領域に、第１導電型とは異なる
導電型である第２導電型の導電性不純物を導入すること
により、電気的に分離された２つのキャパシタ電極を形
成するとともに第２導電型の導電性不純物を含む電極分
離膜を形成する工程とを備える。

【００２９】このようにすれば、導電性膜に対してエッ
チング工程を実施することなく、電極分離膜を形成する
ことによりキャパシタ電極を電気的に分離することがで
きる。したがって、２つのキャパシタ電極を分離するた
めに導電成膜をエッチングする場合のように、エッチン
グ残りの発生により２つのキャパシタ電極が短絡するこ
とを防止できる。

【００３０】また、従来の半導体装置の製造方法では、
キャパシタ電極を分離するための導電性膜のエッチング
工程において一度エッチング不良によりキャパシタ電極
が短絡すると、その短絡が発生した部分を正常な状態に
回復することは困難である。一方、本発明による半導体
装置の製造方法では、導電性膜に第２導電型の導電性不
純物を導入する際、電極分離膜となるべき領域において
部分的に導電性不純物が導入されなかった不良部分が発
生しても、後工程において半導体装置を加熱するような
熱処理が加えれば、電極分離膜において導電性不純物が
導入された部分から上記不良部分へ導電性不純物が拡散
する。つまり、本発明による半導体装置の製造方法で
は、電極分離膜に導電性不純物を導入する工程（たとえ
ば注入工程）において不良部分が発生しても、後工程に
おいて熱処理などを行うことによりこのような不良部分
を無くすことが可能である。この結果、半導体装置にお
けるキャパシタ電極の短絡という問題の発生確率を低減
できる。

【００３１】上記他の局面に従った半導体装置の製造方
法は、導電性膜上に誘電体膜を形成する工程と、誘電体
膜上にキャパシタ上部電極となるべき上部導電性膜を形
成する工程と、上部導電性膜上にパターンを有するレジ
スト膜を形成する工程と、レジスト膜をマスクとして、
導電性膜と誘電体膜と上部導電性膜とをエッチングによ
り部分的に除去する工程とを備えていてもよい。

【００３２】この場合、キャパシタ電極および電極分離
膜を構成する導電性膜をエッチングにより部分的に除去
することにより、キャパシタ電極および所定の形状の電
極分離膜を形成する工程と、誘電体膜を部分的に除去す
ることによりキャパシタ誘電体膜を形成する工程と、上
部導電性膜をエッチングにより部分的に除去することに
よりキャパシタ上部電極を形成する工程とを連続した１
つの工程として実施できる。したがって、製造工程を簡
略化できるとともに、当該エッチング工程のために必要
なマスクの枚数を削減できる。この結果、半導体装置の
製造コストを低減できる。

【００３３】上記他の局面に従った半導体装置の製造方
法は、電極分離膜と上部導電性膜からなるキャパシタ上
部電極とに電気的に接続された配線を形成する工程をさ
らに備えていてもよい。

【００３４】

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。なお、以下の図面において同一ま
たは相当する部分には同一の参照番号を付しその説明は
繰返さない。

【００３５】（実施の形態１）図１は、本発明による半
導体記憶装置の実施の形態１を示す断面模式図である。
図１に示した半導体装置はＤＲＡＭ（Dynamic Random A
ccess Memory）であって、電荷を蓄積するためのキャパ
シタ部分の断面を示している。図１を参照して、本発明
による半導体記憶装置の実施の形態１を説明する。

【００３６】図１に示すように、本発明による半導体装
置としての半導体記憶装置１は、半導体基板２の主表面
上に形成された電界効果トランジスタ（図示せず）と、
この電界効果トランジスタのソース／ドレイン領域と電
気的に接続された複数のキャパシタとからなる。半導体
基板２の主表面は、上述の電界効果トランジスタやキャ
パシタが形成されたメモリセル領域と、これらのメモリ
セル領域に形成された素子への入出力を制御する回路な
どが配置された周辺回路領域とから構成される。

【００３７】半導体基板２の主表面には、能動素子領域
を囲むように分離絶縁膜３が形成されている。分離絶縁
膜３の間の能動素子領域においては、半導体基板２の主
表面にｎ^-型拡散領域４が形成されている。このｎ^-型拡
散領域４は、それぞれ電界効果トランジスタのソース／
ドレイン領域と電気的に接続されている。

【００３８】半導体基板２の主表面上には層間絶縁膜５
が形成されている。層間絶縁膜５においては、ｎ^-型拡
散領域４上に位置する領域にコンタクトホール６が形成
されている。コンタクトホール６の内部を充填するよう
にｎ型のポリシリコンからなるプラグ７が配置されてい
る。層間絶縁膜５上には窒化膜８が形成されている。窒
化膜８上には酸化膜９が形成されている。プラグ７上に
位置する領域において、酸化膜９および窒化膜８の一部
を部分的に除去することにより、キャパシタが配置され
る開口部１０が形成されている。

【００３９】開口部１０の底壁面上および側壁面上には
キャパシタ電極としてのキャパシタ下部電極１１が形成
されている。キャパシタ下部電極１１の上部表面３０
は、酸化膜９の上部表面２９よりも低い位置（半導体基
板２に近い位置）に形成されている。そして、キャパシ
タ下部電極１１の上部表面３０に接続するとともに、開
口部１０の側壁上部から酸化膜９の上部表面２９上にま
で延在するように電極分離膜としての下部プレート電極
１２が形成されている。キャパシタ下部電極１１と下部
プレート電極１２とは同一レイヤから構成されている
が、それぞれ導電型が異なる。すなわち、キャパシタ下
部電極１１は第１導電型の導電性不純物としてのリンが
ドープされたｎ型のポリシリコン膜からなる。一方、下
部プレート電極１２は、後述する製造方法からも明らか
なように、第２導電型の導電性不純物としてのボロンを
注入することによってｐ型となったポリシリコン膜であ
る。この結果、後述するようにキャパシタ下部電極１１
と下部プレート電極１２とは電気的に絶縁された状態と
することができる。

【００４０】キャパシタ下部電極１１、下部プレート電
極１２および酸化膜９上には窒化膜からなる誘電体膜１
３が形成されている。誘電体膜１３上にはキャパシタ上
部電極１４が形成されている。キャパシタ上部電極１４
の端部３２は、下部プレート電極１２の端部３１よりも
後退した位置に配置される（下部プレート電極１２の端
部３１は、キャパシタ上部電極１４の端部３２よりも外
側へ延在した状態となっている）。キャパシタ下部電極
１１、誘電体膜１３およびキャパシタ上部電極１４か
ら、いわゆるコーンケイブ（concave）型のキャパシタ
が構成される。

【００４１】キャパシタ上部電極１４および誘電体膜１
３上には層間絶縁膜１５が形成されている。層間絶縁膜
１５においては、キャパシタ上部電極１４の端部３２上
に位置する領域にビアホール１６ａが形成されている。
また、下部プレート電極１２の端部３１上に位置する領
域においては、層間絶縁膜１５および誘電体膜１３が部
分的に除去されることによりビアホール１６ｂが形成さ
れている。ビアホール１６ａ、１６ｂの内部には導電性
の材料からなるプラグ１７ａ、１７ｂがそれぞれ配置さ
れている。

【００４２】プラグ１７ａ、１７ｂ上に位置する領域に
は、層間絶縁膜１５の上部表面上に形成されたアルミニ
ウム配線１８ａ、１８ｂが延在するように形成されてい
る。アルミニウム配線１８ａ、１８ｂはプラグ１７ａ、
１７ｂとそれぞれ電気的に接続されている。また、プラ
グ１７ａの下部表面はキャパシタ上部電極１４の上部表
面と接触している（プラグ１７ａはキャパシタ上部電極
１４と電気的に接続されている）。そして、プラグ１７
ｂの下部表面は下部プレート電極１２の表面と接触して
いる（プラグ１７ｂは下部プレート電極１２と電気的に
接続されている）。つまり、アルミニウム配線１８ｂ、
プラグ１７ｂは下部プレート電極１２の電位を決定する
電位決定手段を構成する。

【００４３】下部プレート電極１２は、上述したように
キャパシタ下部電極１１と同一レイヤから構成されてお
り、図２に示すように開口部１０の周囲の酸化膜９上部
表面上に延在するように形成されている。なお、図２は
図１に示した半導体記憶装置における下部プレート電極
の平面形状を説明するための平面模式図である。

【００４４】次に、図１に示した半導体記憶装置の動作
について簡単に説明する。図１に示した半導体記憶装置
においては、電荷蓄積電極として作用するキャパシタ下
部電極１１に電荷をためることにより情報を記憶するこ
とができる。たとえば電源電圧を２．０Ｖとした場合、
キャパシタ下部電極１１に“Ｈ”データが蓄積される際
には、キャパシタ下部電極１１の電位は２．０Ｖに設定
される。一方、キャパシタ下部電極１１に“Ｌ”データ
を蓄積する際には、キャパシタ下部電極１１の電位は０
Ｖに設定される。そして、このときアルミニウム配線１
８ｂおよびプラグ１７ｂを介して下部プレート電極１２
の電位を−１．０Ｖに設定しておけば、隣接するキャパ
シタ下部電極１１同士を電気的に分離した状態とするこ
とができる。

【００４５】また、電位決定手段としてのプラグ１７
ｂ、アルミニウム配線１８ｂが形成されているので、上
述のようにキャパシタ下部電極１１が設定される電位に
適合させて、キャパシタ下部電極１１と下部プレート電
極１２との接合部に電流が流れないように、下部プレー
ト電極１２の電位を決定できる。したがって、２つのキ
ャパシタ下部電極１１の間を電極分離膜としての下部プ
レート電極１２により電気的に分離できる。

【００４６】次に、図１に示した半導体記憶装置の製造
方法を、図３〜８を参照して説明する。図３〜８は、図
１に示した半導体記憶装置の製造方法を説明するための
断面模式図である。

【００４７】まず、半導体基板２（図３参照）の主表面
に通常の手法を用いて分離絶縁膜３（図３参照）および
ｎ^-型拡散領域４（図３参照）を形成する。さらに、半
導体基板２の主表面上に電界効果トランジスタ（図示せ
ず）を形成する。そして、この分離絶縁膜３、ｎ^-型拡
散領域４および電界効果トランジスタの上に層間絶縁膜
５（図３参照）を形成する。そして、フォトリソグラフ
ィ法などを用いてｎ^-型拡散領域４上に位置する領域に
おいて、層間絶縁膜５にコンタクトホール６（図３参
照）を形成する。コンタクトホール６の内部にｎ型ポリ
シリコンからなるプラグ７（図３参照）を充填する。こ
のプラグ７は、ｎ^-型拡散領域４とキャパシタ下部電極
１１（図１参照）とを電気的に接続するものである。

【００４８】そして、層間絶縁膜５の上部表面上に窒化
膜８（図３参照）を形成する。窒化膜８の厚みはたとえ
ば５０ｎｍ（５００Å）とすることができる。窒化膜８
上に酸化膜９（図３参照）を形成する。酸化膜９の厚み
はたとえば１５００ｎｍ（１５０００Å）とすることが
できる。このようにして、図３に示すような構造を得
る。

【００４９】次に、酸化膜９の上部表面上にパターンを
有するレジスト膜（図示せず）を形成する。このレジス
ト膜をマスクとして酸化膜９および窒化膜８を部分的に
エッチングにより除去することにより、開口部１０（図
４参照）を形成する。その後レジスト膜を除去する。こ
のようにして、図４に示すような構造を得る。

【００５０】次に、図５に示すように、開口部１０の内
部から酸化膜９の上部表面上にまで延在するように、第
１導電型の導電性不純物としてのリンがドープされたｎ
型ポリシリコン膜１９を形成する。その後、導電性膜と
してのリンがドープされたｎ型ポリシリコン膜１９上で
あって開口部１０内部を充填するようにフォトリソグラ
フィ技術を用いてレジスト膜２０を形成する。なお、こ
のときフォトレジストからなるレジスト膜２０の上部表
面３３の位置は酸化膜９の上部表面２９の位置よりも下
になるようにレジスト膜２０は形成されている。

【００５１】次に、図６に示すように、ｎ型ポリシリコ
ン膜１９（図５参照）に矢印２１によって示すように第
２導電型の導電性不純物としてのｐ型の導電性不純物で
あるボロンを導入する。ボロンの導入には、一般的な注
入工程を用いる。このようなボロンの注入によって、ｎ
型ポリシリコン膜１９の一部はｐ型ポリシリコン膜２２
となる。一方、開口部１０の内部に位置するｎ型ポリシ
リコン膜１９の部分は、レジスト膜２０がマスクとして
作用するので、上述したボロン注入工程においてもボロ
ンが注入されない状態となっている。そして、ｎ型ポリ
シリコン膜１９の残存した部分（開口部１０の内部に位
置する部分）はキャパシタ下部電極１１となる。また、
隣接するキャパシタ下部電極１１の間に位置するｐ型ポ
リシリコン膜２２は下部プレート電極１２（図１参照）
を構成する。このように、１つの半導体膜としてのポリ
シリコン膜において、導入される導電性不純物の導電型
を変えることによりキャパシタ下部電極１１と下部プレ
ート電極１２とを形成している。この下部プレート電極
１２により、すでに述べたように隣接するキャパシタ下
部電極１１を電気的に絶縁することができる。

【００５２】このようにすれば、導電性膜としてのｎ型
ポリシリコン膜１９（図５参照）に対してエッチング工
程を実施することなく、電極分離膜としての下部プレー
ト電極１２を形成することによりキャパシタ下部電極１
１を電気的に分離することができる。したがって、２つ
のキャパシタ下部電極１１を分離するためにｎ型ポリシ
リコン膜１９をエッチングする場合のように、エッチン
グ残りの発生により２つのキャパシタ下部電極１１が短
絡することを防止できる。

【００５３】また、図２１に示したような従来の半導体
記憶装置では、キャパシタ下部電極１１１を分離するた
めのエッチング工程などにおいて一度エッチング不良に
よるキャパシタ下部電極１１１間の短絡が発生すると、
その短絡が発生した部分を正常な状態に回復することは
困難である。一方、本発明による半導体記憶装置におい
て、ｎ型ポリシリコン膜１９のうち電極分離膜となるべ
き部分に第２導電型の導電性不純物としてのボロンを導
入してｐ型ポリシリコン膜２２を形成する際、ｐ型ポリ
シリコン膜２２において部分的にボロンが導入されなか
った不良部分が発生した場合を考える。この場合、ボロ
ンを導入する工程である注入工程に続く後工程において
半導体記憶装置を加熱するような熱処理が加えれば、ｐ
型ポリシリコン膜２２においてボロンが導入された部分
から上記不良部分へボロンが拡散する。つまり、本発明
による半導体記憶装置では、ｐ型ポリシリコン膜２２を
形成するためのボロンの注入工程において導入不良部
（ボロンが導入されていない部分）が発生しても、後工
程において熱処理などを行うことによりこのような導入
不良部を無くすことが可能である。この結果、半導体記
憶装置におけるキャパシタ下部電極１１の短絡という問
題の発生確率を低減できる。

【００５４】次に、開口部１０の内部に位置するフォト
レジスト膜２０を除去する。そして、ｐ型ポリシリコン
膜２２および開口部１０の内部に位置するキャパシタ下
部電極１１上にフォトリソグラフィ技術を用いてパター
ンを有するレジスト膜（図示せず）を形成する。このレ
ジスト膜をマスクとしてｐ型ポリシリコン膜２２のうち
周辺回路領域に位置する部分の一部をエッチングにより
除去する。その後、レジスト膜を除去する。このように
して、キャパシタ下部電極１１が形成された開口部１０
の周囲を囲むように配置された下部プレート電極１２
（図７参照）が形成される。その結果、図７に示すよう
な構造を得る。

【００５５】次に、キャパシタ下部電極１１、下部プレ
ート電極１２および酸化膜９上に誘電体膜１３（図８参
照）を堆積する。誘電体膜１３としては窒化膜を用いる
ことができる。このキャパシタ誘電体膜となる誘電体膜
１３上にキャパシタ上部電極となるｎ型ポリシリコン膜
（図示せず）を堆積する。このｎ型ポリシリコン膜上に
フォトリソグラフィ技術を用いてキャパシタ上部電極が
形成されるべき領域を覆うようなパターンを有するレジ
スト膜（図示せず）を形成する。このレジスト膜をマス
クとしてｎ型ポリシリコン膜を部分的に除去する。その
後レジスト膜を除去する。この結果、図８に示すような
構造を得る。

【００５６】この後、通常の製造方法を用いて層間絶縁
膜１５、ビアホール１６ａ、１６ｂ、ビアホール１６
ａ、１６ｂの内部を充填するプラグ１７ａ、１７ｂ、プ
ラグ１７ａ、１７ｂに接続されたアルミニウム配線１８
ａ、１８ｂを形成する。このようにして、図１に示した
半導体記憶装置を得ることができる。

【００５７】ここで、図９に示すように、下部プレート
電極１２が形成された半導体基板２上に異物２３が付着
した場合を考える。図９は、本発明による半導体記憶装
置の効果を説明するための断面模式図である。異物２３
が開口部１０の間に位置する下部プレート電極１２上に
付着した場合、キャパシタ下部電極１１は開口部１０の
内部に位置しており、さらにキャパシタ下部電極１１の
上部表面３０の位置は、酸化膜９の上部表面２９の位置
より下になっている（下部プレート電極１２は開口部１
０の内部にまで延在するように形成されている）。した
がって、異物２３がキャパシタ下部電極１１と接触する
ことはない。このため、この異物２３によって隣接する
キャパシタ下部電極１１同士が短絡するといった不良の
発生を防止することができる。

【００５８】また、下部プレート電極１２の上部表面か
らキャパシタ下部電極１１の上部表面３０までの距離Ｄ
は、図６に示したボロンの注入エネルギーや注入量によ
って容易に変更することができる。そのため、距離Ｄを
適切な大きさに設定しておけば、異物２３によるキャパ
シタ下部電極１１の間の短絡を確実に回避することがで
きる。

【００５９】（実施の形態２）図１０は、本発明による
半導体記憶装置の実施の形態２を示す断面模式図であ
る。図１０は図１に対応する。図１０を参照して、本発
明による半導体記憶装置の実施の形態２を説明する。

【００６０】図１０に示すように、本発明による半導体
装置としての半導体記憶装置１は、基本的に図１に示し
た半導体記憶装置と同様の構造を備えるが、キャパシタ
上部電極１４および下部プレート電極１２へ電位を与え
る部分の構造が異なる。すなわち、図１０に示した半導
体記憶装置１においては、酸化膜９上に延在する下部プ
レート電極１２、誘電体膜１３およびキャパシタ上部電
極１４のそれぞれの端面３４〜３６がほぼ同一平面上に
揃った状態となっている。

【００６１】また、層間絶縁膜１５、キャパシタ上部電
極１４、誘電体膜１３および下部プレート電極１２を部
分的に除去することによりビアホール１６が形成されて
いる。ビアホール１６の内部には導電性材料からなるプ
ラグ１７が充填されている。このプラグ１７と電気的に
接続するように、層間絶縁膜１５の上部表面上にアルミ
ニウム配線１８が形成されている。ビアホール１６の側
壁にはキャパシタ上部電極１４および下部プレート電極
１２の表面が露出した状態になっている。このため、プ
ラグ１７はキャパシタ上部電極１４および下部プレート
電極１２と接触した状態になっている。したがって、プ
ラグ１７を介してアルミニウム配線１８からキャパシタ
上部電極１４および下部プレート電極１２へと電位を与
えることができる。つまり、キャパシタ上部電極１４と
下部プレート電極１２とは電気的に接続された状態にな
っている。

【００６２】このようにしても、図１に示した半導体記
憶装置と同様の効果を得ることができる。

【００６３】また、キャパシタ上部電極１４に接続され
る配線１８を、下部プレート電極１２に電位を与えるた
めに利用できるので、半導体記憶装置１の構造を簡略化
できる。

【００６４】なお、図１０に示した半導体記憶装置１で
は、キャパシタ下部電極１１同士を下部プレート電極１
２によって電気的に分離するため、たとえば下部プレー
ト電極１２およびキャパシタ上部電極１４の電位をそれ
ぞれ−１．０Ｖ程度に固定しておくことが好ましい。こ
のようにすれば、図１に示した半導体記憶装置と同様に
キャパシタ下部電極１１の間を下部プレート電極１２に
よって電気的に分離することができる。

【００６５】図１１および図１２を参照して、図１０に
示した半導体記憶装置の製造方法を説明する。図１１お
よび図１２は、図１０に示した半導体記憶装置の製造方
法を説明するための断面模式図である。

【００６６】まず、図３〜図６に示した工程と同様の工
程を実施する。その後、図１１に示すように、ｐ型ポリ
シリコン膜２２およびキャパシタ下部電極１１上に誘電
体膜１３を形成する。誘電体膜１３上に上部導電性膜と
してのｎ型ポリシリコン膜２４を形成する。

【００６７】次に、フォトリソグラフィ技術を用いて、
ｎ型ポリシリコン膜２４上にパターンを有するレジスト
膜２５（図１２参照）を形成する。そして、このレジス
ト膜２５をマスクとして異方性エッチングによりｎ型ポ
リシリコン膜２４、誘電体膜１３およびｐ型ポリシリコ
ン膜２２を部分的に除去する。この結果、ｎ型ポリシリ
コン膜２４からなるキャパシタ上部電極１４（図１２参
照）、誘電体膜１３（図１２参照）および下部プレート
電極１２（図１２参照）を形成する。このようにして、
図１２に示したような構造を得る。

【００６８】その後、レジスト膜２５を除去する。そし
て、通常の方法を用いて層間絶縁膜１５（図１０参
照）、ビアホール１６（図１０参照）、ビアホール１６
内部を充填するプラグ１７（図１０参照）およびアルミ
ニウム配線１８（図１０参照）を形成することにより、
図１０に示したような半導体記憶装置を得ることができ
る。

【００６９】ここで、本発明による半導体記憶装置の実
施の形態１の製造方法においては、図７に示した工程と
図８に示した工程において、それぞれ下部プレート電極
１２とキャパシタ上部電極１４とを形成するために２回
のフォトリソグラフィ工程が必要であった。しかし、図
１１および図１２に示した半導体記憶装置の製造方法に
おいては、下部プレート電極１２とキャパシタ上部電極
１４とを、１回のフォトリソグラフィ工程を利用して形
成することができる。この結果、マスク合わせ回数およ
び準備すべきマスクの数を削減することができる。

【００７０】（実施の形態３）図１３は本発明による半
導体記憶装置の実施の形態３を示す断面模式図である。
図１３を参照して本発明による半導体記憶装置の実施の
形態３を説明する。

【００７１】図１３に示すように、半導体記憶装置１は
基本的には図１に示した半導体記憶装置と同様の構造を
備えるが、キャパシタの構造が異なる。すなわち、図１
に示した半導体記憶装置は、層間絶縁膜１５に形成した
開口部１１の内部にキャパシタ下部電極１１を形成した
いわゆるコーンケイブ（concave）型のキャパシタを備
えていた。一方、図１３に示した半導体記憶装置のキャ
パシタはいわゆるスタック型のキャパシタである。以
下、具体的に説明する。

【００７２】図１３に示すように、層間絶縁膜５より半
導体基板２側（層間絶縁膜５より下層側）の構造は基本
的に図１に示した半導体記憶装置と同様である。そし
て、層間絶縁膜５に形成されたコンタクトホール６の内
部から層間絶縁膜５の上部表面上にまで延在するように
ｎ型ポリシリコンからなるキャパシタ下部電極１１が形
成されている。層間絶縁膜５の上部表面上において、隣
接するキャパシタ下部電極１１の間の領域およびキャパ
シタ下部電極１１の周囲にｐ型ポリシリコン膜からなる
下部プレート電極１２が配置されている。キャパシタ下
部電極１１と下部プレート電極１２とは後述する製造方
法から明らかなように同一レイアによって構成されてい
る。

【００７３】キャパシタ下部電極１１および下部プレー
ト電極１２上には窒化膜からなる誘電体膜１３が形成さ
れている。誘電体膜１３上にはｎ型ポリシリコン膜から
なるキャパシタ上部電極１４が形成されている。下部プ
レート電極１２の端部３１は、キャパシタ上部電極１４
の端部３２よりも外側へと延在するように配置されてい
る。

【００７４】キャパシタ上部電極１４上には層間絶縁膜
１５が形成されている。層間絶縁膜１５においては、キ
ャパシタ上部電極１４の端部３２上に位置する領域にビ
アホール１６ａが形成されている。また、下部プレート
電極１２の端部３１上に位置する領域においては、層間
絶縁膜１５および誘電体膜１３の一部を除去することに
よりビアホール１６ｂが形成されている。ビアホール
ａ、１６ｂの内部はプラグ１７ａ、１７ｂにより充填さ
れている。プラグ１７ａ、１７ｂ上においては、層間絶
縁膜１５の上部表面上にアルミニウム配線１８ａ、１８
ｂが形成されている。

【００７５】このような構造の半導体記憶装置において
も、キャパシタ下部電極１１を下部プレート電極１２に
よって電気的に分離することができるので、図１に示し
た半導体記憶装置と同様の効果を得ることができる。

【００７６】また、キャパシタ下部電極１１の間には電
極分離膜としての下部プレート電極１２が存在する状態
となっているので、２つのキャパシタ下部電極１１を分
離するためにキャパシタ下部電極１１間から、キャパシ
タ下部電極１１を構成するｎ型ポリシリコン膜と同一レ
イヤの膜をエッチングなどで除去している従来の半導体
装置のように、キャパシタ下部電極１１の間に凹部が形
成されることはない。このため、キャパシタ下部電極１
１上に形成される誘電体膜１３やキャパシタ上部電極１
４、さらには層間絶縁膜１５などの上部表面の形状を比
較的平坦にすることができる。このため、キャパシタ下
部電極１１上に積層するように配置される配線などを層
間絶縁膜１５上に形成する際、層間絶縁膜１５の上部表
面の形状に起因して配線などが断線することを防止でき
る。

【００７７】図１４〜図１７は、図１３に示した半導体
記憶装置の製造方法を説明するための断面模式図であ
る。図１４〜図１７を参照して図１３に示した半導体記
憶装置の製造方法を説明する。

【００７８】まず、本発明による半導体記憶装置の実施
の形態１の製造方法と同様の方法を用いて、半導体基板
２（図１４参照）の主表面上に分離絶縁膜３（図１４参
照）を形成する。分離絶縁膜３に囲まれた素子形成領域
において、半導体基板２の主表面にｎ^-型拡散領域４
（図１４参照）を形成する。また、半導体基板２の主表
面上にメモリセルを構成する電界効果トランジスタ（図
示せず）を形成する。半導体基板２の主表面上に層間絶
縁膜５（図１４参照）を形成する。層間絶縁膜５の上部
表面上に、フォトリソグラフィ技術を用いてパターンを
有するレジスト膜（図示せず）を形成する。このレジス
ト膜をマスクとして用いて、異方性エッチングにより層
間絶縁膜５を部分的に除去する。その後レジスト膜を除
去する。このようにして、層間絶縁膜５にコンタクトホ
ール６（図１４参照）を形成する。そして、このコンタ
クトホール６の内部から層間絶縁膜５の上部表面上にま
で延在するようにｎ型ポリシリコン膜１９（図１４参
照）を形成する。このようにして、図１４に示すような
構造を得る。

【００７９】次に、ｎ型ポリシリコン膜１９（図１４参
照）の上部表面上にフォトリソグラフィ法を用いてパタ
ーンを有するレジスト膜２６（図１５参照）を形成す
る。レジスト膜２６は、キャパシタ下部電極１１（図１
５参照）となるべきｎ型ポリシリコン膜１９の部分上に
配置されている。そして、このレジスト膜２６をマスク
として用いて、ｎ型ポリシリコン膜１９に矢印２１（図
１５参照）に示すようにボロンを注入する。このように
ボロンが注入されたｎ型ポリシリコン膜１９の領域はｐ
型ポリシリコン膜２２（図１５参照）へと変化する。ま
た、レジスト膜２６下に位置するｎ型ポリシリコン膜１
９はキャパシタ下部電極１１（図１５参照）として分離
される。この結果、図１５に示した構造を得る。その
後、レジスト膜２６を除去する。

【００８０】次に、ｎ型ポリシリコン膜からなるキャパ
シタ下部電極１１とｐ型ポリシリコン膜２２との上部表
面上に、フォトリソグラフィ技術を用いてレジスト膜２
７（図１６参照）を形成する。レジスト膜２７は、メモ
リセル部上に位置するように形成される。そして、この
レジスト膜２７をマスクとして用いて、ｐ型ポリシリコ
ン膜２２を部分的にエッチングにより除去する。このよ
うにして、図１６に示すように、キャパシタ下部電極１
１の周囲に配置された下部プレート電極１２を得る。

【００８１】次に、図１７に示すように、キャパシタ下
部電極１１および下部プレート電極１２上から層間絶縁
膜５の上部表面上にまで延在するように誘電体膜１３を
形成する。誘電体膜１３上にｎ型ポリシリコン膜２４を
形成する。ｎ型ポリシリコン膜２４は、キャパシタ上部
電極を構成するものである。

【００８２】次に、ｎ型ポリシリコン膜２４上にフォト
リソグラフィ技術を用いてパターンを有するレジスト膜
（図示せず）を形成する。このレジスト膜を用いてｎ型
ポリシリコン膜２４を部分的に除去することにより、キ
ャパシタ上部電極１４（図１３参照）を形成する。その
後、本発明による半導体記憶装置の実施の形態１の製造
方法と同様に、ビアホール１６ａ、１６ｂを有する層間
絶縁膜１５、ビアホール１６ａ、１６ｂの内部を充電す
るプラグ１７ａ、１７ｂ、プラグ１７ａ、１７ｂに電気
的に接続されたアルミニウム配線１８ａ、１８ｂを形成
する。このようにして、図１３に示した半導体記憶装置
を得ることができる。

【００８３】（実施の形態４）図１８は、本発明による
半導体記憶装置の実施の形態４を示す断面模式図であ
る。図１８を参照して、本発明による半導体記憶装置の
実施の形態４を説明する。

【００８４】図１８に示すように、半導体記憶装置１は
基本的には図１３に示した半導体記憶装置と同様の構造
を備えるが、キャパシタ上部電極１４および下部プレー
ト電極１２に電位を与える部分の構造が異なる。すなわ
ち、図１８に示した半導体記憶装置１においては、キャ
パシタ上部電極１４および下部プレート電極１２へと電
位を与えるためのビアホール１６、プラグ１７およびア
ルミニウム配線１８の構造は図１０に示した半導体記憶
装置における当該部分の構造と同様になっている。この
場合、図１３に示した半導体記憶装置１と同様の効果を
得られると共に、図１０に示した半導体記憶装置と同様
の効果を得ることができる。つまり、後述する製造方法
において示すように、キャパシタ上部電極と下部プレー
ト電極１２とを１回の写真製版加工工程を利用して連続
して形成することができる。

【００８５】図１９および図２０は、図１８に示した半
導体記憶装置の製造方法を説明するための断面模式図で
ある。図１９および図２０を参照して、図１８に示した
半導体記憶装置の製造方法を説明する。

【００８６】まず、図１４および図１５に示した工程を
実施する。その後、ｐ型ポリシリコン膜２２とキャパシ
タ下部電極１１との上部表面上に誘電体膜１３（図１９
参照）を形成する。さらに、誘電体膜１３上にｎ型ポリ
シリコン膜２４（図１９参照）を形成する。この結果、
図１９に示すような構造を得る。

【００８７】次に、フォトリソグラフィ技術を用いて、
ｎ型ポリシリコン膜２４上にメモリセル部を覆うような
パターンを有するレジスト膜２８（図２０参照）を形成
する。このレジスト膜２８をマスクとして用いて、ｎ型
ポリシリコン膜２４、誘電体膜１３およびｐ型ポリシリ
コン膜２２を部分的に除去する。この結果、図２０に示
すような構造を得る。

【００８８】その後、レジスト膜２８を除去する。そし
て、本発明による半導体記憶装置の実施の形態２の製造
方法と同様に、層間絶縁膜１５をキャパシタ上部電極１
４上に形成する。そして、層間絶縁膜１５、キャパシタ
上部電極１４、誘電体膜１３および下部プレート電極１
２を部分的に除去することによりビアホール１６（図１
８参照）を形成する。ビアホール１６の内部を充填する
ようにプラグ１７を形成する。プラグ１７上にアルミニ
ウム配線１８（図１８参照）を形成する。このようにし
て、図１８に示す半導体記憶装置を得ることができる。

【００８９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００９０】

【発明の効果】このように、本発明によれば、２つのキ
ャパシタ電極を、キャパシタ電極に含まれる導電性不純
物の導電型とは異なる導電型の導電性不純物を含む電極
分離膜により電気的に分離するので、従来のようにエッ
チング工程を行う必要が無い。このため、キャパシタ電
極間において短絡が発生する確率を低減できる。

【図面の簡単な説明】

【図１】 本発明による半導体記憶装置の実施の形態１
を示す断面模式図である。

【図２】 図１に示した半導体記憶装置における下部プ
レート電極の平面形状を説明するための平面模式図であ
る。

【図３】 図１に示した半導体記憶装置の製造方法の第
１工程を説明するための断面模式図である。

【図４】 図１に示した半導体記憶装置の製造方法の第
２工程を説明するための断面模式図である。

【図５】 図１に示した半導体記憶装置の製造方法の第
３工程を説明するための断面模式図である。

【図６】 図１に示した半導体記憶装置の製造方法の第
４工程を説明するための断面模式図である。

【図７】 図１に示した半導体記憶装置の製造方法の第
５工程を説明するための断面模式図である。

【図８】 図１に示した半導体記憶装置の製造方法の第
６工程を説明するための断面模式図である。

【図９】 本発明による半導体記憶装置の効果を説明す
るための断面模式図である。

【図１０】 本発明による半導体記憶装置の実施の形態
２を示す断面模式図である。

【図１１】 図１０に示した半導体記憶装置の製造方法
の第１工程を説明するための断面模式図である。

【図１２】 図１０に示した半導体記憶装置の製造方法
の第２工程を説明するための断面模式図である。

【図１３】 本発明による半導体記憶装置の実施の形態
３を示す断面模式図である。

【図１４】 図１３に示した半導体記憶装置の製造方法
の第１工程を説明するための断面模式図である。

【図１５】 図１３に示した半導体記憶装置の製造方法
の第２工程を説明するための断面模式図である。

【図１６】 図１３に示した半導体記憶装置の製造方法
の第３工程を説明するための断面模式図である。

【図１７】 図１３に示した半導体記憶装置の製造方法
の第４工程を説明するための断面模式図である。

【図１８】 本発明による半導体記憶装置の実施の形態
４を示す断面模式図である。

【図１９】 図１８に示した半導体記憶装置の製造方法
の第１工程を説明するための断面模式図である。

【図２０】 図１８に示した半導体記憶装置の製造方法
の第２工程を説明するための断面模式図である。

【図２１】 従来の半導体装置を示す断面模式図であ
る。

【図２２】 従来の半導体装置における問題点を説明す
るための断面模式図である。

【図２３】 従来の半導体装置における問題点を説明す
るための他の断面模式図である。

【符号の説明】

１ 半導体記憶装置、２ 半導体基板、３ 分離絶縁
膜、４ ｎ^-型拡散領域、５，１５ 層間絶縁膜、６
コンタクトホール、７，１７，１７ａ，１７ｂプラグ、
８ 窒化膜、９ 酸化膜、１０ 開口部、１１ キャパ
シタ下部電極、１２ 下部プレート電極、１３ 誘電体
膜、１４ キャパシタ下部電極、１６，１６ａ，１６ｂ
ビアホール、１８，１８ａ，１８ｂ アルミニウム配
線、１９，２４ ｎ型ポリシリコン膜、２０，２５〜２
８ レジスト膜、２１ 矢印、２２ｐ型ポリシリコン
膜、２３ 異物、２９，３０，３３ 上部表面、３１，
３２端部、３４〜３６ 端面。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 互いに距離を隔てて形成され、第１導電
   型の導電性不純物を含む２つのキャパシタ電極と、 前記２つのキャパシタ電極の間に位置し、前記２つのキ
   ャパシタ電極と同一レイヤによって構成されるととも
   に、前記第１導電型とは異なる導電型である第２導電型
   の導電性不純物を含む電極分離膜とを備える、半導体装
   置。
2. 【請求項２】 前記電極分離膜の電位を決定する電位決
   定手段を備える、請求項１に記載の半導体装置。
3. 【請求項３】 前記２つのキャパシタ電極上にそれぞれ
   誘電体膜を介して配置されたキャパシタ上部電極をさら
   に備え、 前記キャパシタ上部電極と前記電極分離膜とは電気的に
   接続されている、請求項１または２に記載の半導体装
   置。
4. 【請求項４】 前記キャパシタ電極を含むキャパシタは
   コーンケーブ型のキャパシタである、請求項１〜３のい
   ずれか１項に記載の半導体装置。
5. 【請求項５】 前記キャパシタ電極を含むキャパシタは
   スタック型のキャパシタである、請求項１〜３のいずれ
   か１項に記載の半導体装置。
6. 【請求項６】 第１導電型の導電性不純物が導入された
   半導体を含む導電性膜を形成する工程と、 前記導電性膜において、互いに距離を隔てて配置された
   ２つのキャパシタ電極となるべき領域以外の領域に、第
   １導電型とは異なる導電型である第２導電型の導電性不
   純物を導入することにより、電気的に分離された前記２
   つのキャパシタ電極を形成するとともに前記第２導電型
   の導電性不純物を含む電極分離膜を形成する工程とを備
   える、半導体装置の製造方法。
7. 【請求項７】 前記導電性膜上に誘電体膜を形成する工
   程と、 前記誘電体膜上にキャパシタ上部電極となるべき上部導
   電性膜を形成する工程と、 前記上部導電性膜上にパターンを有するレジスト膜を形
   成する工程と、 前記レジスト膜をマスクとして、前記導電性膜と前記誘
   電体膜と前記上部導電性膜とをエッチングにより部分的
   に除去する工程とを備える、請求項６に記載の半導体装
   置の製造方法。