TW557550B - Semiconductor device - Google Patents

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557550 五、發明說明（1) [發明領域] 的ϊί:Μ於半導體裝置’尤為特定的是關於具有電容 [背景技術] 習知 體妒 σ ’DRAM(Dynamic Random Access Memory)等的半導 式n為所知。圖21為顯示習知半導體裝置的剖面模 荷用、圓I1顯不於作為習知半導體裝置的DRAM中，蓄積電 ^。的電容部分的剖面。參照圖21，說明習知半導體裝 1 ο!如圖i Y斤示、’作為習知半導體裝置的半導體記憶裝置 (未圖二形成於半導體基板102的主表面上的場效電晶體 電容曰所^堪!、及電性連接該場效電晶體的源極/汲極區域的 效電曰ί成。+導體基板m的主表面包括：形成上述場 此等；曰1電容的記憶單元區域；及配置有控制對形成於 。己t早兀區域的元件的輸出入用的電路等 導體基板102的主表面上形成隔離絕緣膜1〇3用 動70件區域。隔離絕緣膜103間的主動元件區域 該『创、體基板102的主表面上形成η_型擴散區域1〇4。 電ϋ极政區域1 〇4形成與各場效電晶體的源極/汲極區域 ^性連接的狀態。 & 絕反η2的主表面上，形成層間絕緣膜105。層間 106桩網，位於n型擴散區域1〇4上的區域形成接觸孔 用以。Λ⑽的内部配置有η型多晶石夕組成的栓塞1〇7， 充真忒接觸孔106。層間絕緣膜1〇5上形成氮化膜

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Λ化膜1〇8上形成氧化膜109。在位於栓塞107上的區 二t ~错由局部除去部分氧化膜1〇9及氮化膜108，形成配 置電容的開口部丨丨0。 開。卩110的底壁面上及側壁面上形成電容下部電極 111 ° 堂，=下"卩電極lu上形成氮化膜組成的介電質膜113。介 電負膜113上形成電容上部電極114。電容上部電極114上 形成層間絕緣膜115。層間絕緣膜115中，位於電容上 J1J4的端部上的區域形成通孔116。通孔ιΐ6的内部配置 有導電性材料構成的栓塞117。位於栓塞117上的區域，形 成於層間絕緣膜11 5的上部表面上的鋁配線! J 8形成為延伸 f。鋁配線11 8與栓塞U 7電性連接。於是，栓塞117與電 谷上部電極11 4電性連接。由電容下部電極丨丨丨、介電質膜 113及電容上部電極ι14構成記憶單元的電容。又，各電容 分別為記憶1位元資訊者，因而，電容下部電極丨丨丨有必 相互電性絕緣。 但是，上述習知半導體裝置中，還存在如下的問題 言之，在製造圖21所示半導體裝置的製造步驟中，如下戶^ 述’會有鄰接之電容下部電極1 1 1彼此短路的不良情、兄 以下，簡單說明習知半導體裝置之製造步驟的 /雷 極的製造步驟。 丨电 首先，採用一般的手法於半導體基板102的主表面上 成場效電晶體後，形成層間絕緣膜105、充填於接觸孔^ 中的栓塞107、氮化膜108及氧化膜1〇9。接著，藉由部八

C:\2D-CODE\91-12\91121129.ptd 第6頁 五、發明說明（3) ，刻等除去氧化膜109及氮化膜108形成開口部11〇。 ，丄=開口部1 10的内部向氧化膜i 〇9的上部表面上延伸狀 形成應由電容下部電極丨丨丨組成的摻雜多晶矽膜（未圖 Γ曰。：膜是’Λ由姓刻等除去位於氧化膜109上的部分摻雜 11 f曰。夕Μ。其、纟σ果，可形成相互隔離的電容下部電極 但：’々口圖22所示，上述摻雜多晶矽膜的蝕刻 ，有起因於異物等的存在，所應欲除去的摻雜、曰 分’於局部蝕刻後仍殘留（殘留電性連接所鄰接曰曰的電、 的短路部13。)的情況“二接的電 =的電容下部電極⑴a、⑴㈣ ：：果： 為說明習知丰墓駚继班u ^ 在此’圖2 2 又，的問題點用的剖面模式圖。 在幵7成如上述的短路部i 3 〇的情 + 步驟中的晶圓測試可較A六屆 由於精由製造 130，因巾，含有Λ車易地檢測出如此的短路部 的記憶單元可與預先準備 f i 、lllb 是，由於此種作業會造=:;;:=行因置換。但 果會成為半導體裝置的製造成本的增：因而，其結 六此:卜，上述摻雜多晶矽膜的蝕刻步驟中 ，所示，也有於1^ =離的情況，在後步驟中，如 物123的情況。如此考$ °^ 1Ula、lllb間黏著微小異 極ma、⑴b不會此成'者Λ物123的情況’由於電容下部電 測試而有未檢測出的狀態’因此，藉由晶圓 的清况。但是，如此之異物123的存 五 發明說明（4) 在，由於成立、生 半導體裝置封=戶::?微短路的原因’其結果，成為在將 為說明習知半‘髀ί製品後造成不良品的原因。又，圖23 如此，蝕列X & ^置的問題點用的其他剖面模式圖。 政9 t日 X 艮或異物等引起的電容下邱雷；1¾ 1 題的原半導體襄置的良率下降或製造成本4加“ 置中，強降低製造成本的大課題的半導體裝 間的短路的產生f止如上述的電容下部電極等的電容電極 [發明概要] 本發明之目的在於 ^ 生的半導體裝置4製種可抑制電容電極之短路產 士發明第1態樣的半 形成間隔距離，且冬古楚，道二秸“固電今電極，相互 隔離膜，位於2個電容有電第』= 的導電性雜質。 开扪导电尘的第2導電型 型個電容電極間，藉由將第2導電 無需進行㈣等電個極：同層所構成的部分， I精由崎餘等可防止電容電極間的短路：問離題。:產 2 ?而δ ’例如’ +導體裝置為DRAM裝置等的 憶裝置’作為第!導電型的導電性雜質考慮電容電極導内體：

五、發明說明（5) m的11型導電性雜質的情況。此時，位於2個電容雷托 的p型導電性雜質於是為第/:!，導電性雜質的蝴等 如設定為〜。於是， 於電極隔離膜。若如此構成的二如的電位 此外，習ΛΛΛ，/電性隔離2個電容電極。 驟中，若產生因if 在隔離電容電極用的韻刻步 路，則欲將該的蝕刻不良引起的電容電極間的短 一方面太^旦產生部分回復到正常狀態極為困難。另 方面，本發明之半導體裝置中，在將 難^另 H質；if極隔離膜之際，即使電極隔離膜中產生未電導 驟中加上加熱半導體裝置的加熱處理電 不良部分2 導入導電性雜質的部分向上述 電性雜“1電=膜Γΐ:之二導體措裝置中’在將導 ^ ^ ^ 膜之步驟（例如，植入步驟）中如# 產生導入不良部(未導入導電性雜質的部分），二:：ϊ =行熱處理？可消除導入不良部。其結果於 導體裝置中之電谷電極的短路問題的產生機率。 - 根據上述第i態樣的半導體裝置中，2個電容 隔離膜，也可Μ個半導體膜中藉由導入第 性雜質及第2導電型的導電性雜質來形成。 t的導電 根據上述第1態樣的半導體裝置，也可備有決定電極隔 557550

離膜的電位的電位決定機構。 f情況’由於可任意改變電極隔離膜的電位，因而，於 j容電極中適合所設定的電位，使電流未流入電容電極與 二極隔離膜間的接面部（pn接面部），即可決定電極隔離膜 =電位。據此，可藉由電極隔離膜電性隔離2個電容電極 膜等的 極隔離 的上部 襯底膜 襯底膜 話，即 電極隔 結果， 上述 極也可 上部表 ’若將本發明適用於分別配置電容電極於層間絕緣 襯底膜所形成的多個開口部内部的凹型電容，則電 =於襯底膜成為配置於位於上述開口部間的襯底膜 表面上。於是，該電極隔離膜最好可形成為延伸至 之開J部内部為止狀（電容電極的上部表面位於較 2部ί面足夠的距離以下的位置）。如此構成的 二=邛的上部側黏貼有異物，由於該異物黏著於 =膜上’仍可防止異物直接黏著於電容電極上。其 :二止接起因於異物存在的電容電極間的短路。 且右之半導體裝置中，構成凹型電容的電容電 面上。卩表面，電極隔離膜也可延伸至電容電極的 此外 若將本發日月；1¾ 成為配置有電極隔離膜狀：疊型電容’土於電容電極間 電極，利用蝕刻等從^狀態’目而，如為隔離2個電容 容電極的膜相同層的各電極間除去導電體膜（與構成電 間未形成凹部。因此，、的習知半導體裝置’ &電容電極 電容上部電極、及> σ將電容電極上形成的介電質膜或 及層間絕緣膜等的上部表面形狀較為平坦

557550 發明說明（7) ⑴。因此，於如積層於電容電極上形成所配置的配線等之 際’ 7防止起因於上述層間絕緣膜的上部表面形狀造成的 配線等的斷線（可防止起因於上述凹部的存在造成的配線 等斷線問題的產生）。 [發明之較佳實施形態] 、以下’參照圖式說明本發明之實施形態。又，以下之圖 $中對於相同或相當的部分賦予相同的元件編號，而不重 複該說明。 (實施形態1 ) 參照_圖1 ’說明本發明之半導體記憶裝置的實施形態1。 u斤示之半導體裳置係為DRAM(Dynami c Random Access ，顯示蓄積電荷用的電容部分的剖面。 如圖所不’作為本發明之半導體裝置的半導體記憶裝 f去isi係由形成於半導體基板2的主表面上的場效電晶體 沾夕°不）、及電性連接於該場效電晶體的源極/汲極區域 所構成。半導體基板2的主表面，係由形成上 ::等々：！與電容的記憶單元區域、及配置有控制形成 憶早兀區域的元件的輸出入的電路等周邊電路區 ㉝所構成。 半導體基板2的主砉& ^ Λ、朝，七士細- μ表面上形成圍住主動兀件區域的隔離 ^ 9緣膜3。隔離絕緣膜3間的主動元件區域中，其半導體基 ^各主/Λ上曰形Λ『型擴散區域4。該『型擴散區域4分 、合％ Α電θ9體的源極/汲極區域電性連接。 半導體基板2的主表而μ ^ ^ m - 王表面上，形成層間絕緣膜5。層間絕緣

557550 五、發明說明⑻ ' 膜5中，位於ΓΤ型擴散區域4上的區域形成接觸孔6。接觸 孔6的内部配置有n型多晶矽組成的栓塞7 ,用以充填該接 觸孔6。層間絕緣膜5上形成氮化膜8。氮化膜8上形成氧化 。在位於栓塞7上的區域中，藉由局部除去氧化膜9及 氮化膜8的一部分，形成配置電容的開口部丨〇。 、 ☆開口部1 0的底壁面上及側壁面上形成作為電容電極的電 =了部電極11。電容下部電極η的上部表面3〇，係形成於 二氧化膜9的上部表面29低的位置（近半導體基板2的位 =)。於是，在連接電容下部電極丨丨的上部表面3〇的同 日、，從開口部1 〇的側壁上部延伸至氧化膜9的上部表面29 1止形成作為電極隔離膜的下部板電極丨2。電容下部電極 _與下部板電極1 2雖由相同層所構成，但各自的導電型不 同也就疋說，電容下部電極11係由摻雜作為第丨導電型 的導電性雜質的磷的η型多晶矽膜所構成。另一方面， 部板電極12如後述之製造方法所顯示’為藉由植入作為第 電型的導電性雜質的硼而形成為ρ型的多晶矽膜。其釺 、1的=述’電容下部電極11與下部板電極12可為電性;: 電容下部電極11、下部板電極12及氧化膜9上形成氮化 膜組成的介電質膜i 3。彳電質膜13上形成電容上部 1 端4二的端部32係配置於較下部板電極12的 4。卩31後退的位置（下部板電極12的端部31成為 部電極14的端部32還要向外側延伸的狀態）。由 電極11、彳電質膜13及電容上部電極“構成所謂的凹。

557550 五、發明說明（9) (concave)型電容 〇 電容上部電極1 4及介電質膜】3上形成層間絕緣膜〗5。層 間絕緣膜15中，位於電容上部電極14的端部32上的區域形 成通孔1 6 a。此外，位於下部板電極丨2的端部3丨的區域 中，藉由部分除去層間絕緣膜〗5及介電質膜〗3而形成通孔 16b。通孔16a、16b的内部配置有導電性材料構成的栓塞 17a 、 17b 。 位於栓塞17a、17b上的區域，形成於層間絕緣膜15的上 部表面上的鋁配線l8a、18b形成為延伸狀。鋁配線丨^、 18b分別與栓塞17a、17b電性連接。此外，栓塞na的下 表面與電容上部電極14的上部表面接觸（栓塞17a盥 部電極u電性連接）。於是，栓塞17b的下部表面與下 電極12的表面接觸（栓塞17b與下部板電極12電性 ’銘配線18b、栓塞17b構成決定下部板 電 位的電位決定機構。 ^的1： 下部板電極1 2係由與上述電容下部電極i J相同 ί部形成為延伸於開口部10的周心氧二 接著，簡單說明圖1所示半導體記憶 電容下部電極η蓄積電荷可記憶資訊。例如積=用的 壓為2.0V的情況’於電容下部電極u蓄積"H"吏電源電 電容下部電極1 1的電位係設定為2 〇 V。 一 、之際， 下部電極11蓄積T資料之際，電容下部電一極二電？係容 C:\2D-C0DE\9M2\91121129.ptd 第13頁 557550 五、發明說明（ίο) 設定為0V。於是，此時若介由鋁配線18b及栓塞17b將下部 板電極1 2的電位設定為-1 · 0 V，則可將鄰接之電容下部電 極11彼此形成為電性隔離的狀態。 此外，由於形成作為電位決定機構的栓塞丨7b、鋁配線 18b，因而，使適合於如上述的電容下部電極丨丨所設定的 電位，以使電流不流過電容下部電極u與下部板電極12的 接面部，可決定下部板電極1 2的電位。據此，藉由作為電 極隔離膜的下部板電極12可電性隔離2個電容下部電極" 之間。 接著，參照圖3〜圖8說明圖1所示的半導體記憶裝置的 製造方法。 首先，於半導體基板2 (參照圖3 )的主表面上使用一般的 方法形成隔離絕緣膜3(參照圖3)及『型擴散區域4(參照圖 3_)。又，於半導體基板2的主表面上形成場效電晶體（未圖 不）。於是，於該隔離絕緣膜3、n-型擴散區域4及場效電 晶體上形成層間絕緣膜5(參照圖3)。然後，使用光微影法 等，於位於rr型擴散區域4的區域中，於層間絕緣膜5上形 成接觸孔參照圖3)。接觸孔6的内部充填有n型多晶矽組 成的栓塞7(參照圖3)。該栓塞7係為電性連接 域4與電容下部電極U(參照圖n者。 ㈣ 於疋，於層間絕緣膜5的上部表面上形成氮化膜8 (參照 圖3)。氮化膜8的厚度可為如50nm(5〇〇A)。氮化膜8上形 成氧化膜9(參照圖3)。氧化膜9的厚度可為如15〇〇· (1 5 0 〇 〇 A )。如此，即可獲得圖3所示構造。

557550 五、發明說明（11) 接著，於氧化膜9的上部表面 (未圖示）。將該光阻臈作為 ^具有®案的光阻膜 9及氮化膜8，形&開口部10(尤/昭局巧由㈣除去氧化膜 膜。如此，即可獲得圖4所示構ς'。·。隨後，除去光阻 接著，如圖5所示，呈你„ 口 1 λ 的上部表面上狀，形成/二口為= 的磷的n型多晶矽膜丨9 ·'、 電里的導電性雜質 ο , ^ „20 0 ^ ^^° 20的上部表面33的位置較氣化Mq /使a成光阻的光阻膜 下狀，來形成光^ 膜9的上部表面29的位置以 示如Γ/W第Tk型/晶石夕膜19(參照圖5)，如箭所 :直：的導:Λ使用一般的離子植入步驟。藉== 方® "L a夕日日矽膜19的局部則成為ρ型多晶矽膜22。另 部10内部的η型多晶石夕膜19的局部，因 不:行作用，即使於上述侧植入步驟中也 I成為不植入蝴的狀態。於是’η型多晶石夕膜19的剩餘部 /刀位於開口部1 0内部的部分）成為電容下部電極1 1。此 外位於4接之電容下部電極i i間的Ρ型多晶石夕膜2 下部板電極12。如此，在作W個半導體膜的多晶石夕膜成 中，藉由改變導入的導電性雜質的導電型，以形成電容下 邛電極11及下部板電極丨2。藉由該下部板電極丨2可電性絕 緣已於上述的鄰接的電容下部電極11。 第15頁 \\A312\2d-code\91-12\91121129.ptd 557550 五、發明說明（12) 若為如此構成，無需對於作為導電性膜的n型多晶矽膜 =(參照圖5)實施蝕刻步驟，藉由形成作為電極隔離膜的 板電極12即可電性隔離電容下部電極u。據此，如為 ，離2個電容下部電極丨丨而蝕刻n型多晶矽膜19的情況’藉 由姓刻剩餘的產生可防止2個電容下部電極丨丨短路。

此外，於如圖2 1所示習知半導體記憶裝置中，若離 =下部電極111用的蝕刻步驟等中產生因偶爾檢查不良 仏成的電容下部電極U1間的短路，要將該短路產I 常狀態相當困難。另一方面，本發明之半導體記 隐，置中，在將作為第2導電型的導電性雜質㈣，導入η ，夕晶石夕膜19中用以成為電極隔離膜的部分，以形成口型 二晶矽膜22之際，考慮會有產生ρ型多晶矽膜22中部分未 不ί部分的情況。該情況，若接續作為導入硼的 ν驟的植入步驟，如進行加熱半導體記憶裝置的熱處理， Ρ可從Ρ型多晶矽膜22中被導入硼的部分使硼向上述不 擴散。簡言之，本發明之半導體記憶裝置中，即使於 形成Ρ型多晶石夕膜22用的硼的植入步驟中產生導人不良部、 (未導入硼的部分）’仍可於後步驟中藉由進行熱處理等來 j:導入不良部。其結*，可減低半導體記憶裝置中電容 下α卩電極1 1的短路的問題的產生機率。 接著，除去位於開口部10内部的光阻膜20。於是， 於Ρ型多晶石夕膜22及開口部10内部的電容下部電極η上使位 用光微影技術形成具有圖案的光阻膜（未圖示）。將該 膜作為光罩’ #由#刻除去ρ型多晶石夕膜22中位於周邊電 \\A312\2d-code\9M2\91121129.ptd 第16頁 557550 五、發明說明（13) 路區域部分的局部。隨I，除去光阻膜。如此，形成配置 為圍住形成電容下部電極Π的開口部10的周圍狀的下部板 電極1參照圖^7)。其結果，可獲得圓7所示構造。 接者，於電容下部電極u、下部板電極12及氧化膜9上 沉積介電質膜13(參照圖8)。作為介電質膜13可使用氮化 =。該組成介電質臈的介電質膜13上，沉積組成電容上部 ②f的n型夕曰日石夕膜（未圖示）。該η型多晶矽膜上使用光微 :技術形成具有覆蓋用以形成電容上部電極區域的圖案的 光阻膜（未圖示）。將該光阻臈作為 :膜。隨後，除去光阻膜。其結果，可獲得圖8所^日日 ’使用普通的製造方法，形成通孔16a、16b，充填 Ϊ西部的检塞17a、1?b，及連接栓塞1mb =配線18a、18b。#此，可獲得圖1所示半導體記憶裝 板2在:著Λ:二示’考慮形成下部板電極12的半導體基 位Λ 的情況。在異物23黏著於位於開口部1。 “口 板電極，情況，電容下部電極11係位於 置係带成於> °又，電谷下部電極11的上部表面3 0的位 12形成為延：於Ϊ的上部表面29的位置以下(下部板電極 電容的内部狀）°據此，異物23不與 之電容；部電二而’可防止因該異物23造成鄰接 电合下邛電極11彼此的短路的不良產生。 卜仗下口 (Μ反電極1 2的上部表面至電容下部電極i i的 tm 第17頁 C:\2D-CODE\9M2\9H2H29.ptd 557550

入：二：30的距離D，藉由如圖6所示的硼的植入能量及植 里了谷易進行改變。因此，只要將!）設定為適宜的大 ::即可確實避免因異物23造成的電容下部電極u間的短 (實施形態2 ) 參=圖10，說明本發明之半導體記憶裝置的實施形態 2。圖1 0對應於圖1。 如圖^0所示，作為本發明之半導體裝置的半導體記憶裝 】1，基本上具備與則所示半導體記憶裝置相同的構造， 4在供給電位於電容上部電極14及下部板電極12部分的構 每不同。也就是說，圖10所示半導體記憶裝置i中，延伸 於氧化膜9上的下部板電極12、介電質膜13及電容上部電 極14的各端面34〜36成為集中於大致相同的平面上的狀 此外，藉由局部除去層間絕緣膜丨5、電容上部電極1 4、 介電質膜13及下部板電極12以形成通孔16。通孔16的内部 充填有導電性材料組成的栓塞17。於層間絕緣膜15的上部 表面上形成鋁配線18，用以電性連接該栓塞17。通孔16的 ，壁成為曝露出電容上部電極14及下部板電極12表面的狀 悲。因而:栓塞17成為與電容上部電極14及下部板電極12 接，的狀態。據此，介由栓塞丨7可從鋁配線丨8將電位供給 電谷上部電極1 4及下部板電極丨2。簡言之，電容上部電極 1 4及下部板電極1 2成為電性連接的狀態。 如此構成後’也可獲得與圖1所示半導體記憶裝置相同

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的效果。 此外，可將連接電容上部電極14的配線18，用 位於下部板電極12，可簡略化半導體記憶裝置ι/供^^給電 又，圖10所示半導體記憶裝置中，為了藉由下 7。 12將電容下部電㈣彼此電性隔離，最好可預極 電極12及電容上部電極14的電位分別固定在如板 度。若為如此之構成，與圖1所示半導體記憶裝置相同桎 可藉由下部板電極1 2將電容下部電極丨丨間電性隔離。。， 參照圖1 1及圖1 2，說明圖1 〇所示半導體記憶裝置的製、& 方法。 以 首先，實施與圖3〜圖6所示相同的步驟。隨後，如圖】 所示，於p型多晶矽膜22及電容下部電極丨丨上形成介電質 膜13。介電質膜13上形成作為上部導電性膜的n型 矽 膜24 〇 接著，使用光微影技術，於n型多晶矽膜24上形成具有 圖案的光阻膜2 5 (參照圖1 2 )。於是，將該光阻膜2 5作為光 罩’藉由異向性蝕刻局部除去η型多晶矽膜2 4、介電質膜 13及ρ型多晶矽膜22。其結果，形成η型多晶矽膜24組成的 電容上部電極1 4 (參照圖1 2 )、介電質膜1 3 (參照圖丨2 )及下 部板電極1 2 (參照圖1 2 )。如此，即可獲得圖丨2所示的構 造。 隨後，除去光阻膜25。於是，藉由使用普通的方法，形 成層間絕緣膜1 5 (參照圖1 〇 )、通孔1 6 (參照圖1 〇 )、充填通 孔16内部的栓塞17(參照圖1〇)及鋁配線18(參照圖1〇)，可

557550 五、發明說明（16) 獲得圖1 0所示的半導體記憶裝置。 在此在本發明之半導體記憶裝置的實施形態1的製造 部= 步驟及圖8所示步驟中’為分別形成下 2 ”電谷上部電極1 4，需要有2次的光微影步 Φ : 3\在圖11及圖1 2所示半導體記憶裝置的製造方法 1 — 人光微影步驟即可形成下部板電極1 2與電容上 其、纟ϋ果，可削減光罩對準次數及應準備的光罩 數0 (實施形態3) 參照圖1 3，說明本發明之半導體記憶裝置的實施形態 < η 也：：所不，半導體記憶裝置1，基本上具備與圖1所示 4*導體圯憶裝置相同的構造，僅電容的構造不肖。也就是 說，圖1所示半導體記憶裝置，具備於層間絕緣膜15上形 成的開口部11的内部形成電容下部電極11的所謂凹 (concave)、型電谷。另一方面，如圖所示半導體記憶裝 置的電容為所謂凹型電容。以下，進行具體說明。 如圖13所示，從層間絕緣膜5至半導體基板2側（層間絕 緣膜5的下層側）的構造，基本上與圖1所示半導體記憶裝 置相同。於是，呈從形成於層間絕緣膜5的接觸孔6的〜内部 延伸至層間絕緣膜5的上部表面上狀，形成n型多晶矽膜組 成的電容下部電極11。層間絕緣膜5的上部表面上，於鄰 接之電容下部電極11間的區域及電容下部電極丨丨的周圍， 配置有P型多晶矽膜組成的下部板電極丨2。電容下部電極

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557550 五、發明說明（17) 11與下部板電極1 2，如後述之製造方法中所明示，係由相 同層構成。 電容下部電極11與下部板電極丨2上，形成氮化膜組成的 介電質膜13。介電質膜13上形成多晶矽膜組成的電容 上部電極14。下部板電極丨2的端部31係配置為較電容上部 電極1 4的端部3 2向外側延伸狀。 電容上部電極1 4上形成層間絕緣膜丨5。層間絕緣膜i 5 中，於位於電容上部電極14的端部32上的區域形成有通孔 1 6 a。此外，於位於下部板電極1 2的端部3丨上的區域中， 藉由局部除去層間絕緣膜1 5及介電質膜丨3以形成通孔 16b。通孔16a、16b的内部係由栓塞17&、17b所充填。栓 塞1 7a、1 7b上，於層間絕緣膜丨5的上部表面上形成鋁配線 18a 、 18b 。 如此構造之半導體記憶裝置中，也可藉由下部板電極工2 電性隔離電容下部電極11，從而可獲得與圖丨所示半導體 記憶裝置相同的效果。 此外，由於在電容下部電極丨丨之間成為存在有作為電極 隔離膜的下部板電極12的狀態，因而，為了隔離2個電容 下部電極11從電容下部電i間，如藉由㈣等除去血構 成電容下部電極1 1的11型多晶矽膜相同層的膜的習知半導 體記憶裝置，未於電容下部電極丨i間形成凹部。因而， 將形成於電容下部電極11的介電質膜13及電容上部電極 14、更且、層間絕緣膜15的上部表面的形狀較為；坦化。 因此，於層間絕緣膜15上形成配置為堆疊於電容下部電極

557550 五、發明說明（18) 11上的配線等之際，可防止起因於層間絕緣膜丨5的上部表 面形狀造成的配線等的斷線。 參照圖14〜圖17，說明圖13所示半導體記憶裝置的製造 方法。 1先’使用與本發明之半導體記憶裝置的實施形態1的 • ^方法相同的方法，於半導體基板2 (參照圖1 4)的主表 面上形成隔離絕緣膜3(參照圖14)。於圍住隔離絕緣膜3的 疋件形成區域中，於半導體基板2(參照圖14)的主表面上 形成rr型擴散區域4(參照圖14)。又，於半導體基板2的主 表面上形成構成記憶單元的場效電晶體（未圖示）。於半導 體基板2的主表面上形成層間絕緣膜5 (參照圖丨4 )。於層間 =膜5的上部表面上，使用光微影技術，形成具有圖案 、光阻膜（未圖示）。將該光阻膜作為光罩，藉由異向性蝕 刻局部除去層間絕緣膜5。隨後除去該光阻膜。如此，於 層間絕緣膜5上形成接觸孔6(參照圖14)。使從該接觸孔6 的内部延伸至層間絕緣膜5的上部表面上狀，形成η型多晶 矽膜19(參照圖14)。如此，即可獲得圖14所示的構造。 接著，於η型多晶矽膜19(參照圖14)的上部表面上，使 用光微影技術，形成具有圖案的光阻膜26(參照圖15)。光 ^膜26係配置於應成為電容下部電極11(參照圖15)的η型 =曰曰碎膜1 9的部分上。於是’將該光阻膜26作為光罩，如 前頭21(參照圖15)所示，對於η型多晶石夕膜19的植入蝴。 11被植入硼的η型多晶矽膜19的區域則變化成為Ρ型多晶 石夕膜22(參照圖15)。此夕卜，位於光阻膜26之下的η型多晶

557550 五、發明說明（19) $膜1 9作為電容下部電極〗丨而 15所，造。隨後，除去光阻膜26。…。果了獲付圖 晶Ϊ :22 型部多表晶:夕膜19組成的電容下部電極11及p型多 2U參照二1ί 使用光微影技術，形成光阻膜 a 1 光阻膜27係形成在位於記憶單元部上。於 疋’將泫光阻膜2 7作為朵罝，驻± 切暖99。4 马光罩猎由局邛蝕刻除去P型多晶 、 如圖1 6所示，可獲得配置於電容下部電極 11的周圍的下部板電極丨2。 接著，％圖17所示，使從電容下部電極u及下部板電極 12延伸至層間絕緣膜5的上部表面上狀，形成介電質膜 13於電夤膜1 3上形成η型多晶矽膜2 4。n型多晶矽膜2 4 係為構成電容上部電極者。 接著，於η型多晶矽膜上，使用光微影技術，形成具有 圖案的光阻膜（未圖示）。使用該光阻膜藉由部分除去η型 夕曰曰石夕膜2 4，形成電容上部電極1 4 (參照圖1 3 )。隨後，與 本發明之半導體記憶裝置的實施形態丨的製造方法相同 形成具有通孔1 6 a、1 6 b的層間絕緣膜5，充填通孔1 6 a、 16b内部的栓塞17a、17b，及電性連接栓塞17&、17b的鋁 配線1 8a、1 8b。如此，可獲得圖1 3所示半導體記憶裝置。 (實施形態4) ° 參照圖1 8 ’說明本發明之半導體記憶裝置的實施形態 如圖1 8所示，半導體記憶裝置1，基本上具備與圖丨3所 示半導體記憶裝置相同的構造，僅在供給電位於電容上部

\\A312\2d-code\9M2\91121129.ptd 第23頁 557550 五、發明說明（20) 電極14及下部板電極12部分的構造不同。也就是說’圖18 所示半導體記憶裝置1中，供給電位於電容上部電極丨4及 下部板電極12用的通孔16、栓塞n及鋁配線18的構造，與 圖1 0所示半導體§己憶裝置中的該當部分的構造相同。該情 況，可獲得與圖1 3所示半導體記憶裝置相同的效果。簡言 之’如後述之製造方法中所示，可利用1次照相製版加工 步驟連續形成電容上部電極及下部板電極丨2。 參照圖1 9及圖20，說明圖1 8所示半導體記憶裝置的製造 方法。 首先，貫施圖1 4、圖1 5所示的步驟。隨後，於p型多晶 石夕膜22及電容下部電極11的上部表面上形成介電質膜 1 3 (參照圖1 9)。又，於介電質膜丨3上形成n型多晶矽膜 2 4 (參照圖1 9 )。其結果，可獲得圖丨9所示的構造。 接著，使用光微影技術，於n型多晶矽膜24上形成具有 覆蓋纪憶單元部的圖案的光阻膜2 8 (參照圖2 0 )。於是，將 該光阻膜28作為光罩，局部除去η型多晶矽膜24、介電質 膜13及ρ型多晶矽膜22。其結果，可獲得圖2〇所示的構 造。 隨後，除去光阻膜2 8。於是，與本發明之半導體記憶裝 置的實施形態2的製造方法相同，於電容上部電極1 4上形 成層間絕緣膜1 5。於是藉由部分除去層間絕緣膜1 5、電容 上部電極1 4、介電質膜1 3及下部板電極1 2，以形成通孔 1 6 (參照圖1 8)。形成栓塞1 7用以充填通孔1 6的内部。於栓 塞1 7上形成鋁配線1 8 (參照圖1 8)。如此，可獲得圖1 8所示

\\A312\2d-code\9M2\91121129.ptd 第24頁 557550 五、發明說明（21) 的半導體記憶裝置。 [元件編號之說明]

1 半 導 體 記 憶 裝置 2 半 導 體 基 板 3 隔 離 絕 緣 膜 4 n_ 型； 擴· 散 區· 域 5 層 間 絕 緣 膜 6 接 觸 孔 7 栓 塞 8 氮 化 膜 9 氧 化 膜 10 開 σ 部 11 電 容 下 部 電 極 12 下 部 板 電 極 13 介 電 質 膜 14 電 容 上 部 電 極 15 層 間 絕 緣 膜 16 通 孔 16a 通 孔 16b 通 孔 17 栓 塞 17a 、17b 栓 塞 18 鋁 配 線 18a 、18b 鋁 配 線 \\A312\2d-code\91-12\91121129.ptd 第25頁 557550 五、發明說明（22) 19 η型多晶矽膜 20 光阻膜 22 Ρ型多晶矽膜 23 異物 24 η型多晶矽膜 25 光阻膜 26 光阻膜 27 光阻膜 29 上部表面 30 上部表面 31 端部 32 端部 33 上部表面 34〜 3 6 端面 101 半導體記憶裝置 102 半導體基板 103 隔離絕緣膜 104 η_型擴散區域 105 層間絕緣膜 106 接觸孔 107 栓塞 108 氮化膜 109 氧化膜 110 開口部

\\A312\2d-code\91-12\91121129.ptd 第26頁 557550 五、發明說明（23) 111 電容下部電極 1 1 1 a、1 1 1 b 電容下部電極 113 介電質膜 114 電容上部電極 115 層間絕緣膜 116 通孔 117 栓塞 118 鋁配線 123 異物 130 短路部

\\A312\2d-code\91-12\91121129.ptd 557550 圖式簡單說明 圖1為顯示本發明之半導體記憶裝置的實施形態1之剖面 模式圖。 圖2為說明圖1所示半導體記憶裝置的下部板電極的平面 形狀用之平面模式圖。 圖3為說明圖1所示半導體記憶裝置的製造方法的第1步 驟之剖面模式圖。 圖4為說明圖1所示半導體記憶裝置的製造方法的第2步 驟之剖面模式圖。 圖5為說明圖1所示半導體記憶裝置的製造方法的第3步 驟之剖面模式圖。 圖6為說明圖1所示半導體記憶裝置的製造方法的第4步 驟之剖面模式圖。 圖7為說明圖1所示半導體記憶裝置的製造方法的第5步 驟之剖面模式圖。

圖8為說明圖1所示半導體記憶裝置的製造方法的第6步 驟之剖面模式圖。 V 圖9為說明本發明之半導體記憶裝置的效果用的剖面 式圖。 、 圖1 0為顯示本發明之半導體記憶裝置的實施形態2之 面模式圖。 圖11為說明圖10所示半導體記憶裝置的製造方法的 步驟之剖面模式圖。 圖1 2為說明圖1 0所示半導體記憶裝置的製造方法的第2 步驟之剖面模式圖。

557550 圖式簡單說明 圖1 3為顯示本發明之半導體記憶裝置的實施形態3之剖 面模式圖。 圖1 4為說明圖1 3所示半導體記憶裝置的製造方法的第1 步驟的剖面模式圖。 圖1 5為說明圖1 3所示半導體記憶裝置的製造方法的第2 步驟之剖面模式圖。 圖1 6為說明圖1 3所示半導體記憶裝置的製造方法的第3 步驟之剖面模式圖。 圖1 7為說明圖1 3所示半導體記憶裝置的製造方法的第4 步驟之剖面模式圖。 圖1 8為顯示本發明之半導體記憶裝置的實施形態4之剖 面模式圖。 圖1 9為說明圖1 8所示半導體記憶裝置的製造方法的第1 步驟之剖面模式圖。 圖2 0為說明圖1 8所示半導體記憶裝置的製造方法的第2 步驟之剖面模式圖。 圖2 1為顯示習知半導體裝置之剖面模式圖。 圖2 2為說明習知半導體裝置的問題點用之剖面模式圖。 圖2 3為說明習知半導體裝置的問題點用之其他剖面模式 圖0

\\A312\2d-code\91-12\91121129.ptd 第29頁

Claims (1)

1. 557550 六、申請專利範圍 1· 一種半導體裝置，其包含有： 、2個電容電極，相互形成間隔距離，且含有第1導電型的 導電性雜質；及 ，極隔離膜’位於上述2個電容電極間，藉由與上述2個 電谷電極相同層所構成，同時含有與上述第1導電型互異 的導電型的第2導電型的導電性雜質。 —2 ·如申請專利範圍第1項之半導體裝置，其中，上述電 谷電極與上述電極隔離膜，係藉由對於1個半導體膜分別 導入第1導電型的導電性雜質及第2導電型的導電性雜質來 形成。 Λ t Γ請專利範圍第1項之半導體裝置，其更備有決定 述電極隔離膜的電位的電位決定機構。 人t如申請專利範圍第1項之半導體裝置，其更具備分別 二；2 ;質膜配置於上述2個電容電極上的電容上部電 上述電谷上部電極與上述電極隔離膜電性 5·如申睛專利範圍第1項之半導體裝置，JL中，入右上 述電容電極的電容，為凹型電容。 〃中，含有上 6 ·如申明專利範圍第5項之半導體妒 述=容的上述電容電極/具導有體 上w隔離膜係延伸至上述電容電極的上述上部表面 、十、雷11明專利範圍第1項之半導體裝置，发巾人右上 述電谷電極的電容，為堆疊型電容。 /、中，3有上