CN103346141B - 内部集成有电容器的半导体器件 - Google Patents

Abstract

本发明涉及一种半导体器件，所述半导体器件包括集成在内部的电容器。在实施例中，半导体器件包括基板，所述基板包括第一导电型掺杂材料。多个沟槽在基板内成型。所述半导体器件也包括紧邻沟槽成型具有第二导电类型掺杂材料的扩散区。电容器在沟槽内并且至少部分地在基板之上成型。所述电容器包括至少一个第一电极、第二电极以及在第一电极与第二电极之间成型的介电材料。

Description

内部集成有电容器的半导体器件

相关申请的交叉引用

本申请基于35U.S.C.§119(e)要求在2012年1月6日提交的美国临时申请序号为61/584,039、名称为SEMICONDUCTOR DEVICE HAVING CAPACITOR INTEGRATED的优先权。美国临时申请No.61/584,039其全文结合在此引作参考。

背景技术

电容器为在各种集成电路中使用的无源存储元件。例如，电容器可用于存储电荷、阻断直流（DC）、阻断噪声、DC-DC转换、交流（AC）-AC转换、滤波等。

发明内容

半导体器件被描述为包括在其中集成的电容器。在实施例中，半导体器件包括基板，所述基板包括第一导电型掺杂材料。沟槽在基板内形成，并且具有第二导电类型掺杂材料的扩散区邻近沟槽形成。金属-绝缘体-金属（MIM）电容器在沟槽内并且至少部分地附着在基板上形成。金属-绝缘体-金属电容器至少包括第一电极、第二电极以及在第一电极与第二电极之间成型的介电材料。

本发明内容部分被提供用来以简化的方式引入在以下具体实施方式中详细说明的内容的选择。本发明内容部分并非表明所要求保护的技术主题的任何关键性特征或基本特征，也不用作为辅助确定所要求保护的技术主题的范围。

根据本发明的一个方面，提供了一种半导体器件，所述半导体器件包括:

基板，所述基板具有第一导电型掺杂材料；

多个在所述基板内设置的沟槽；

邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；以及

金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成。

优选地，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。

优选地，所述金属-绝缘体-金属电容器包括低应力导电层，以在形成所述金属-绝缘体-金属之后填充和密封所述多个沟槽。

优选地，所述金属-绝缘体-金属电容器包括第一电极、第二电极以及在所述第一电极与所述第二电极之间设置的介电层。

优选地，所述第一电极或第二电极中的至少一个由氮化钛制成。

优选地，所述介电层由高介电材料制成。

优选地，所述多个沟槽具有范围从大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。

优选地，所述扩散区与所述多个沟槽自对正。

优选地，电容器之间的区域的掺杂浓度比所述基板更高且掺杂类型与所述基板极性相同。

根据本发明的另一个方面，提供了一种方法，所述方法包括：

在半导体晶片内形成多个沟槽，所述半导体晶片包括第一导电型掺杂材料；

邻近所述多个沟槽形成扩散区，所述扩散区包括第二导电型掺杂材料；并且

在所述多个沟槽的每个沟槽内且至少部分附着在所述半导体晶片上地形成金属-绝缘体-金属（MIM）电容器。

优选地，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。

优选地，所述金属-绝缘体-金属电容器包括低应力导电层以便在所述金属-绝缘体-金属成型之后填充和密封多个沟槽。

优选地，形成金属-绝缘体-金属（MIM）电容器的步骤还包括在多个沟槽的每个沟槽内且至少部分附着在所述半导体晶片上地形成第一电极；至少部分附着在所述第一电极上形成介电层；以及至少部分附着在所述介电层上形成第二电极。

优选地，所述多个沟槽具有范围从大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。

优选地，所述扩散区与所述多个沟槽自对正。

优选地，电容器之间的区域的掺杂浓度比所述基板更高且掺杂类型与所述基板极性相同。

根据本发明的另一个方面，提供了一种半导体器件，所述半导体器件包括:

基板，所述基板具有第一导电型掺杂材料；

多个在所述基板内设置的沟槽；

邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；以及

双联金属-绝缘体-金属（MIM）电容器，所述双联金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成。

优选地，附着在所述第二电极上设置蚀刻终止层。

优选地，所述蚀刻终止层由氮化硅或氮氧化硅的至少一种制成。

优选地，所述第二电极通过氮化钛-掺杂的多晶硅-氮化钛的交替组合物加厚。

附图说明

详细的说明书通过结合附图描述。说明书和附图中不同实例中相同参考标号的使用表示相似或相同的部件。

图1A为示出了根据本公开实施例的半导体器件的实施方式的局部剖面示意图，其中半导体晶片包括了集成在其内部的电容器。

图1B为示出了根据本公开另外实施例的半导体器件的另外实施方式的局部剖面示意图，其中电容器设置成双联电容器构造。

图2为流程图，该流程图示出了用于制造具有集成到内部的电容器的半导体器件（例如图1A和1B中所示装置）的实施例中的过程。

图3A至图3E为示出了根据图2所示过程制造半导体器件（如图1A中所示装置）的局部剖面示意图。

具体实施方式

概述

电容值直接与电容器的面积成比例。因而，如果片上集成的话，则高电容值的电容器（例如具有电容值在纳法[nF]与微法[μF]范围中的电容器）可能需要大量的芯片空间。作为替代，电容器可集成到印刷电路板或诸如此类电路板上。然而，因为器件变得更加紧凑，所以印刷电路板空间正变得受限。

因此，描述了形成这样的半导体器件的技术，其中在所述半导体器件内集成有金属-绝缘体-金属电容器。在实施例中，半导体器件包括基板，所述基板包括第一导电型掺杂材料。例如，基板可以是P--基板。多个沟槽在基板内形成。沟槽可具有范围从大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。半导体器件也包括邻近沟槽形成的扩散区，所述扩散区具有第二导电型掺杂材料。例如，扩散区可掺入N+掺杂材料。电容器在沟槽内并且至少部分地在基板上成型。电容器至少包括第一电极、第二电极以及在第一电极与第二电极之间形成的介电材料。在实施例中，电容器可构造成单金属-绝缘体-金属（MIM）电容器。在另外的实施例中，电容器可构造成双联MIM电容器。本申请文件中描述的半导体器件可允许片上集成的电容器具有范围从大约每平方微米三百毫微微法（300fF/μm²）至大约每平方微米两千毫微微法（2000fF/μm²）的电容密度。

在接下来的讨论中，首先描述半导体器件的示例。然后描述可被采用用来制造半导体器件的示范性过程。

示例性实施例

图1A和图1B示出了根据本公开示范性实施例的半导体器件100。如图所示，半导体器件100包括基板102。基板102包括基材，所述基材被利用以通过诸如影印、离子注入、沉积、蚀刻等各种半导体制造技术形成一个或多个集成电路器件。在一个或更多的实施例中，基板102包括硅晶片制成的一部分，其能够以各种方式被构造。例如，基板102可包括n型硅晶片制成的一部分或p型硅晶片制成的一部分。在实施例中，基板102可包括被设置以供应n型载流元素的V族元素（例如磷、砷、锑等）。在另外实施例中，基板102可包括被设置以供应p型载流元素的IIIA族元素（例如硼等）。在特定实施例中，基板102包括P--区103。然而，能够预想的是其他导电类型也可被利用（例如P-区等）。

基板102包括多个在其中形成的沟槽104。在实施例中，沟槽104可以是细长的沟槽。沟槽104具有大约二十微米（20μm）或更大的深度。例如，沟槽104的深度可以为大约四十微米（40μm）。在特定实施例中，每个沟槽104的宽度可以为大约五百纳米（500nm）或更小，并且每个沟槽104的深度可以为大约三十微米（30μm）。各沟槽104的间距可以为大约八百纳米（800nm），在一些构造中或者更小。沟槽的长度可以为二微米（2μm）至二十微米（20μm）。在一个或更多实施例中，沟槽104可以具有大约五十比一（50:1）至大约一百五十比一（150:1）的长宽比。在另外的实施例中，长宽比范围可从大约七十五比一（75:1）至大约一百二十五比一（125:1）。在又一实施例中，长宽比范围可从大约一百二十五比一（125:1）至大约一百五十比一（150:1）。如这里所述的，沟槽104用来允许在其内部形成具有高达大约每平方微米两千毫微微法（2000fF/μm²）电容密度的电容器。在实施例中，沟槽104允许随后的N+扩散区106邻近沟槽104形成。N+扩散区106附着在基板102的P--区103上设置（见图1A和图1B）。

如图1A和图1B所示，半导体器件100包括在沟槽104内形成的电容器108。在实施例中，电容器108为单金属-绝缘体-金属（MIM）电容器（图1A）或双联MIM电容器（图1B）。例如，单MIM电容器（如图1A中所示的电容器108）包括第一电极110、第二电极112以及在第一电极110与第二电极112之间设置的介电层114。第一电极110与第二电极112可由诸如氮化钛（TiN）、掺杂的多晶硅等的导电材料制成。介电层114可由诸如二氧化硅（SiO₂）、氮化硅（SiN）、氮氧化硅（SiON）等的绝缘材料制成，也可由诸如氧化锆（ZrO₂）、氧化铒（ErO₂）、氧化铪（HfO₂）、氧化铝（Al₂O₃）等的高介电常数（高k值）材料制成。介电层114可以是以上介电材料组合的多层堆叠。在一个或更多的实施例中，介电层114由诸如氧化铪（HfO₂）与氧化铝（Al₂O₃）的交替层等的高介电常数材料制成。HfO₂与Al₂O₃的比例可被选择以达到想要的介电电容率和电击穿。N+扩散区106为第一电极110提供了通过电容器108的低电阻分路并且也可以用于将电容器108与在基板102内形成的其它部件（如电容器、集成电路等）电隔离。

双联MIM电容器（例如图1B中所示的电容器108）包括第一电极116、第二电极118以及第三电极120。双联MIM电容器也包括在第一电极116与第二电极118之间设置的第一介电层122，以及在第二电极118与第三电极120之间设置的第二介电层124。电极116、118、120由导电材料（例如TiN材料、掺杂的多晶硅或诸如此类材料）制成，并且介电层122、124由高介电常数材料（例如ZrO₂、ErO₂、HfO₂、Al₂O₃等或由其结合的多层堆叠）制成。如上所述，一实施例采用HfO₂与Al₂O₃的交替层，该交替层HfO₂与Al₂O₃之比适合针对想要的介电电容率和电击穿被定制。例如，HfO₂与Al₂O₃之比可从至少大约一又二分之一到至少大约二又二分之一（1.5至2.5）。在实施例中，单MIM电容器的第二电极112或双联MIM电容器的第二电极118和第三电极120在内部可以还包括附加的导电层，以提高各自电极112、118、120的厚度。此外，导电层可以是低应力并且用于在电容器形成后填充和密封沟槽。导电层可由掺杂的多晶硅层、掺杂的多晶硅-氧化-非晶硅层、掺杂的硅锗层等制成。

器件100可包括被构造以有助于对电容器108造成低应力（例如有助于应力处理）的接缝126。在实施例中，单MIM电容器构造的第二电极112限定了一个或多个接缝126。在另外的实施例中，双联MIM电容器构造的第三电极限定了一个或多个接缝126。接缝126允许相应的电极112、120在不同的制造和操作循环（例如热循环等）中扩展和/或收缩。接缝126可以在相应的电极112、120沉积的过程中被限定。

半导体器件100也包括附着在基板102的第一表面129上设置的导电层128。导电层128用于提供电容器108与同器件100相关联的其它部件（例如集成电路、集成电路装置等）之间的电互连。导电层128可包括一个或多个适合的顶部金属层（例如金属1层、金属2层、金属3层等）。在实施例中，导电层128可以由铝、铜、金等制成。导电层128的形成可通过沉积/掩模/蚀刻来实现，或通过与所选导电材料的选择适合的蚀刻/填充/化学机械抛光（例如Damascene技术）来实现。导电层128可通过一个或多个通路孔（via）130与电容器108的电极相连。例如，如图1A中所示的单MIM电容器结构包括通过第一通路孔130A与第一电极110相连的导电层128A以及通过第二通路孔130B与第二电极112相连的导电层128B。在另外的实施例中，如图1B中所示的双联MIM电容器结构包括通过第一通路孔130A与第一电极116相连的导电层128A、通过第二通路孔130C与第二电极118相连的导电层128C以及通过第三通路孔130B与第三电极120相连的导电层128B。

器件100还包括在沟槽104与导电层128之间设置的绝缘层132。绝缘层132可由苯并环丁烯聚合物（BCB）、聚酰亚胺（PI）、聚苯并恶唑（PBO）、氧化硅（SiO₂）等制成。如图所示，通路孔130至少大体上穿过绝缘层132延伸以提供绝缘层128与电容器108的各个电极之间的电连接。氮化硅（SiN）、氮氧化硅（SiON）或类似材料制成的层可用作为电极区上的蚀刻终止部，以有助于通路孔蚀刻。通路孔130可包括TiN和钨材料的插塞或者能为用于导电体128的开口以直接接触电容器108的不同的电极。

如图1A和图1B所示，半导体器件100包括附着在导电层128和绝缘层132上设置的钝化层134。在实施例中，钝化层134可以是氧化物/氮氧化物材料（SiO₂/SiN）或类似材料的堆叠。

半导体器件100还可包括一个或多个绝缘区136。绝缘区136为P+掺杂区，所述P+掺杂区防止由P--基板102上绝缘层132之上的导电层128所引起的寄生场MOS晶体管的电场反转，以有助于将电容器108与在基板102内形成的其它部件（例如电容器、集成电路等）电绝缘。在另外的实施例中，如图1A中所示，为了能够从器件前侧对P--基板102施加电压，P+掺杂区136可以提供低阻抗接触，以通过通路孔130D将P--基板102与导电层128D相连。能够预想的是，图1B中所示的半导体器件100也同样可采用从器件前侧对P--基板102施加电压。

示例性制造过程

图2示出了采用半导体制造技术制造内部集成有电容器的半导体器件（例如图1A和图1B中所示器件100）的示例性过程/方法200。图3A至图3E示出了在示例性半导体晶片302中示例性形成半导体器件300。如图2中所示出的，硬掩模层附着在半导体晶片上形成（框202）。在实施例中，如图3A中所示，晶片302包括第一导电型掺杂材料。例如，晶片302为P--半导体晶片（如晶片为掺杂的P--等）。硬掩膜层304附着在晶片302的表面306上形成（例如沉积）。在实施例中，硬掩膜层的厚度范围可从大约二微米（2μm）至大约六微米（6μm）。硬掩膜层304可以是氧化层等。能够预想的是晶片的类型可以被选择以将N++至P--二极管利用到具有低寄生电容的基板上。

在半导体晶片中形成多个沟槽（框204）。可利用适合的i-line或深紫外（DUV）光刻技术以形成多个沟槽308（见图3B）。例如，硬掩膜层304可被定型（例如将光刻胶沉积在硬掩膜层上并且定型光刻胶）和蚀刻（例如深活性离子蚀刻技术）以形成沟槽308。硬掩膜层304的厚度有助于促进沟槽308的形成，其中所述沟槽具有范围从大约二十微米（20μm）到大约四十微米（40μm）的深度。在特定实施例中，适合的Bosch蚀刻技术可被利用来蚀刻晶片302以形成沟槽308。

一旦沟槽被形成，N+扩散区便邻近沟槽形成（框206）。如图3C中所示，沟槽侧壁310遭受扩散沉积以形成具有第二导电类型掺杂材料的扩散区312。例如，扩散区312为邻近（如相邻）沟槽308的N+扩散区312。在实施例中，N+扩散沉积在硬掩膜层304移除之前完成，以允许N+扩散区312相对于沟槽308自行对正。N+扩散区312也可提供电容器对电容器的整体隔离。在实施例中，N+扩散掺杂浓度大于每平方厘米1×10¹⁹个原子以获得较低的等效串联电阻。此外，在实施例中，磷酰氯（POCl₃）掺杂步骤可在小于九百摄氏度的条件下（<900°C）执行，这可以放慢反应动能以使得沟槽308的侧壁和底部至少大体上被均匀地掺杂。例如，掺杂过程温度范围可从至少大约八百七十五摄氏度（875°C）到至少大约八百九十五摄氏度（895°C）。在另外的实施例中，掺杂过程温度范围可从至少大约八百八十摄氏度（880°C）到至少大约八百九十摄氏度（890°C）。

在半导体晶片内形成电容器（框208）。如图3D中所示，硬掩膜层304从晶片302移除（例如剥离）。第一电极314（如TiN）附着在晶片302上并且在沟槽308内形成。接下来，介电层316（高介电常数材料）附着在第一电极314上形成。然后第二电极318附着在介电层316上形成，以形成电容器320。如上所述，第二电极318可包括附加的导电层（如掺杂的多晶硅-氧化-非晶硅层、掺杂的硅锗层等），以增加第二电极318的厚度。作为沉积的结果，第二电极318限定了一个或多个接缝322，所述接缝提供了针对器件300的应力控制。在一个或更多实施例中，电极314、318以及介电层316可通过适合的原子层沉积或热化学沉积过程附着在晶片302和沟槽308上沉积。多个隔离区317可邻近晶片302的表面306沉积。如图3D中所示，隔离区317包括P+掺杂区，所述P+掺杂区有助于将电容器320与在晶片302内形成（例如在与电容器320相同的冲模上成型等）的其它构件（如电容器、集成电路等）电隔离。

图3D示出了在单MIM电容器结构中的电容器320。然而，能够预想的是双联MIM电容器构造（见图2B）也可以采用。例如，第二介电层可附着在第二电极上沉积，并且第三电极可附着在第二介电层上形成，以形成双联MIM电容器。如上所述，在该构造中第三电极层可限定接缝322并且包括附加的导电层。

附着在半导体晶片上形成绝缘层（框210）。如图3E中所示，绝缘层324附着在晶片302的表面306上形成。绝缘层324可以为苯并环丁烯聚合物（BCB）层、聚酰亚胺（PI）层、聚苯并恶唑（PBO）层、氧化硅（SiO₂）层等。绝缘层324用于在后续的半导体加工工序中对电容器320提供绝缘。

一个或多个导电层附着在晶片上（且与电容器的电极电连接地）形成（框212）。如图3E中所示，在绝缘层324内形成一个或多个通路孔326。例如，绝缘层324可选择性地定型和蚀刻，以形成通路孔区域。氮化硅（SiN）、氮氧化硅（SiON）或类似材料的层可用作为电极区上的蚀刻终止部，以有助于通路孔蚀刻。导电材料然后在通路孔区域内沉积，以形成通路孔326。通路孔326提供了与导电层328的电互连，所述导电层附着在绝缘层324上形成（如沉积）。在实施例中，第一导电层328可借助第一通路孔326A与第一电极314电连接，并且第二导电层328B可借助第二通路孔326B与第二电极318电连接。

钝化层附着在半导体晶片上形成（框214）。如图3E中所示，钝化层可附着在晶片302的表面306上形成。在实施例中，钝化层330至少部分地封装导电层328。钝化层330可以是氧化物/氮氧化物材料（SiO₂/SiN）等的堆叠。

结论

尽管专门针对结构特征和/或过程操作以语言描述了技术主题，但是应当理解的是权利要求书限定的技术主题不必限于上述具体特征或行为。实际上，上述具体特征和行为作为实施权利要求的示例形式被公布。

Claims (15)

1.一种半导体器件，所述半导体器件包括:

基板，所述基板具有第一导电型掺杂材料；

多个在所述基板内设置的沟槽；

邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；

邻近所述扩散区设置的隔离区；以及

金属-绝缘体-金属(MIM)电容器，所述金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成，

其中，所述多个沟槽具有范围从一百二十五比一(125:1)至一百五十比一(150:1)的长宽比，以使得所述金属-绝缘体-金属电容器具有范围从每平方微米三百毫微微法(300fF/μm²)至每平方微米两千毫微微法(2000fF/μm²)的电容密度。

2.如权利要求1所述的半导体器件，其特征在于，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。

3.如权利要求1所述的半导体器件，其特征在于，所述金属-绝缘体-金属电容器包括低应力导电层，以在形成所述金属-绝缘体-金属之后填充和密封所述多个沟槽。

4.如权利要求1所述的半导体器件，其特征在于，所述金属-绝缘体-金属电容器包括第一电极、第二电极以及在所述第一电极与所述第二电极之间设置的介电层。

5.如权利要求4所述的半导体器件，其特征在于，所述第一电极或第二电极中的至少一个由氮化钛制成。

6.如权利要求4所述的半导体器件，其特征在于，所述介电层由高介电材料制成。

7.如权利要求1所述的半导体器件，其特征在于，所述扩散区与所述多个沟槽自对正。

8.如权利要求1所述的半导体器件，其特征在于，电容器之间的区域的掺杂浓度比所述基板更高且掺杂类型与所述基板极性相同。

9.一种方法，所述方法包括：

在半导体晶片内形成多个沟槽，所述半导体晶片包括第一导电型掺杂材料；

邻近所述多个沟槽形成扩散区，所述扩散区包括第二导电型掺杂材料；

邻近所述扩散区形成隔离区；并且

在所述多个沟槽的每个沟槽内且至少部分附着在所述半导体晶片上地形成金属-绝缘体-金属(MIM)电容器，

其中，所述多个沟槽具有范围从一百二十五比一(125:1)至一百五十比一(150:1)的长宽比，以使得所述金属-绝缘体-金属电容器具有范围从每平方微米三百毫微微法(300fF/μm²)至每平方微米两千毫微微法(2000fF/μm²)的电容密度。

10.如权利要求9所述的方法，其特征在于，所述金属-绝缘体-金属电容器包括用于促进应力控制的接缝。

11.如权利要求9所述的方法，其特征在于，所述金属-绝缘体-金属电容器包括低应力导电层以便在所述金属-绝缘体-金属成型之后填充和密封多个沟槽。

12.如权利要求9所述的方法，其特征在于，形成金属-绝缘体-金属(MIM)电容器的步骤还包括在多个沟槽的每个沟槽内且至少部分附着在所述半导体晶片上地形成第一电极；至少部分附着在所述第一电极上形成介电层；以及至少部分附着在所述介电层上形成第二电极。

13.如权利要求9所述的方法，其特征在于，所述扩散区与所述多个沟槽自对正。

14.如权利要求9所述的方法，其特征在于，电容器之间的区域的掺杂浓度比所述半导体晶片更高且掺杂类型与所述半导体晶片极性相同。

15.一种半导体器件，所述半导体器件包括:

基板，所述基板具有第一导电型掺杂材料；

多个在所述基板内设置的沟槽；

邻近所述多个沟槽设置的扩散区，所述扩散区具有第二导电型掺杂材料；

邻近所述扩散区设置的隔离区；以及

双联金属-绝缘体-金属(MIM)电容器，所述双联金属-绝缘体-金属电容器在所述多个沟槽的每个沟槽中形成，

其中，所述多个沟槽具有范围从一百二十五比一(125:1)至一百五十比一(150:1)的长宽比，以使得所述金属-绝缘体-金属电容器具有范围从每平方微米三百毫微微法(300fF/μm²)至每平方微米两千毫微微法(2000fF/μm²)的电容密度。