JP2004015067A - 半導体素子のキャパシタ製造方法 - Google Patents
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Abstract
【課題】 PH3ドーピングを行った後の洗浄作業による不良の発生、ならびにキャパシタの破損を防止し、工程が単純化される半導体素子のキャパシタ製造方法を提供する。
【解決手段】 半導体基板の上に基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、コンタクトホールを含む層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、下部電極が形成された基板を洗浄する洗浄段階と、下部電極の表面露出部にHSGを形成するHSG形成段階と、HSGの内部にPH3をドーピングするドーピング段階と、ドーピング段階を完了した基板の上に誘電膜を形成する誘電膜形成段階とを含み、HSG形成段階、ドーピング段階及び誘電膜形成段階は、同一のチャンバ内で真空状態を維持したまま連続的に実施される。
【選択図】 図2
【解決手段】 半導体基板の上に基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、コンタクトホールを含む層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、下部電極が形成された基板を洗浄する洗浄段階と、下部電極の表面露出部にHSGを形成するHSG形成段階と、HSGの内部にPH3をドーピングするドーピング段階と、ドーピング段階を完了した基板の上に誘電膜を形成する誘電膜形成段階とを含み、HSG形成段階、ドーピング段階及び誘電膜形成段階は、同一のチャンバ内で真空状態を維持したまま連続的に実施される。
【選択図】 図2
Description
本発明は、半導体素子のキャパシタ製造方法に関し、特にHSG(HemiSpherical Grain)工程を適用したキャパシタ製造方法に関する。
半導体素子の高集積化が進行されるに従い、チップサイズを縮小すると共に大容量メモリを実現するため、同一の占有面積内でキャパシタが占める面積を減らし、キャパシタンスを大きく確保しようと努力されている。
図3は、従来の製造方法によるキャパシタ構造を示す断面図である。図3によると、従来のキャパシタは大きく、誘電膜50を介してその上下部に上部電極60とHSG40を有する下部電極30が順次積層された構造を有する。半導体基板10にはコンタクトホールが形成されている層間絶縁膜20が形成されている。
図3は、従来の製造方法によるキャパシタ構造を示す断面図である。図3によると、従来のキャパシタは大きく、誘電膜50を介してその上下部に上部電極60とHSG40を有する下部電極30が順次積層された構造を有する。半導体基板10にはコンタクトホールが形成されている層間絶縁膜20が形成されている。
このような構造のキャパシタは、図4に示すように以下の10の段階を経て製造される。
第1段階100では、半導体基板10の上に層間絶縁膜20が形成される。
第2段階105では、下部電極が形成される部分を規定するためのマスクパターンを用いて半導体基板10の表面のうち所定部分だけが露出するように層間絶縁膜20が食刻され、絶縁膜20内にコンタクトホールhが形成される。
第1段階100では、半導体基板10の上に層間絶縁膜20が形成される。
第2段階105では、下部電極が形成される部分を規定するためのマスクパターンを用いて半導体基板10の表面のうち所定部分だけが露出するように層間絶縁膜20が食刻され、絶縁膜20内にコンタクトホールhが形成される。
第3段階110では、コンタクトホールhの内部が充分に充填されるように表面が露出した基板10の上部と層間絶縁膜20の上に電極物質として高濃度P型不純物がドーピングされたアモルファスポリシリコン膜が形成される。次いで、下部電極が形成される部分を規定するマスクパターンを用いてポリシリコン膜を選択食刻する。その結果、コンタクトホールhを含む層間絶縁膜20の上の所定部分にポリシリコン材質による下部電極30が形成される。
第4段階115では、下部電極30が形成されている基板10の上に残存するパーティクル成分(例えば、自然酸化膜などのような汚染物)を除去するために第1洗浄工程が実施される。
第5段階120では、キャパシタの面積を極大化するために下部電極30のうち表面に露出している部分のみに選択的にHSG40が形成される。
第5段階120では、キャパシタの面積を極大化するために下部電極30のうち表面に露出している部分のみに選択的にHSG40が形成される。
第6段階125では、HSG40が形成された基板10の上に残存するパーティクル成分を除去するために第2洗浄工程が実施される。
第7段階130では、HSG40の表面濃度を高めるため「高温かつ低圧」の条件下で180分間、HSG40の内部にPH3がドーピングされる。
第8段階135では、PH3がドーピングされた基板10の上に残存するパーティクル成分を除去するために第3洗浄工程が実施される。
第7段階130では、HSG40の表面濃度を高めるため「高温かつ低圧」の条件下で180分間、HSG40の内部にPH3がドーピングされる。
第8段階135では、PH3がドーピングされた基板10の上に残存するパーティクル成分を除去するために第3洗浄工程が実施される。
第9段階140では、HSG40が形成された下部電極30を含む層間絶縁膜20の上に誘電膜50が蒸着される。
第10段階145では、誘電膜50の上に電極物質として高濃度P型不純物がドーピングされたアモルファスポリシリコン膜が形成され、上部電極が形成される部位を規定するマスクパターンを用いてこれらを選択食刻し、ポリシリコン材質の下部電極60が形成され、全行程が完了される。
第10段階145では、誘電膜50の上に電極物質として高濃度P型不純物がドーピングされたアモルファスポリシリコン膜が形成され、上部電極が形成される部位を規定するマスクパターンを用いてこれらを選択食刻し、ポリシリコン材質の下部電極60が形成され、全行程が完了される。
しかしながら、上記のような工程を適用してキャパシタを製造する場合、素子製造の際に以下のような問題点が発生する。
PH3ドーピング工程と誘電膜の形成工程とがそれぞれ異なるプロセスチャンバー又は異なる設備内で個別的に実施されるだけでなく、各段階の工程完了毎に別途の洗浄工程が要求され、工程進行自体が複雑になるという問題が発生する。
PH3ドーピング工程と誘電膜の形成工程とがそれぞれ異なるプロセスチャンバー又は異なる設備内で個別的に実施されるだけでなく、各段階の工程完了毎に別途の洗浄工程が要求され、工程進行自体が複雑になるという問題が発生する。
又、半導体素子(例えば、DRAM(Dynamic Radom Access Memory)素子)の集積度が増加するに従いセル面積が減少し、下部電極の相互間の間隔が狭くなる。そのためPH3ドーピング工程の後に実施される第3洗浄工程の際、HSG工程により固まっていたシリコンの塊が一部の下部電極30の表面から離脱し、キャパシタとキャパシタとの間の層間絶縁膜20上に付着する現象が発生する。
そこで、本発明の目的は、キャパシタの製造の際、HSGを形成した後に実施されるPH3ドーピング工程と誘電膜の形成工程とを枚葉式チャンバ(Sheet FedChamber)内で真空の状態を維持したまま連続的に進行することにより、PH3ドーピングを行った後の洗浄作業による不良の発生、ならびにキャパシタの破損を防止し、工程が単純化される半導体素子のキャパシタ製造方法を提供することにある。
上記の目的を達成するため本発明の請求項1記載の半導体素子のキャパシタ製造方法によると、半導体基板上に基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、コンタクトホールを含む層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、下部電極が形成された基板を洗浄する洗浄段階と、下部電極の表面露出部にHSGを形成するHSG形成段階と、HSGの内部にPH3をドーピングするドーピング段階と、ドーピング段階を完了した基板の上に誘電膜を形成する誘電膜形成段階とを含み、HSG形成段階、ドーピング段階及び誘電膜形成段階が同一のチャンバ内で真空状態を維持したまま連続的に実施される。
上記の本発明の半導体基板のキャパシタ製造方法によると、PH3のドーピング段階と誘電膜形成段階とが真空状態を維持したまま連続的に実施されるので、洗浄作業を従来よりも1〜2回減少させることができるので、工程単純化が図られ、かつPH3のドーピング後に別途洗浄工程が不要であり、洗浄工程に起因する工程不良を防止することができる。
以下、本発明の実施の形態を示す複数の実施例について説明する。
(第1実施例)
図1は、本発明の第1実施例による半導体素子のキャパシタ製造方法を示すブロック図である。図3に示す半導体素子のキャパシタ構造と図1に示すブロック図を参照して第1実施例によるキャパシタの製造方法を8つの段階に区分して説明する。
(第1実施例)
図1は、本発明の第1実施例による半導体素子のキャパシタ製造方法を示すブロック図である。図3に示す半導体素子のキャパシタ構造と図1に示すブロック図を参照して第1実施例によるキャパシタの製造方法を8つの段階に区分して説明する。
第1段階200では、半導体の基板10の上に酸化膜材質からなる層間絶縁膜20が形成される。
第2段階205では、下部電極が形成される部分を規定するマスクパターンを用いて基板10の表面のうち所定の部分だけが露出するように層間絶縁膜20が選択食刻され、絶縁膜20の内部にコンタクトホールhが形成される。
第2段階205では、下部電極が形成される部分を規定するマスクパターンを用いて基板10の表面のうち所定の部分だけが露出するように層間絶縁膜20が選択食刻され、絶縁膜20の内部にコンタクトホールhが形成される。
第3段階210では、コンタクトホールhの内部を充分に充填するように、基板10の全面に電極物質である高濃度P型不純物をドーピングしたポリシリコン膜が形成される。次いで、下部電極が形成される部位を規定するマスクパターンを用いてポリシリコン膜が選択食刻される。その結果、コンタクトホールhを含む層間絶縁膜20の上の所定部分にポリシリコン材質からなる下部電極30が形成される。
第4段階215では、下部電極30が形成された基板10の上に残存するパーティクル成分(例えば、自然酸化膜などのような汚染物)を除去するために第1洗浄工程が実施される。
第5段階220では、キャパシタの面積を極大化するため下部電極30の表面露出部のみに選択的にHSG40が形成される。
第5段階220では、キャパシタの面積を極大化するため下部電極30の表面露出部のみに選択的にHSG40が形成される。
第6段階225では、HSG40の形成が完了した基板10の上に残存するパーティクル成分を除去するために第2洗浄工程が実施される。
第7段階230では、枚葉装備を用いて一つのプロセスチャンバ(いわゆる、枚葉式チャンバという)内でHSG40の表面濃度を高めるためにPH3不純物ドーピング工程230aと誘電膜形成工程230bとが真空状態を維持したまま連続的に実施される。
第7段階230では、枚葉装備を用いて一つのプロセスチャンバ(いわゆる、枚葉式チャンバという)内でHSG40の表面濃度を高めるためにPH3不純物ドーピング工程230aと誘電膜形成工程230bとが真空状態を維持したまま連続的に実施される。
第8段階235では、誘電膜50の上に高濃度P型不純物がドーピングされたポリシリコン膜が形成され、上部電極が形成される部位を規定するマスクパターンを用いてポリシリコン膜と誘電膜50とを選択食刻し、ポリシリコン材質の上部電極60が形成され、本工程が完了される。
このような工程順序に基づいてキャパシタが製造される場合、HSGが形成された後に実施されるPH3ドーピング工程と誘電膜形成工程とが枚葉式チャンバ内で真空状態を維持したまま連続的に行われるので、PH3ドーピング後の自然酸化膜の成長自体が行われず、PH3ドーピングの工程後に別途に後続洗浄作業を必要としない。
このため、PH3ドーピング後に実施される洗浄工程に起因して生じる不良(例えば、キャパシタとキャパシタと間のHSGを構成するシリコンの塊が離脱し不要な位置に付着する現象)などの発生を防ぐことにより、キャパシタ間のブリッジ誘発によるキャパシタ破損を防止することができる。
さらに、キャパシタの製造のときに要求される洗浄作業を既存よりも削減することができ、工程が複雑となることを防止できる。
さらに、キャパシタの製造のときに要求される洗浄作業を既存よりも削減することができ、工程が複雑となることを防止できる。
(第2実施例)
図2は、本発明の第2実施例による半導体素子のキャパシタ製造方法を示すブロック図である。図3に示すキャパシタ構造と図2に示すブロック図とを参照して第2実施例によるキャパシタ製造方法を6つの段階に区分して説明する。
図2は、本発明の第2実施例による半導体素子のキャパシタ製造方法を示すブロック図である。図3に示すキャパシタ構造と図2に示すブロック図とを参照して第2実施例によるキャパシタ製造方法を6つの段階に区分して説明する。
本実施例では、第1実施例と比較するとHSGの形成とPH3ドーピング工程及び誘電膜形成工程が全て枚葉式チャンバ内で真空状態を維持したまま実施される点が異なり、ここでは便宜上第1実施例と同一に進行される部分は簡略に言及し、これと差別化される部分を中心に説明する。
第1段階では、半導体の基板10上に層間絶縁膜20が形成される。
第2段階305では、層間絶縁膜20の内部にコンタクトホールhが形成される。
第3段階310では、コンタクトホールhを含む層間絶縁膜20の上の所定部分にポリシリコン材質の下部電極30が形成される。
第2段階305では、層間絶縁膜20の内部にコンタクトホールhが形成される。
第3段階310では、コンタクトホールhを含む層間絶縁膜20の上の所定部分にポリシリコン材質の下部電極30が形成される。
第4段階315では、下部電極30の形成が完了した基板10の上に残存するパーティクル成分(例えば、自然酸化膜などのような汚染物)を除去するために洗浄工程が実施される。
第5段階320では、枚葉式チャンバ内で下部電極30の表面露出部にHSG40が形成された後(320a)、真空状態維持したままPH3不純物ドーピング工程(320b)、ならびに誘電膜50の形成工程(320c)を連続的に実施する。
第5段階320では、枚葉式チャンバ内で下部電極30の表面露出部にHSG40が形成された後(320a)、真空状態維持したままPH3不純物ドーピング工程(320b)、ならびに誘電膜50の形成工程(320c)を連続的に実施する。
第6段階325では、形成された誘電膜50の上に高濃度P型不純物がドーピングされたポリシリコン膜が形成され、上部電極が形成される部位を限定するマスクパターンを用いてポリシリコン膜と誘電膜50とを選択食刻し、ポリシリコン材質の上部電極が形成され、工程の全てが完了する。
このようにキャパシタを製造する場合、HSG40の形成、PH3ドーピング及び誘電膜50の形成を真空状態を維持したまま連続的に実施することができるので、PH3ドーピング工程の後に別途の後続洗浄作業必要とせず、洗浄作業によって発生するキャパシタの破損を防止することができる。又、キャパシタの製造に要する洗浄作業を既存よりも削減することができるので、工程が複雑になることを防止する。
(発明の効果)
以上、説明したように本発明によると、半導体基板のキャパシタ製造の際、HSGを形成した後に実施されるPH3ドーピング工程と誘電膜の形成工程とを枚葉式チャンバ内で真空状態を維持したまま連続的に実施することにより、PH3ドーピング工程の後の洗浄作業に起因して生じる不良を防止し、キャパシタの破損を抑制し、素子を製造するときに数回の洗浄工程が不必要になるため、工程の単純化を図り得るという効果がある。
以上、説明したように本発明によると、半導体基板のキャパシタ製造の際、HSGを形成した後に実施されるPH3ドーピング工程と誘電膜の形成工程とを枚葉式チャンバ内で真空状態を維持したまま連続的に実施することにより、PH3ドーピング工程の後の洗浄作業に起因して生じる不良を防止し、キャパシタの破損を抑制し、素子を製造するときに数回の洗浄工程が不必要になるため、工程の単純化を図り得るという効果がある。
10 基板
20 層間絶縁膜
30 下部電極
40 HSG
50 誘電膜
20 層間絶縁膜
30 下部電極
40 HSG
50 誘電膜
Claims (1)
- 半導体基板の上に前記基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、
前記コンタクトホールを含む前記層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、
前記下部電極が形成された前記基板を洗浄する洗浄段階と、
前記下部電極の表面露出部にHSGを形成するHSG形成段階と、
前記HSGの内部にPH3をドーピングするドーピング段階と、
前記ドーピング段階を完了した前記基板の上に誘電膜を形成する誘電膜形成段階と、
を含み、
前記HSG形成段階、前記ドーピング段階及び前記誘電膜形成段階は、同一のチャンバ内で真空状態を維持したまま連続的に実施されることを特徴とする半導体素子のキャパシタ製造方法。
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KR100537522B1 (ko) * | 2004-02-27 | 2005-12-19 | 삼성전자주식회사 | 압전 방식의 잉크젯 프린트헤드와 그 노즐 플레이트의제조 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275342A (ja) * | 1992-03-27 | 1993-10-22 | Toshiba Corp | 薄膜形成方法および薄膜形成装置 |
JPH10284693A (ja) * | 1997-03-31 | 1998-10-23 | Samsung Electron Co Ltd | 半導体キャパシタ製造方法及びそれによって形成される半導体キャパシタ |
JPH11176760A (ja) * | 1997-12-08 | 1999-07-02 | Samsung Electron Co Ltd | 半導体キャパシタ製造設備及びそれを用いた製造方法 |
JPH11274097A (ja) * | 1998-03-20 | 1999-10-08 | Sony Corp | 半導体装置の製造方法 |
JPH11284149A (ja) * | 1998-03-02 | 1999-10-15 | Samsung Electronics Co Ltd | 半導体素子の製造装備及びこれを利用した半導体素子のキャパシタ製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2669460B2 (ja) * | 1986-10-29 | 1997-10-27 | 株式会社日立製作所 | エツチング方法 |
US5696014A (en) | 1994-03-11 | 1997-12-09 | Micron Semiconductor, Inc. | Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch |
KR950034588A (ko) * | 1994-03-17 | 1995-12-28 | 오가 노리오 | 탄탈계 고유전체재료 및 고유전체막의 형성방법 및 반도체장치 |
JPH08167605A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | シリコン窒化膜の製造方法 |
US5639685A (en) * | 1995-10-06 | 1997-06-17 | Micron Technology, Inc. | Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon |
JPH09298284A (ja) | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
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US5798280A (en) | 1996-12-02 | 1998-08-25 | Micron Technology, Inc. | Process for doping hemispherical grain silicon |
KR19990002655A (ko) * | 1997-06-20 | 1999-01-15 | 김영환 | 반도체 소자의 제조 방법 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275342A (ja) * | 1992-03-27 | 1993-10-22 | Toshiba Corp | 薄膜形成方法および薄膜形成装置 |
JPH10284693A (ja) * | 1997-03-31 | 1998-10-23 | Samsung Electron Co Ltd | 半導体キャパシタ製造方法及びそれによって形成される半導体キャパシタ |
JPH11176760A (ja) * | 1997-12-08 | 1999-07-02 | Samsung Electron Co Ltd | 半導体キャパシタ製造設備及びそれを用いた製造方法 |
JPH11284149A (ja) * | 1998-03-02 | 1999-10-15 | Samsung Electronics Co Ltd | 半導体素子の製造装備及びこれを利用した半導体素子のキャパシタ製造方法 |
JPH11274097A (ja) * | 1998-03-20 | 1999-10-08 | Sony Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
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