JP3486604B2 - 半導体素子のキャパシタ製造方法 - Google Patents
半導体素子のキャパシタ製造方法Info
- Publication number
- JP3486604B2 JP3486604B2 JP2000241239A JP2000241239A JP3486604B2 JP 3486604 B2 JP3486604 B2 JP 3486604B2 JP 2000241239 A JP2000241239 A JP 2000241239A JP 2000241239 A JP2000241239 A JP 2000241239A JP 3486604 B2 JP3486604 B2 JP 3486604B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- substrate
- hsg
- cleaning
- doping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】本発明は、半導体素子のキ
ャパシタ製造方法に関し、特にＨＳＧ（HemiSpherical
Grain）工程を適用したキャパシタ製造方法に関する。 【０００２】 【従来の技術】半導体素子の高集積化が進行されるに従
い、チップサイズを縮小すると共に大容量メモリを実現
するため、同一の占有面積内でキャパシタが占める面積
を減らし、キャパシタンスを大きく確保しようと努力さ
れている。図３は、従来の製造方法によるキャパシタ構
造を示す断面図である。図３によると、従来のキャパシ
タは大きく、誘電膜５０を介してその上下部に上部電極
６０とＨＳＧ４０を有する下部電極３０が順次積層され
た構造を有する。半導体基板１０にはコンタクトホール
が形成されている層間絶縁膜２０が形成されている。 【０００３】このような構造のキャパシタは、図４に示
すように以下の１０の段階を経て製造される。第１段階
１００では、半導体基板１０の上に層間絶縁膜２０が形
成される。第２段階１０５では、下部電極が形成される
部分を規定するためのマスクパターンを用いて半導体基
板１０の表面のうち所定部分だけが露出するように層間
絶縁膜２０が食刻され、絶縁膜２０内にコンタクトホー
ルｈが形成される。 【０００４】第３段階１１０では、コンタクトホールｈ
の内部が充分に充填されるように表面が露出した基板１
０の上部と層間絶縁膜２０の上に電極物質として高濃度
Ｐ型不純物がドーピングされたアモルファスポリシリコ
ン膜が形成される。次いで、下部電極が形成される部分
を規定するマスクパターンを用いてポリシリコン膜を選
択食刻する。その結果、コンタクトホールｈを含む層間
絶縁膜２０の上の所定部分にポリシリコン材質による下
部電極３０が形成される。 【０００５】第４段階１１５では、下部電極３０が形成
されている基板１０の上に残存するパーティクル成分
（例えば、自然酸化膜などのような汚染物）を除去する
ために第１洗浄工程が実施される。第５段階１２０で
は、キャパシタの面積を極大化するために下部電極３０
のうち表面に露出している部分のみに選択的にＨＳＧ４
０が形成される。 【０００６】第６段階１２５では、ＨＳＧ４０が形成さ
れた基板１０の上に残存するパーティクル成分を除去す
るために第２洗浄工程が実施される。第７段階１３０で
は、ＨＳＧ４０の表面濃度を高めるため「高温かつ低
圧」の条件下で１８０分間、ＨＳＧ４０の内部にＰＨ3
がドーピングされる。第８段階１３５では、ＰＨ3がド
ーピングされた基板１０の上に残存するパーティクル成
分を除去するために第３洗浄工程が実施される。 【０００７】第９段階１４０では、ＨＳＧ４０が形成さ
れた下部電極３０を含む層間絶縁膜２０の上に誘電膜５
０が蒸着される。第１０段階１４５では、誘電膜５０の
上に電極物質として高濃度Ｐ型不純物がドーピングされ
たアモルファスポリシリコン膜が形成され、上部電極が
形成される部位を規定するマスクパターンを用いてこれ
らを選択食刻し、ポリシリコン材質の下部電極６０が形
成され、全行程が完了される。 【０００８】 【発明が解決しようとする課題】しかしながら、上記の
ような工程を適用してキャパシタを製造する場合、素子
製造の際に以下のような問題点が発生する。ＰＨ3ドー
ピング工程と誘電膜の形成工程とがそれぞれ異なるプロ
セスチャンバー又は異なる設備内で個別的に実施される
だけでなく、各段階の工程完了毎に別途の洗浄工程が要
求され、工程進行自体が複雑になるという問題が発生す
る。 【０００９】又、半導体素子（例えば、ＤＲＡＭ（Dyna
mic Radom Access Memory）素子）の集積度が増加する
に従いセル面積が減少し、下部電極の相互間の間隔が狭
くなる。そのためＰＨ3ドーピング工程の後に実施され
る第３洗浄工程の際、ＨＳＧ工程により固まっていたシ
リコンの塊が一部の下部電極３０の表面から離脱し、キ
ャパシタとキャパシタとの間の層間絶縁膜２０上に付着
する現象が発生する。 【００１０】そこで、本発明の目的は、キャパシタの製
造の際、ＨＳＧを形成した後に実施されるＰＨ3ドーピ
ング工程と誘電膜の形成工程とを枚葉式チャンバ（Shee
t FedChamber）内で真空の状態を維持したまま連続的に
進行することにより、ＰＨ3ドーピングを行った後の洗
浄作業による不良の発生、ならびにキャパシタの破損を
防止し、工程が単純化される半導体素子のキャパシタ製
造方法を提供することにある。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
め本発明の請求項１記載の半導体素子のキャパシタ製造
方法によると、半導体基板上に基板の表面の所定部分だ
けが露出するようにコンタクトホールが設けられている
層間絶縁膜を形成する段階と、コンタクトホールを含む
層間絶縁膜の上の所定部分に下部電極を形成する段階
と、下部電極を形成した基板を洗浄する第１洗浄段階
と、形成された下部電極の表面露出部にＨＳＧを形成す
る段階と、ＨＳＧが形成された基板を洗浄する第２洗浄
段階と、形成されたＨＳＧの内部にＰＨ3をドーピング
する段階と、ドーピング段階を完了した基板の上に誘電
膜を形成する段階とを含み、ドーピング段階及び誘電膜
形成段階が真空状態を維持したまま連続的に実施され
る。 【００１２】 【００１３】上記の本発明の半導体基板のキャパシタ製
造方法によると、ＰＨ3ドーピング段階と誘電膜形成段
階とが真空状態を維持したまま連続的に実施されるの
で、洗浄作業を従来よりも１〜２回減少させることがで
きるので、工程単純化が図られ、かつＰＨ3ドーピング
の後に別途洗浄工程が不要であり、洗浄工程に起因する
工程不良を防止することができる。 【００１４】 【発明の実施の形態】以下、本発明の実施の形態を示す
複数の実施例について説明する。 （第１実施例）図１は、本発明の第１実施例による半導
体素子のキャパシタ製造方法を示すブロック図である。
図３のに示す半導体素子のキャパシタ構造と図１に示す
ブロック図を参照して第１実施例によるキャパシタの製
造方法を８つの段階に区分して説明する。 【００１５】第１段階２００では、半導体の基板１０の
上に酸化膜材質からなる層間絶縁膜２０が形成される。
第２段階２０５では、下部電極が形成される部分を規定
するマスクパターンを用いて基板１０の表面のうち所定
の部分だけが露出するように層間絶縁膜２０が選択食刻
され、絶縁膜２０の内部にコンタクトホールｈが形成さ
れる。 【００１６】第３段階２１０では、コンタクトホールｈ
の内部を充分に充填するように、基板１０の全面に電極
物質である高濃度Ｐ型不純物をドーピングしたポリシリ
コン膜が形成される。次いで、下部電極が形成される部
位を規定するマスクパターンを用いてポリシリコン膜が
選択食刻される。その結果、コンタクトホールｈを含む
層間絶縁膜２０の上の所定部分にポリシリコン材質から
なる下部電極３０が形成される。 【００１７】第４段階２１５では、下部電極３０が形成
された基板１０の上に残存するパーティクル成分（例え
ば、自然酸化膜などのような汚染物）を除去するために
第１洗浄工程が実施される。第５段階２２０では、キャ
パシタの面積を極大化するため下部電極３０の表面露出
部のみに選択的にＨＳＧ４０が形成される。 【００１８】第６段階２２５では、ＨＳＧ４０の形成が
完了した基板１０の上に残存するパーティクル成分を除
去するために第２洗浄工程が実施される。第７段階２３
０では、枚葉装備を用いて一つのプロセスチャンバ（い
わゆる、枚葉式チャンバという）内でＨＳＧ４０の表面
濃度を高めるためにＰＨ3不純物ドーピング工程２３０
ａと誘電膜形成工程２３０ｂとが真空状態を維持したま
ま連続的に実施される。 【００１９】第８段階２３５では、誘電膜５０の上に高
濃度Ｐ型不純物がドーピングされたポリシリコン膜が形
成され、上部電極が形成される部位を規定するマスクパ
ターンを用いてポリシリコン膜と誘電膜５０とを選択食
刻し、ポリシリコン材質の上部電極６０が形成され、本
工程が完了される。 【００２０】このような工程順序に基づいてキャパシタ
が製造される場合、ＨＳＧが形成された後に実施される
ＰＨ3ドーピング工程と誘電膜形成工程とが枚葉式チャ
ンバ内で真空状態を維持したまま連続的に行われるの
で、ＰＨ3ドーピング後の自然酸化膜の成長自体が行わ
れず、ＰＨ3ドーピングの工程後に別途に後続洗浄作業
を必要としない。 【００２１】このため、ＰＨ3ドーピング後に実施され
る洗浄工程に起因して生じる不良（例えば、キャパシタ
とキャパシタと間のＨＳＧを構成するシリコンの塊が離
脱し不要な位置に付着する現象）などの発生を防ぐこと
により、キャパシタ間のブリッジ誘発によるキャパシタ
破損を防止することができる。さらに、キャパシタの製
造のときに要求される洗浄作業を既存よりも削減するこ
とができ、工程が複雑となることを防止できる。 【００２２】（第２実施例）図２は、本発明の第２実施
例による半導体素子のキャパシタ製造方法を示すブロッ
ク図である。図３に示すキャパシタ構造と図２に示すブ
ロック図とを参照して第２実施例によるキャパシタ製造
方法を６つの段階に区分して説明する。 【００２３】本実施例では、第１実施例と比較するとＨ
ＳＧの形成とＰＨ3ドーピング工程及び誘電膜形成工程
が全て枚葉式チャンバ内で真空状態を維持したまま実施
される点が異なり、ここでは便宜上第１実施例と同一に
進行される部分は簡略に言及し、これと差別化される部
分を中心に説明する。 【００２４】第１段階では、半導体の基板１０上に層間
絶縁膜２０が形成される。第２段階３０５では、層間絶
縁膜２０の内部にコンタクトホールｈが形成される。第
３段階３１０では、コンタクトホールｈを含む層間絶縁
膜２０の上の所定部分にポリシリコン材質の下部電極３
０が形成される。 【００２５】第４段階３１５では、下部電極３０の形成
が完了した基板１０の上に残存するパーティクル成分
（例えば、自然酸化膜などのような汚染物）を除去する
ために洗浄工程が実施される。第５段階３２０では、枚
葉式チャンバ内で下部電極３０の表面露出部にＨＳＧ４
０が形成された後（３２０ａ）、真空状態維持したまま
ＰＨ3不純物ドーピング工程（３２０ｂ）、ならびに誘
電膜５０の形成工程（３２０ｃ）を連続的に実施する。 【００２６】第６段階３２５では、形成された誘電膜５
０の上に高濃度Ｐ型不純物がドーピングされたポリシリ
コン膜が形成され、上部電極が形成される部位を限定す
るマスクパターンを用いてポリシリコン膜と誘電膜５０
とを選択食刻し、ポリシリコン材質の上部電極が形成さ
れ、工程の全てが完了する。 【００２７】このようにキャパシタを製造する場合、Ｈ
ＳＧ４０の形成、ＰＨ3ドーピング及び誘電膜５０の形
成を真空状態を維持したまま連続的に実施することがで
きるので、ＰＨ3ドーピング工程の後に別途の後続洗浄
作業必要とせず、洗浄作業によって発生するキャパシタ
の破損を防止することができる。又、キャパシタの製造
に要する洗浄作業を既存よりも削減することができるの
で、工程が複雑になることを防止する。 【００２８】 【発明の効果】以上、説明したように本発明によると、
半導体基板のキャパシタ製造の際、ＨＳＧを形成した後
に実施されるＰＨ3ドーピング工程と誘電膜の形成工程
とを枚葉式チャンバ内で真空状態を維持したまま連続的
に実施することにより、ＰＨ3ドーピング工程の後の洗
浄作業に起因して生じる不良を防止し、キャパシタの破
損を抑制し、素子を製造するときに数回の洗浄工程が不
必要になるため、工程の単純化を図り得るという効果が
ある。
ャパシタ製造方法に関し、特にＨＳＧ（HemiSpherical
Grain）工程を適用したキャパシタ製造方法に関する。 【０００２】 【従来の技術】半導体素子の高集積化が進行されるに従
い、チップサイズを縮小すると共に大容量メモリを実現
するため、同一の占有面積内でキャパシタが占める面積
を減らし、キャパシタンスを大きく確保しようと努力さ
れている。図３は、従来の製造方法によるキャパシタ構
造を示す断面図である。図３によると、従来のキャパシ
タは大きく、誘電膜５０を介してその上下部に上部電極
６０とＨＳＧ４０を有する下部電極３０が順次積層され
た構造を有する。半導体基板１０にはコンタクトホール
が形成されている層間絶縁膜２０が形成されている。 【０００３】このような構造のキャパシタは、図４に示
すように以下の１０の段階を経て製造される。第１段階
１００では、半導体基板１０の上に層間絶縁膜２０が形
成される。第２段階１０５では、下部電極が形成される
部分を規定するためのマスクパターンを用いて半導体基
板１０の表面のうち所定部分だけが露出するように層間
絶縁膜２０が食刻され、絶縁膜２０内にコンタクトホー
ルｈが形成される。 【０００４】第３段階１１０では、コンタクトホールｈ
の内部が充分に充填されるように表面が露出した基板１
０の上部と層間絶縁膜２０の上に電極物質として高濃度
Ｐ型不純物がドーピングされたアモルファスポリシリコ
ン膜が形成される。次いで、下部電極が形成される部分
を規定するマスクパターンを用いてポリシリコン膜を選
択食刻する。その結果、コンタクトホールｈを含む層間
絶縁膜２０の上の所定部分にポリシリコン材質による下
部電極３０が形成される。 【０００５】第４段階１１５では、下部電極３０が形成
されている基板１０の上に残存するパーティクル成分
（例えば、自然酸化膜などのような汚染物）を除去する
ために第１洗浄工程が実施される。第５段階１２０で
は、キャパシタの面積を極大化するために下部電極３０
のうち表面に露出している部分のみに選択的にＨＳＧ４
０が形成される。 【０００６】第６段階１２５では、ＨＳＧ４０が形成さ
れた基板１０の上に残存するパーティクル成分を除去す
るために第２洗浄工程が実施される。第７段階１３０で
は、ＨＳＧ４０の表面濃度を高めるため「高温かつ低
圧」の条件下で１８０分間、ＨＳＧ４０の内部にＰＨ3
がドーピングされる。第８段階１３５では、ＰＨ3がド
ーピングされた基板１０の上に残存するパーティクル成
分を除去するために第３洗浄工程が実施される。 【０００７】第９段階１４０では、ＨＳＧ４０が形成さ
れた下部電極３０を含む層間絶縁膜２０の上に誘電膜５
０が蒸着される。第１０段階１４５では、誘電膜５０の
上に電極物質として高濃度Ｐ型不純物がドーピングされ
たアモルファスポリシリコン膜が形成され、上部電極が
形成される部位を規定するマスクパターンを用いてこれ
らを選択食刻し、ポリシリコン材質の下部電極６０が形
成され、全行程が完了される。 【０００８】 【発明が解決しようとする課題】しかしながら、上記の
ような工程を適用してキャパシタを製造する場合、素子
製造の際に以下のような問題点が発生する。ＰＨ3ドー
ピング工程と誘電膜の形成工程とがそれぞれ異なるプロ
セスチャンバー又は異なる設備内で個別的に実施される
だけでなく、各段階の工程完了毎に別途の洗浄工程が要
求され、工程進行自体が複雑になるという問題が発生す
る。 【０００９】又、半導体素子（例えば、ＤＲＡＭ（Dyna
mic Radom Access Memory）素子）の集積度が増加する
に従いセル面積が減少し、下部電極の相互間の間隔が狭
くなる。そのためＰＨ3ドーピング工程の後に実施され
る第３洗浄工程の際、ＨＳＧ工程により固まっていたシ
リコンの塊が一部の下部電極３０の表面から離脱し、キ
ャパシタとキャパシタとの間の層間絶縁膜２０上に付着
する現象が発生する。 【００１０】そこで、本発明の目的は、キャパシタの製
造の際、ＨＳＧを形成した後に実施されるＰＨ3ドーピ
ング工程と誘電膜の形成工程とを枚葉式チャンバ（Shee
t FedChamber）内で真空の状態を維持したまま連続的に
進行することにより、ＰＨ3ドーピングを行った後の洗
浄作業による不良の発生、ならびにキャパシタの破損を
防止し、工程が単純化される半導体素子のキャパシタ製
造方法を提供することにある。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
め本発明の請求項１記載の半導体素子のキャパシタ製造
方法によると、半導体基板上に基板の表面の所定部分だ
けが露出するようにコンタクトホールが設けられている
層間絶縁膜を形成する段階と、コンタクトホールを含む
層間絶縁膜の上の所定部分に下部電極を形成する段階
と、下部電極を形成した基板を洗浄する第１洗浄段階
と、形成された下部電極の表面露出部にＨＳＧを形成す
る段階と、ＨＳＧが形成された基板を洗浄する第２洗浄
段階と、形成されたＨＳＧの内部にＰＨ3をドーピング
する段階と、ドーピング段階を完了した基板の上に誘電
膜を形成する段階とを含み、ドーピング段階及び誘電膜
形成段階が真空状態を維持したまま連続的に実施され
る。 【００１２】 【００１３】上記の本発明の半導体基板のキャパシタ製
造方法によると、ＰＨ3ドーピング段階と誘電膜形成段
階とが真空状態を維持したまま連続的に実施されるの
で、洗浄作業を従来よりも１〜２回減少させることがで
きるので、工程単純化が図られ、かつＰＨ3ドーピング
の後に別途洗浄工程が不要であり、洗浄工程に起因する
工程不良を防止することができる。 【００１４】 【発明の実施の形態】以下、本発明の実施の形態を示す
複数の実施例について説明する。 （第１実施例）図１は、本発明の第１実施例による半導
体素子のキャパシタ製造方法を示すブロック図である。
図３のに示す半導体素子のキャパシタ構造と図１に示す
ブロック図を参照して第１実施例によるキャパシタの製
造方法を８つの段階に区分して説明する。 【００１５】第１段階２００では、半導体の基板１０の
上に酸化膜材質からなる層間絶縁膜２０が形成される。
第２段階２０５では、下部電極が形成される部分を規定
するマスクパターンを用いて基板１０の表面のうち所定
の部分だけが露出するように層間絶縁膜２０が選択食刻
され、絶縁膜２０の内部にコンタクトホールｈが形成さ
れる。 【００１６】第３段階２１０では、コンタクトホールｈ
の内部を充分に充填するように、基板１０の全面に電極
物質である高濃度Ｐ型不純物をドーピングしたポリシリ
コン膜が形成される。次いで、下部電極が形成される部
位を規定するマスクパターンを用いてポリシリコン膜が
選択食刻される。その結果、コンタクトホールｈを含む
層間絶縁膜２０の上の所定部分にポリシリコン材質から
なる下部電極３０が形成される。 【００１７】第４段階２１５では、下部電極３０が形成
された基板１０の上に残存するパーティクル成分（例え
ば、自然酸化膜などのような汚染物）を除去するために
第１洗浄工程が実施される。第５段階２２０では、キャ
パシタの面積を極大化するため下部電極３０の表面露出
部のみに選択的にＨＳＧ４０が形成される。 【００１８】第６段階２２５では、ＨＳＧ４０の形成が
完了した基板１０の上に残存するパーティクル成分を除
去するために第２洗浄工程が実施される。第７段階２３
０では、枚葉装備を用いて一つのプロセスチャンバ（い
わゆる、枚葉式チャンバという）内でＨＳＧ４０の表面
濃度を高めるためにＰＨ3不純物ドーピング工程２３０
ａと誘電膜形成工程２３０ｂとが真空状態を維持したま
ま連続的に実施される。 【００１９】第８段階２３５では、誘電膜５０の上に高
濃度Ｐ型不純物がドーピングされたポリシリコン膜が形
成され、上部電極が形成される部位を規定するマスクパ
ターンを用いてポリシリコン膜と誘電膜５０とを選択食
刻し、ポリシリコン材質の上部電極６０が形成され、本
工程が完了される。 【００２０】このような工程順序に基づいてキャパシタ
が製造される場合、ＨＳＧが形成された後に実施される
ＰＨ3ドーピング工程と誘電膜形成工程とが枚葉式チャ
ンバ内で真空状態を維持したまま連続的に行われるの
で、ＰＨ3ドーピング後の自然酸化膜の成長自体が行わ
れず、ＰＨ3ドーピングの工程後に別途に後続洗浄作業
を必要としない。 【００２１】このため、ＰＨ3ドーピング後に実施され
る洗浄工程に起因して生じる不良（例えば、キャパシタ
とキャパシタと間のＨＳＧを構成するシリコンの塊が離
脱し不要な位置に付着する現象）などの発生を防ぐこと
により、キャパシタ間のブリッジ誘発によるキャパシタ
破損を防止することができる。さらに、キャパシタの製
造のときに要求される洗浄作業を既存よりも削減するこ
とができ、工程が複雑となることを防止できる。 【００２２】（第２実施例）図２は、本発明の第２実施
例による半導体素子のキャパシタ製造方法を示すブロッ
ク図である。図３に示すキャパシタ構造と図２に示すブ
ロック図とを参照して第２実施例によるキャパシタ製造
方法を６つの段階に区分して説明する。 【００２３】本実施例では、第１実施例と比較するとＨ
ＳＧの形成とＰＨ3ドーピング工程及び誘電膜形成工程
が全て枚葉式チャンバ内で真空状態を維持したまま実施
される点が異なり、ここでは便宜上第１実施例と同一に
進行される部分は簡略に言及し、これと差別化される部
分を中心に説明する。 【００２４】第１段階では、半導体の基板１０上に層間
絶縁膜２０が形成される。第２段階３０５では、層間絶
縁膜２０の内部にコンタクトホールｈが形成される。第
３段階３１０では、コンタクトホールｈを含む層間絶縁
膜２０の上の所定部分にポリシリコン材質の下部電極３
０が形成される。 【００２５】第４段階３１５では、下部電極３０の形成
が完了した基板１０の上に残存するパーティクル成分
（例えば、自然酸化膜などのような汚染物）を除去する
ために洗浄工程が実施される。第５段階３２０では、枚
葉式チャンバ内で下部電極３０の表面露出部にＨＳＧ４
０が形成された後（３２０ａ）、真空状態維持したまま
ＰＨ3不純物ドーピング工程（３２０ｂ）、ならびに誘
電膜５０の形成工程（３２０ｃ）を連続的に実施する。 【００２６】第６段階３２５では、形成された誘電膜５
０の上に高濃度Ｐ型不純物がドーピングされたポリシリ
コン膜が形成され、上部電極が形成される部位を限定す
るマスクパターンを用いてポリシリコン膜と誘電膜５０
とを選択食刻し、ポリシリコン材質の上部電極が形成さ
れ、工程の全てが完了する。 【００２７】このようにキャパシタを製造する場合、Ｈ
ＳＧ４０の形成、ＰＨ3ドーピング及び誘電膜５０の形
成を真空状態を維持したまま連続的に実施することがで
きるので、ＰＨ3ドーピング工程の後に別途の後続洗浄
作業必要とせず、洗浄作業によって発生するキャパシタ
の破損を防止することができる。又、キャパシタの製造
に要する洗浄作業を既存よりも削減することができるの
で、工程が複雑になることを防止する。 【００２８】 【発明の効果】以上、説明したように本発明によると、
半導体基板のキャパシタ製造の際、ＨＳＧを形成した後
に実施されるＰＨ3ドーピング工程と誘電膜の形成工程
とを枚葉式チャンバ内で真空状態を維持したまま連続的
に実施することにより、ＰＨ3ドーピング工程の後の洗
浄作業に起因して生じる不良を防止し、キャパシタの破
損を抑制し、素子を製造するときに数回の洗浄工程が不
必要になるため、工程の単純化を図り得るという効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体素子のキャパ
シタ製造方法により図３に示すキャパシタを製造する流
れを示すブロック図である。 【図２】本発明の第２実施例による半導体素子のキャパ
シタ製造方法により図３に示すキャパシタを製造する流
れを示すブロック図である。 【図３】一般的な半導体素子のＤＲＡＭキャパシタを示
す断面図である。 【図４】従来の半導体素子のキャパシタ製造方法により
図３に示すキャパシタを製造する流れを示すブロック図
である。 【符号の説明】 １０ 基板 ２０ 層間絶縁膜 ３０ 下部電極 ４０ ＨＳＧ ５０ 誘電膜
シタ製造方法により図３に示すキャパシタを製造する流
れを示すブロック図である。 【図２】本発明の第２実施例による半導体素子のキャパ
シタ製造方法により図３に示すキャパシタを製造する流
れを示すブロック図である。 【図３】一般的な半導体素子のＤＲＡＭキャパシタを示
す断面図である。 【図４】従来の半導体素子のキャパシタ製造方法により
図３に示すキャパシタを製造する流れを示すブロック図
である。 【符号の説明】 １０ 基板 ２０ 層間絶縁膜 ３０ 下部電極 ４０ ＨＳＧ ５０ 誘電膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 権 守永
大韓民国京畿道龍仁市器興邑普羅里450
番地三星アパート104−105
(56)参考文献 特開 平11−176760（ＪＰ，Ａ)
特開 平11−274097（ＪＰ，Ａ)
特開 平５−275342（ＪＰ，Ａ)
特開 平10−284693（ＪＰ，Ａ)
特開 平11−284149（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体基板の上に前記基板の表面の所定
部分だけが露出するようにコンタクトホールが設けられ
ている層間絶縁膜を形成する絶縁膜形成段階と、 前記コンタクトホールを含む前記層間絶縁膜の上の所定
部分に下部電極を形成する下部電極形成段階と、 前記下部電極が形成されている前記基板を洗浄する第１
洗浄段階と、 前記下部電極の表面露出部にＨＳＧを形成するＨＳＧ形
成段階と、 前記ＨＳＧを形成した前記基板を洗浄する第２洗浄段階
と、 前記ＨＳＧの内部にＰＨ3をドーピングするドーピング
段階と、 前記ドーピング段階を完了した前記基板の上に誘電膜を
形成する誘電膜形成段階と、 を含み、 前記ドーピング段階及び前記誘電膜形成段階は、真空状
態を維持したまま連続的に実施されることを特徴とする
半導体素子のキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990047489A KR100361081B1 (ko) | 1999-10-29 | 1999-10-29 | 반도체 소자의 커패시터 제조방법 |
| KR1999P47489 | 1999-10-29 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003301644A Division JP2004015067A (ja) | 1999-10-29 | 2003-08-26 | 半導体素子のキャパシタ製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135802A JP2001135802A (ja) | 2001-05-18 |
| JP3486604B2 true JP3486604B2 (ja) | 2004-01-13 |
Family
ID=19617629
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000241239A Expired - Fee Related JP3486604B2 (ja) | 1999-10-29 | 2000-08-09 | 半導体素子のキャパシタ製造方法 |
| JP2003301644A Pending JP2004015067A (ja) | 1999-10-29 | 2003-08-26 | 半導体素子のキャパシタ製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003301644A Pending JP2004015067A (ja) | 1999-10-29 | 2003-08-26 | 半導体素子のキャパシタ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6391715B1 (ja) |
| JP (2) | JP3486604B2 (ja) |
| KR (1) | KR100361081B1 (ja) |
| TW (1) | TW463287B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100643573B1 (ko) * | 2000-02-11 | 2006-11-13 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
| KR100988082B1 (ko) * | 2003-05-21 | 2010-10-18 | 삼성전자주식회사 | 스택형 커패시터, 그를 구비한 반도체 메모리 소자 및 그제조방법 |
| KR100537522B1 (ko) * | 2004-02-27 | 2005-12-19 | 삼성전자주식회사 | 압전 방식의 잉크젯 프린트헤드와 그 노즐 플레이트의제조 방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2669460B2 (ja) * | 1986-10-29 | 1997-10-27 | 株式会社日立製作所 | エツチング方法 |
| JPH05275342A (ja) * | 1992-03-27 | 1993-10-22 | Toshiba Corp | 薄膜形成方法および薄膜形成装置 |
| US5696014A (en) | 1994-03-11 | 1997-12-09 | Micron Semiconductor, Inc. | Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch |
| KR950034588A (ko) * | 1994-03-17 | 1995-12-28 | 오가 노리오 | 탄탈계 고유전체재료 및 고유전체막의 형성방법 및 반도체장치 |
| JPH08167605A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | シリコン窒化膜の製造方法 |
| US5639685A (en) * | 1995-10-06 | 1997-06-17 | Micron Technology, Inc. | Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon |
| JPH09298284A (ja) | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
| KR100235938B1 (ko) | 1996-06-24 | 1999-12-15 | 김영환 | 반구형 실리콘 제조방법 |
| US5798280A (en) | 1996-12-02 | 1998-08-25 | Micron Technology, Inc. | Process for doping hemispherical grain silicon |
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| KR19990002655A (ko) * | 1997-06-20 | 1999-01-15 | 김영환 | 반도체 소자의 제조 방법 |
| KR100303918B1 (ko) * | 1997-12-08 | 2001-11-30 | 윤종용 | 반도체커패시터제조설비및이를이용한반도체커패시터제조방법 |
| TW385544B (en) * | 1998-03-02 | 2000-03-21 | Samsung Electronics Co Ltd | Apparatus for manufacturing semiconductor device, and method of manufacturing capacitor of semiconductor device thereby |
| JPH11274097A (ja) * | 1998-03-20 | 1999-10-08 | Sony Corp | 半導体装置の製造方法 |
-
1999
- 1999-10-29 KR KR1019990047489A patent/KR100361081B1/ko not_active IP Right Cessation
-
2000
- 2000-08-09 JP JP2000241239A patent/JP3486604B2/ja not_active Expired - Fee Related
- 2000-09-29 TW TW089120262A patent/TW463287B/zh not_active IP Right Cessation
- 2000-10-27 US US09/697,515 patent/US6391715B1/en not_active Expired - Fee Related
-
2002
- 2002-03-14 US US10/096,962 patent/US6472269B2/en not_active Expired - Fee Related
-
2003
- 2003-08-26 JP JP2003301644A patent/JP2004015067A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100361081B1 (ko) | 2002-11-18 |
| JP2001135802A (ja) | 2001-05-18 |
| KR20010039195A (ko) | 2001-05-15 |
| US6472269B2 (en) | 2002-10-29 |
| TW463287B (en) | 2001-11-11 |
| US6391715B1 (en) | 2002-05-21 |
| US20020102792A1 (en) | 2002-08-01 |
| JP2004015067A (ja) | 2004-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050280154A1 (en) | Semiconductor memory device | |
| KR100301369B1 (ko) | 반도체메모리장치의커패시터제조방법 | |
| JP3486604B2 (ja) | 半導体素子のキャパシタ製造方法 | |
| US6040209A (en) | Semiconductor memory device and method of forming transistors in a peripheral circuit of the semiconductor memory device | |
| JP4099442B2 (ja) | メモリセルのための改良されたコンタクト | |
| JP2005026719A (ja) | 半導体メモリ装置 | |
| JP3419792B2 (ja) | 半導体装置の製造方法 | |
| US6194266B1 (en) | Method for forming a capacitor having selective hemispherical grained polysilicon | |
| KR20020078432A (ko) | 반도체 메모리 장치의 제조 방법 | |
| KR0185636B1 (ko) | 단차특성이 개선된 반도체 메모리 장치의 커패시터 제조방법 | |
| US20030186510A1 (en) | Seniconductor memory device with capacitor | |
| KR100679251B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR100618693B1 (ko) | 캐패시터의 스토리지노드 전극 형성방법 | |
| KR0147636B1 (ko) | 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법 | |
| JPH1012837A (ja) | 半導体集積回路装置の製造方法 | |
| KR0166032B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0168401B1 (ko) | 커패시터의 제조방법 | |
| JPH02122560A (ja) | 半導体記憶装置 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| KR100886704B1 (ko) | 캐패시터의 스토리지노드 전극 형성 방법 | |
| JPH08148657A (ja) | 半導体装置及びその製造方法 | |
| KR19990039563A (ko) | 반구형 실리콘층을 갖는 커패시터 제조방법 | |
| KR20000047885A (ko) | Ｈｓｇ 용량 소자의 형성 방법 | |
| JPH09153596A (ja) | 半導体装置の製造方法 | |
| KR19980086051A (ko) | 반도체 소자의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091024 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |