KR100398570B1 - 강유전체 커패시터의 제조방법 - Google Patents

강유전체 커패시터의 제조방법 Download PDF

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Abstract

본 발명은 공정을 단순화하고, 커패시터의 면적을 축소시킬 수 있는 강유전체 커패시터의 제조방법에 관한 것으로, 트랜지스터 등과 같은 소자를 구비한 반도체 기판을 준비하는 단계, 상기 반도체 기판에 절연막을 증착하고, 상기 절연막이 소정부분 노출되도록 제 1 네가티브 슬로프 포토레지스트 패턴을 형성하는 단계와, 상기 제 1 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용하여 상기 절연막상에 하부전극을 형성하는 단계와, 상기 하부전극상에 선택적으로 강유전체막을 형성하고, 상기 강유전체막 및 하부전극이 소정부분 노출되도록 제 2 네가티브 슬로프 포토레지스트 패턴을 형성하는 단계와, 상기 제 2 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용하여 강유전체막과 하부전극상에 상부전극과 베리어 금속층을 차례로 형성하는 단계와, 상기 베리어 금속층과 기판 표면이 소정부분 노출되도록 콘택홀을 갖는 층간 절연막을 형성하는 단계와, 상기 콘택홀내에 플러그 금속층을 형성하는 단계와, 상기 플러그 금속층과 연결되도록 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

강유전체 커패시터의 제조방법{METHOD FOR MANUFACTURING OF FERROELECTRIC CAPACITOR}
본 발명은 강유전체 커패시터의 제조방법에 관한 것으로, 특히 공정을 단순화하고, 커패시터의 면적을 축소시킬 수 있는 강유전체 커패시터의 제조방법에 관한 것이다.
반도체 메모리가 고집화되어 감에 셀 면적도 감소하고 있다. 이러한 셀 면적의 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출능력을 감소시키고, 소프트 에러(soft error)율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자 동작시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 커패시턴스의 확보가 요구된다.
제한된 셀 면적에서 메모리 셀의 커패시턴스를 증가시키기 위한 방법으로는 유전체막을 박막화하는 방법, 커패시터의 유효면적을 증가시키는 방법 그리고 유전상수가 큰 물질을 유전체막으로 사용하는 방법 등이 있다. 이중 유전체막의 두께를 100Å 이하로 박막화하는 경우에는 파울러-노드하임 전류(Fowler-Nodeheim current)에 의해 소자의 신뢰성이 저하되므로, 대용량 메모리 장치에 적용하기에 어렵다는 단점이 있다. 그리고 커패시터의 구조를 3차원 구조로 입체화하는 방법은 이를 제조하기 위한 복잡한 공정이 수반되고, 제조단가가 상승하는 단점이 있다.
이하, 첨부된 도면을 참조하여 종래의 강유전체 커패시터의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1j는 종래의 강유전체 커패시터의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 트랜지스터(도시되지 않음) 등과 같은 소자가 형성된 반도체 기판(10) 상에 절연막(11)을 형성하고, 상기 절연막(11)상에스퍼터(sputter) 방식을 이용하여 제 1 금속전극(12)을 증착한다. 이때, 상기 제 1 금속전극(12)은 백금(Pt)을 사용하고, 두께는 2000Å이다. 그리고 상기 절연막(11)은 산화막이다.
이어, 상기 제 1 금속전극(12)상에 젤 상태의 강유전체막(13) 증착하고, 상기 강유전체막(13)상에 스퍼터 방식을 이용하여 제 2 금속전극(14)을 증착한다. 이때, 상기 강유전체막(13)은 SBT(Strontium Bithmuth Tantalite)이다. 그리고 상기 제 2 금속전극(14)은 백금(Pt)을 사용하고, 두께는 2000Å이다.
도 1b에 도시한 바와 같이 상기 제 2 금속전극(14)상에 제 1 포토레지스트(15)를 증착하고, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(15)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(15)를 마스크로 이용한 식각공정으로 상기 강유전체막(13)이 소정부분 노출되도록 제 2 금속전극(14)을 선택적으로 제거하여 커패시터의 상부전극(14a)을 형성한다. 이때, 상기 제 2 금속전극(14a)은 건식식각 공정을 이용하여 선택적으로 제거한다.
도 1c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(15)를 제거한 후, 상기 상부전극(14a)을 포함한 강유전체막(13)상에 제 2 포토레지스트(16)를 증착하고 노광 및 현상공정을 이용하여 제 2 포토레지스트(16)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(16)를 마스크로 이용한 식각공정으로 상기 제 1 금속전극(12)이 소정부분 노출되도록 강유전체막(13)을 선택적으로 제거한다. 이때, 상기 강유전체막(13)은 건식식각 공정을 이용하여 선택적으로 제거한다.
도 1d에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(16)를 제거한 후, 상기 강유전체막(13)을 포함한 제 1 금속전극(12)상에 제 3 포토레지스트(17)를 증착하고, 노광 및 현상공정을 이용하여 제 3 포토레지스트(17)를 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(17)를 마스크로 이용한 식각공정으로 상기 절연막(11)이 노출되도록 제 1 금속전극(12)을 선택적으로 제거하여 커패시터의 하부전극(12a)을 형성한다. 이때, 상기 제 1 금속전극(12)은 건식식각 공정을 이용하여 선택적으로 제거한다.
한편, 상기 하부전극(12a) 및 상부전극(14a)을 형성하기 위한 제 1, 제 2, 제 3 포토레지스트(15)(16)(17)간에 얼라인(align)유지가 어렵다. 따라서, 공정마진을 확보하기 위해 커패시터의 사이즈가 실제 요구량에 비해 비효율적으로 커진다.
도 1e에 도시한 바와 같이 상기 상부전극(14a)을 포함한 기판(10) 전면에 제 1 층간 절연막(18)을 증착하고 평탄화한 후, 상기 제 1 층간 절연막(18)상에 제 4 포토레지스트(19)를 증착한다. 그리고 노광 및 현상공정을 이용하여 상기 제 4 포토레지스트(19)를 패터닝한 후, 상기 패터닝된 제 4 포토레지스트(19)를 마스크로 이용하여 상기 상부전극(14a)과 하부전극(12a)이 소정부분 노출되도록 상기 제 1 층간 절연막(18)을 제거하여 제 1 콘택홀(19)을 형성한다. 이때, 상기 제 1 층간 절연막(18)은 PMD(pre-metal dielectric)을 사용한다.
도 1f에 도시한 바와 같이 상기 패터닝된 제 4 포토레지스트(19)를 제거한후, 상기 제 1 콘택홀(20)을 포함한 제 1 층간 절연막(18)상에 스퍼터닝 방법으로 커패시터의 열화를 방지하는 베리어 금속층(21)을 증착한다. 이때, 상기 베리어 금속층(21)은 TiN을 사용하고, 외부로부터 전극으로의 확산을 막아준다.
도 1g에 도시한 바와 같이 상기 베리어 금속층(21)상에 제 5 포토레지스트(22)를 증착하고, 노광 및 현상공정을 이용하여 상기 제 5 포토레지스트(22)를 패터닝한다. 그리고 상기 패터닝된 제 5 포토레지스트(22)를 마스크로 이용한 건식식각 공정으로 상기 베리어 금속층(21)을 선택적으로 제거한다. 즉, 상기 베리어 금속층(21)은 커패시터의 콘택 부분만 남기고 제거된다.
도 1h에 도시한 바와 같이 상기 패터닝된 제 5 포토레지스트(22)를 제거한 후, 상기 베리어 금속층(21)을 포함한 제 1 층간 절연막(18)상에 제 6 포토레지스트(13)를 증착한다. 그리고 노광 및 현상공정을 이용하여 제 6 포토레지스트(23)를 패터닝하고, 상기 패터닝된 제 6 포토레지스트(23)를 마스크로 이용한 건식식각 공정으로 상기 제 1 층간 절연막(18)과 절연막(11)을 선택적으로 제거하여 상기 기판(10) 표면이 노출되도록 제 2 콘택홀(24)을 형성한다.
도 1i에 도시한 바와 같이 상기 패터닝된 제 6 포토레지스트(23)를 제거한 후, 상기 제 1, 제 2 콘택홀(20)(24)을 포함한 제 1 층간 절연막(18)상에 플러그 금속층(25)을 증착한다. 그리고 상기 플러그 금속층(25)에 에치백 공정 또는 CMP 공정을 이용하여 상기 제 1, 제 2 콘택홀(20)(24)에만 남도록 형성한다. 이때, 상기 플러그 금속층(25)은 Ti+TiN+W의 멀티층(multi-layer)이고, 상기 Ti의 두께는 900Å, TiN의 두께는 300Å 그리고 W의 두께는 5000Å이다.
한편, 상기 제 1 콘택홀(20) 주위에 있는 볼록한 베리어 금속층(21) 방벽주위에 상기 플러그 금속층(25)이 잔존하여 커패시터가 절연 특성을 저하시킨다.
도 1j에 도시한 바와 같이 상기 플러그 금속층(25)을 포함한 제 1 층간 절연막(18)상에 금속배선(26)을 증착하고, 포토리소그래피 공정을 이용한 건식식각 공정으로 상기 금속배선(26)을 선택적으로 제거하여 상호연결 금속배선(26)을 형성한다. 이때, 상기 금속배선(26)은 Ti, TiN, Al의 멀티 금속층이고, 상기 Ti의 두께는 100Å, 상기 TiN의 두께는 150Å 그리고 Al의 두께는 5000Å이다.
그러나 상기와 같은 종래의 강유전체 커패시터의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
커패시터의 하부전극 및 상부전극으로 사용하는 백금을 건식식각함으로 산화문제 및 부산물에 따른 오염이 발생하였다. 따라서, 전극열화가 발생하고 커패시터의 특성이 떨어진다.
그리고 커패시터를 형성하기 위해 사용되는 마스크간에 얼라인 유지가 어렵다. 따라서, 공정마진을 확보하기 위해 커패시터의 사이즈가 실제 요구량에 비해 비효율적으로 커진다.
또한, 상부전극 및 하부전극과 금속배선을 연결시키기 위한 콘택을 형성한 후, 커패시터의 열화를 방지하는 베리어 금속층을 형성하고, 기판과 금속배선을 연결시키는 콘택을 형성하므로 두 단계에 걸쳐 콘택을 형성하였다. 따라서, 공정이 길어지고 포토레지스트를 이용한 건식식각의 중복으로 얼라인이 어렵다.
그리고 베리어 금속층 방벽에 플러그 금속층이 잔존하므로 커패시터의 절연 특성을 저하시킨다.
즉, 종래의 강유전체 커패시터는 하부전극, 상부전극으로 사용하는 백금의 건식식각에 따른 전극열화가 발생되어 전체적인 커패시터 특성이 저하된다. 그리고 베리어 금속층을 국부적으로 사용함으로 추가공정이 많다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 네가티브 슬로프(Negative Slope) 포토레지스트를 리프트-오프 방식을 이용하여 하부전극 및 상부전극을 형성하므로 공정을 단순화하고 생산단가를 감소시킬 수 있는 강유전체 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j는 종래의 커패시터의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 강유전체 커패시터의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 제 1 절연막
102 : 제 1 포토레지스트 103a : 하부전극
104 : 강유전체 105 : 제 2 포토레지스트
106 : 제 3 포토레지스트 107a : 상부전극
108 : 베리어 금속층 109 : 층간 절연막
110 : 제 4 포토레지스트 111 : 콘택홀
112 : 플러그 금속층 113 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명의 강유전체 커패시터의 제조방법은 트랜지스터 등과 같은 소자를 구비한 반도체 기판을 준비하는 단계, 상기 반도체 기판에 절연막을 증착하고, 상기 절연막이 소정부분 노출되도록 제 1 네가티브 슬로프 포토레지스트 패턴을 형성하는 단계와, 상기 제 1 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용하여 상기 절연막상에 하부전극을 형성하는 단계와, 상기 하부전극상에 선택적으로 강유전체막을 형성하고, 상기 강유전체막 및 하부전극이 소정부분 노출되도록 제 2 네가티브 슬로프 포토레지스트 패턴을 형성하는 단계와, 상기 제 2 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용하여 강유전체막과 하부전극상에 상부전극과 베리어 금속층을 차례로 형성하는 단계와, 상기 베리어 금속층과 기판 표면이 소정부분 노출되도록 콘택홀을 갖는 층간 절연막을형성하는 단계와, 상기 콘택홀내에 플러그 금속층을 형성하는 단계와, 상기 플러그 금속층과 연결되도록 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 강유전체 커패시터의 제조방법은 상기 하부전극과 상부전극은 백금인 것이 바람직하다.
또한, 상기 하부전극의 형성은 상기 제 1 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용한 방향성 스퍼터닝 방식을 이용하여 절연막상에 제 1 금속전극을 증착하는 단계와, 상기 제 1 네가티브 슬로프 포토레지스트 패턴과 제 1 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 1 금속전극을 동시에 제거하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제 1 네가티브 슬로프 포토레지스트 패턴과 제 1 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 1 금속전극은 습식식각 공정을 이용하여 제거하는 것이 바람직하다.
또한, 상기 하부전극 형성은 포토레지스트 리프트-오프 방식을 이용하는 것이 바람직하다.
또한, 상기 강유전체막 형성은 상기 하부전극을 포함한 기판 전면에 강유전체막을 증착하는 단계와, 상기 하부전극이 소정부분 노출되도록 라인(line)형 포토레지스트 패턴을 마스크로 이용한 건식식각 공정으로 상기 강유전체막을 선택적으로 제거하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 상부전극과 베리어 금속층 형성은 상기 제 2 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용한 방향성 스퍼터닝 방식을 이용하여 상기 강유전체막과 하부전극상에 제 2 금속전극과 베리어 금속층을 차례로 증착하는 단계와, 상기 제 2 네가티브 슬로프 포토레지스트 패턴과 제 2 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 2 금속전극과 베리어 금속층을 동시에 제거하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제 2 네가티브 슬로프 포토레지스트 패턴과 제 2 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 2 금속전극과 베리어 금속층은 습식식각 공정을 이용하여 동시에 제거하는 것이 바람직하다.
또한, 상기 상부전극과 베리어 금속층 형성은 포토레지스트 리프트-오프 방식을 이용하는 것이 바람직하다.
또한, 상기 베리어 금속층은 TiN인 것이 바람직하다.
또한, 상기 베리어 금속층은 건식식각 공정의 스토퍼로 이용되는 것이 바람직하다.
또한, 상기 층간 절연막은 PMD(pre-metal dielectric)인 것이 바람직하다.
또한, 상기 플러그 금속층은 Ti 900Å과 TiN 300Å 그리고 W 5000Å으로 이루어진 멀티층인 것이 바람직하다.
또한, 상기 플러그 금속층은 건식식각 공정을 이용하여 형성하는 것이 바람직하다.
또한, 상기 금속배선 패턴은 Ti 100Å과 TiN 150Å 그리고 Al 5000Å로 이루어진 멀티층인 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 강유전체 커패시터의 제조방법에 대하여 보다 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 강유전체 커패시터의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 트랜지스터(도시되지 않음) 등과 같은 소자가 형성된 반도체 기판(100) 상에 제 1 절연막(101)을 형성한 후, 상기 제 1 절연막(101)상에 제 1 포토레지스트(102)를 증착하고, 노광 및 현상공정을 이용하여 네가티브 슬로프 형상의 제 1 포토레지스트 패턴(102)을 형성한다.
이어, 상기 네가티브 슬로프 형상의 제 1 포토레지스트 패턴(102)을 마스크로 이용하여 방향성 스토퍼닝 방식으로 상기 제 1 절연막(101)상 및 네가티브 슬로프 형상의 제 1 포토레지스트 패턴(102)상에 제 1 금속전극(103)을 증착한다. 이때, 상기 제 1 금속전극(103)은 백금(Pt)이다.
도 2b에 도시한 바와 같이 상기 네가티브 슬로프 형상의 제 1 포토레지스트(102)와 제 1 포토레지스트 패턴(102)상에 형성된 제 1 금속전극(103)을 동시에 제거하여 상기 제 1 절연막(102)상에 선택적으로 커패시터의 하부전극(103a)을 형성한다. 이때, 상기 네가티브 슬로프 형상의 제 1 포토레지스트 패턴(102) 및 제 1 포토레지스트 패턴상의 제 1 금속전극(103)은 습식식각 공정을 이용하여 제거한다.
또한, 상기 제 1 금속전극(103)은 포토레지스트 리프트-오프(lift-off) 방식을 이용하여 상기 네가티브 슬로프 형상의 제 1 포토레지스트 패턴(102)상에 형성된 제 1 금속전극(103)을 제거하므로 상기 제 1 절연막(101)상에 하부전극(103a)을 형성한다.
이어, 상기 하부전극(103a)을 포함한 제 1 절연막(101)상에 강유전체막(104)을 증착하고, 상기 강유전체막(104)상에 제 2 포토레지스트(105)를 증착한 후, 노광 및 현상공정을 이용하여 상기 제 2 포토레지스트(105)를 패터닝한다. 이때, 상기 강유전체막(104)은 SBT이다.
그리고 상기 패터닝된 제 2 포토레지스트(105)를 마스크로 이용한 건식식각 공정으로 상기 하부전극(103a)이 소정부분 노출되도록 강유전체막(104)을 선택적으로 제거한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(105)를 제거한 후, 상기 강유전체막(104)을 포함한 제 1 절연막(104)상에 제 3 포토레지스트(106)를 증착한다. 그리고 노광 및 현상공정을 이용하여 네가티브 슬로프 형상의 제 3 포토레지스트 패턴(106)을 형성한다.
이어, 상기 네가티브 슬로프 형상의 제 3 포토레지스트 패턴(106)을 마스크로 이용하여 방향성 스퍼터닝 방식으로 제 2 금속전극(107)을 증착하고, 상기 제 2 금속전극(107)상에 베리어 금속층(108)을 차례로 증착한다. 즉, 상기 제 2 금속전극(107)은 상기 네가티브 슬로프 형상의 제 3 포토레지스트 패턴(106), 강유전체막(104) 그리고 하부전극(103a)상에 선택적으로 형성한다.
도 2d에 도시한 바와 같이 상기 네가티브 슬로프 형상의 제 3 포토레지스트(106)와 제 3 포토레지스트 패턴상에 형성된 제 2 금속전극(107), 베리어 금속층(108)을 동시에 제거하여 상기 강유전체막(104)상에 선택적으로 커패시터의 상부전극(107a)과 베리어 금속층(108)을 형성한다. 따라서, 상기 상부전극(107a)과 하부전극(103a)의 콘택 부분에 베리어 금속층(108)이 잔존하므로 커패시터 전극 특성 열화를 억제할 수 있다. 이때, 상기 네가티브 슬로프 형성의 제 3 포토레지스트 패턴(106)과, 제 2 금속전극(107) 그리고 베리어 금속층(108)은 습식식각 공정을 이용하여 선택적으로 제거한다.
또한, 포토레지스트 리프트-오프 방식을 이용하여 상기 네가티브 슬로프 형상의 제 3 포토레지스트 패턴(106)상에 형성된 제 2 금속전극(107)과 베리어 금속층(108)을 제거한다.
이어, 상기 베리어 금속층(108)을 포함한 기판(100) 전면에 층간 절연막(109)을 증착하고 평탄화한 후, 상기 층간 절연막(109)상에 제 4 포토레지스트(110)를 증착한다.
그리고 노광 및 현상공정을 이용하여 상기 제 4 포토레지스트(110)를 패터닝한 후, 상기 패터닝된 제 4 포토레지스트(110)를 마스크로 이용한 건식식각 공정으로 상기 층간 절연막(109)과 제 1 절연막(101)을 선택적으로 제거하여 상기 베리어 금속층(108)과 기판(100) 표면이 소정부분 노출되도록 콘택홀(111)을 형성한다. 이때, 상기 층간 절연막(109)은 PMD(pre-metal dielectric)을 사용한다.
도 2e에 도시한 바와 같이 상기 패터닝된 제 4 포토레지스트(110)를 제거한 후, 상기 콘택홀(111)을 포함한 층간 절연막(109)상에 플러그 금속층(112)을 증착한다. 그리고 상기 플러그 금속층(112)에 전면 건식식각 공정을 이용하여 상기 콘택홀(111)에만 남도록 플러그 금속층(112)을 형성한다. 이때, 상기 플러그 금속층(112)은 Ti 900Å, TiN 300Å 그리고 W 5000Å으로 이루어진 멀티층이다.
도 2f에 도시한 바와 같이 상기 플러그 금속층(112)을 포함한 층간 절연막(109)상에 금속배선(113)을 증착하고, 포토리소그래피 공정을 이용한 건식식각 공정으로 상기 금속배선(113)을 선택적으로 제거하여 상호연결 금속배선(113)을 형성한다. 이때, 상기 금속배선(113)은 Ti 100Å, TiN 150Å 그리고 Al 5000Å로 이루어진 멀티층이다.
이상에서 설명한 바와 같이 본 발명의 강유전체 커패시터의 제조방법에 의하면, 건식식각이 어려운 백금(Pt), 금(Au), 구리(Cu) 등을 사용하는 소자에 네가티브 슬로프 포토레지스트 및 리프트-오프 방식을 이용하므로 공정의 안정성 및 간소화를 구현할 수 있다.
그리고 상부전극 및 하부전극와 베리어 금속층간의 접촉 특성이 향상되므로 전체적인 커패시터의 수율을 증가시킬 수 있다.
또한, 중첩되는 마스크 수를 줄임으로써 얼라인 마진을 확보할 수 있어 커패시터의 면적증가를 억제할 수 있다.
따라서, 안정된 커패시터를 제조 공정할 수 있고, 공정을 단순화하여 생산단가를 감소시킬 수 있으며, 소자 면적을 축소시킴으로써 생산 효율을 증가시킬 수 있다.

Claims (15)

  1. 트랜지스터를 구비한 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 절연막을 증착하고, 상기 절연막이 소정부분 노출되도록 제 1 네가티브 슬로프 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 네가티브 슬로프 포토레지스트 패턴 및 절연막 위에 백금을 증착하고 나서, 상기 제 1네가티브 슬로프 포토레지스트 패턴을 리프트 오프하여 상기 제 1네가티브 슬로프 포토레지스트 패턴 상의 백금을 제거하고 상기 절연막상에 하부전극을 형성하는 단계;
    상기 하부전극상에 선택적으로 강유전체막을 형성하고, 상기 강유전체막 및 하부전극이 소정부분 노출되도록 제 2 네가티브 슬로프 포토레지스트 패턴을 형성하는 단계;
    상기 구조 전면에 백금 및 베리어 금속층을 증착하고 나서, 상기 제 2 네가티브 슬로프 포토레지스트 패턴을 리프트-오프하여 상기 제 2 네가티브 슬로프 포토레지스트 패턴 상의 백금 및 베리어 금속층을 선택 제거하고 강유전체막과 하부전극상에 상부전극과 베리어 금속을 차례로 형성하는 단계;
    상기 베리어 금속과 기판 표면이 소정부분 노출되도록 콘택홀을 갖는 층간 절연막을 형성하는 단계;
    상기 콘택홀내에 플러그 금속층을 형성하는 단계; 및
    상기 플러그 금속층과 연결되도록 금속배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 하부전극의 형성단계는 상기 제 1 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용한 방향성 스퍼터닝 방식을 이용하여 절연막상에 제 1 금속전극을 증착하는 단계와;
    상기 제 1 네가티브 슬로프 포토레지스트 패턴과 제 1 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 1 금속전극을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 네가티브 슬로프 포토레지스트 패턴과 제 1 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 1 금속전극은 습식식각 공정을 이용하여 제거하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 강유전체막 형성단계는 상기 하부전극을 포함한 기판 전면에 강유전체막을 증착하는 단계와;
    상기 하부전극이 소정부분 노출되도록 라인(line)형 포토레지스트 패턴을 마스크로 이용한 건식식각 공정으로 상기 강유전체막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  7. 제 1 항에 있어서,
    상기 상부전극과 베리어 금속층 형성단계는 상기 제 2 네가티브 슬로프 포토레지스트 패턴을 마스크로 이용한 방향성 스퍼터닝 방식을 이용하여 상기 강유전체막과 하부전극상에 제 2 금속전극과 베리어 금속층을 차례로 증착하는 단계와;
    상기 제 2 네가티브 슬로프 포토레지스트 패턴과 제 2 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 2 금속전극과 베리어 금속층을 동시에 제거하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 제 2 네가티브 슬로프 포토레지스트 패턴과 제 2 네가티브 슬로프 포토레지스트 패턴상에 형성된 제 2 금속전극과 베리어 금속층은 습식식각 공정을 이용하여 동시에 제거하는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 베리어 금속층은 TiN인 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  11. 제 1 항에 있어서,
    상기 베리어 금속층은 건식식각 공정의 스토퍼로 이용되는 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  12. 제 1 항에 있어서,
    상기 층간 절연막은 PMD(pre-metal dielectric)인 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  13. 제 1 항에 있어서,
    상기 플러그 금속층은 900Å 두께의 Ti과 300Å 두께의 TiN과 그리고 5000Å 두께의 W으로 이루어진 멀티층인 것을 특징으로 하는 강유전체 커패시터의 제조방법.
  14. 제 1 항에 있어서,
    상기 플러그 금속층은 건식식각 공정을 이용하여 형성하는 것을 특징으로 강유전체 커패시터의 제조방법.
  15. 제 1 항에 있어서,
    상기 금속배선 패턴은 100Å 두께의 Ti과 150Å 두께의 TiN 그리고 5000Å 두께의 Al으로 이루어진 멀티층인 것을 특징으로 하는 강유전체 커패시터의 제조방법.
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