KR20020037499A - 반도체 소자의 제조방법 - Google Patents

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KR20020037499A
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이창헌
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박종섭
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
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    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

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Abstract

본 발명은 플레이트 전극과 금속 배선간의 콘택 저항을 줄이도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 트랜지스터 및 비트 라인을 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막 및 제 1 질화막을 형성하는 단계와, 상기 층간 절연막 및 제 1 질화막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀의 내부의 폴리 실리콘 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 산화막을 형성하고 상기 폴리 실리콘 플러그 및 그에 인접한 질화막의 표면이 노출되도록 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀의 저면과 측면에 스토리지 노드 전극을 형성하는 단계와, 상기 스토리지 노드 전극의 표면에 유전체막 및 플레이트 전극을 형성하는 단계와, 상기 플레이트 전극상에 제 2 질화막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 산화막을 형성하는 단계와, 상기 제 2 질화막 및 제 1 질화막의 표면이 노출되도록 상기 제 2 산화막 및 제 1 산화막을 선택적으로 제거하여 제 3 콘택홀을 형성하는 단계와, 상기 노출된 제 2 질화막 및 제 1 질화막을 선택적으로 제거하는 단계와, 상기 제 3 콘택홀의 내부에 금속 콘택을 형성하고 상기 금속 콘택에 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 금속 배선과 플레이트(plate) 전극간의 콘택 저항을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것이다.
반도체 제조 공정에 있어 디자인 룰(design rule)이 감소함에 따라 캐패시터 높이(capacitor height) 증가와 층간 절연막의 평탄화에 기인한 금속 콘택의 높이는 증가하고 있다.
이로 인하여 금속 콘택을 형성하기 위한 콘택홀 형성시 식각 타켓(target)이 증가하여 플레이트 전극이 과다 식각되고, 플레이트 전극의 과다 식각은 금속 배선과 플레이트 전극간의 콘택 저항을 증가시키고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 복수개의 트랜지스터(12) 및 비트 라인(13)이 형성된 반도체 기판(11)의 전면에 층간 절연막(14)과 질화막(15)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 질화막(15)과 층간 절연막(14)을 선택적으로 제거하여 제 1 콘택홀(16)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착한 후 평탄화 공정(에치백 또는 CMP)을 실시하여 상기 제 1 콘택홀(16)의 내부에 폴리 실리콘 플러그(17)를 형성한다.
도 1c에 도시한 바와 같이, 상기 폴리 실리콘 플러그(17)를 포함한 반도체 기판(11)의 전면에 제 1 산화막(18)을 증착하고, 포토 및 식각공정을 통해 상기 폴리 실리콘 플러그(17) 및 그에 인접한 질화막(15)의 표면이 소정부분 노출되도록 상기 제 1 산화막(18)을 선택적으로 제거하여 제 2 콘택홀(19)을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 2 콘택홀(19)을 포함한 반도체 기판(11)의 전면에 스토리지 노드 전극 물질(예를 들면 폴리 실리콘이나 백금 등) 및 제 2 산화막(21)을 차례로 증착한다.
이어, 상기 제 2 산화막(21) 및 스토리지 노드 전극 물질이 상기 제 2 콘택홀(19)의 내부에만 남도록 벌크(bulk) 식각에 의해 스토리지 노드 전극(20)을 형성한다.
도 1e에 도시한 바와 같이, 상기 제 2 콘택홀(19)의 내부에 잔류한 제 2 산화막(21)을 선택적으로 제거하고, 상기 스토리지 노드 전극(20)을 포함한 전면에 유전체막(22)을 형성한다.
여기서 상기 제 2 산화막(21) 제거시 다른 부분(코어 및 페리 영역)은 마스크를 이용하여 커버하고 있어 식각이 되지 않는다.
이어, 상기 유전체막(22)상에 플레이트 전극 물질을 증착한 후, 포토 및 식각공정을 통해 상기 플레이트 전극 물질 및 유전체막을 선택적으로 제거하여 플레이트 전극(23)을 형성한다.
도 1f에 도시한 바와 같이, 상기 플레이트 전극(23)을 포함한 반도체 기판(11)의 전면에 제 3 산화막(24)을 형성하고, 포토 및 식각공정을 통해 상기 플레이트 전극(23) 및 비트 라인(13)의 표면이 소정부분 노출되도록 상기 제 3 산화막(24) 및 제 1 산화막(18) 그리고 질화막(15) 및 층간 절연막(14)을 선택적으로 제거하여 제 3 콘택홀(25)을 형성한다.
여기서 상기 제 3 콘택홀(25)은 산화막과 질화막간의 선택비가 없는 CHF3가스를 주 식각가스로 사용하여 한번의 식각공정에 의해 형성한다.
도 1g에 도시한 바와 같이, 상기 제 3 콘택홀(25)의 내부에 금속 콘택(26)을 형성하고, 상기 금속 콘택(26) 및 그에 인접한 제 3 산화막(24)상에 금속 배선(27)을 형성한다.
여기서 상기 금속 콘택(26)은 베리어 금속막(도시되지 않음) 및 텅스텐막(도시되지 않음)을 차례로 증착한 후, 에치백이나 CMP 공정에 의해 형성하고, 상기 금속 배선(27)은 텅스텐막 또는 알루미늄막을 증착한 후 포토 및 식각 공정을 통해 선택적으로 제거하여 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 캐패시터의 높이 증가로 인하여 금속 콘택의 높이도 증가하여 금속 콘택을 형성하기 위한 콘택홀 형성시 플레이트 전극이 과다 식각됨으로서 금속 배선과플레이트 전극간의 콘택 저항이 증가한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 금속 콘택을 형성하기 위한 콘택홀 형성시 플레이트 전극의 과다 식각을 방지하여 플레이트 전극과 금속 배선간의 콘택 저항을 줄이도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 트랜지스터
33 : 비트 라인 34 : 층간 절연막
35 : 제 1 질화막 36 : 제 1 콘택홀
37 : 폴리 실리콘 플러그 38 : 제 1 산화막
39 : 제 2 콘택홀 40 : 스토리지 노드 전극
41 : 제 2 산화막 42 : 유전체막
43 : 플레이트 전극 44 : 질화막
45 : 제 3 산화막 46 : 제 3 콘택홀
47 : 금속 콘택 48 : 금속 배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 트랜지스터 및 비트 라인을 차례로 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막 및 제 1 질화막을 형성하는 단계와, 상기 층간 절연막 및 제 1 질화막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀의 내부의 폴리 실리콘 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 산화막을 형성하고 상기 폴리 실리콘 플러그 및 그에 인접한 질화막의 표면이 노출되도록 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀의 저면과 측면에 스토리지 노드 전극을 형성하는 단계와, 상기 스토리지 노드 전극의 표면에 유전체막 및 플레이트 전극을 형성하는 단계와, 상기 플레이트 전극상에 제 2 질화막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 산화막을 형성하는 단계와, 상기 제 2 질화막 및 제 1 질화막의 표면이 노출되도록 상기 제 2 산화막 및 제 1 산화막을 선택적으로 제거하여 제 3 콘택홀을 형성하는 단계와, 상기 노출된 제 2 질화막 및 제 1 질화막을 선택적으로 제거하는 단계와, 상기 제 3 콘택홀의 내부에 금속 콘택을 형성하고 상기 금속 콘택에 전기적으로 연결되는 금속 배선을형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 복수개의 트랜지스터(32) 및 비트 라인(33)이 형성된 반도체 기판(31)의 전면에 층간 절연막(34)과 제 1 질화막(35)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 제 1 질화막(35)과 층간 절연막(34)을 선택적으로 제거하여 제 1 콘택홀(36)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 콘택홀(36)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘막을 증착한 후 평탄화 공정을 실시하여 상기 제 1 콘택홀(36)의 내부에 폴리 실리콘 플러그(37)를 형성한다.
도 2c에 도시한 바와 같이, 상기 폴리 실리콘 플러그(37)를 포함한 반도체 기판(31)의 전면에 제 1 산화막(38)을 증착하고, 포토 및 식각공정을 통해 상기 폴리 실리콘 플러그(37) 및 그에 인접한 제 1 질화막(35)의 표면이 소정부분 노출되도록 상기 제 1 산화막(38)을 선택적으로 제거하여 제 2 콘택홀(39)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 2 콘택홀(39)을 포함한 반도체 기판(31)의 전면에 스토리지 노드 전극 물질(예를 들면 폴리 실리콘이나 백금 등) 및 제 2 산화막(41)을 차례로 증착한다.
이어, 상기 제 2 산화막(41) 및 스토리지 노드 전극 물질이 상기 제 2 콘택홀(39)의 내부에만 남도록 벌크(bulk) 식각에 의해 스토리지 노드 전극(40)을 형성한다.
도 2e에 도시한 바와 같이, 상기 제 2 콘택홀(39)의 내부에 잔류한 제 2 산화막(41)을 선택적으로 제거하고, 상기 스토리지 노드 전극(40)을 포함한 반도체 기판(31)의 유전체막(42) 및 플레이트 전극 물질(백금막 또는 폴리 실리콘막)을 차례로 형성한다.
여기서 상기 제 2 산화막(41) 제거시 다른 부분(코어 및 페리 영역)은 마스크를 이용하여 커버하고 있어 식각이 되지 않는다.
이어, 포토 및 식각 공정을 통해 상기 유전체막(42) 및 플레이트 전극 물질을 선택적으로 제거하여 플레이트 전극(43)을 형성한다.
도 2f에 도시한 바와 같이, 상기 플레이트 전극(43)을 포함한 반도체 기판(31)의 전면에 제 2 질화막(44)을 형성하고, 포토 및 식각공정을 통해 상기 제 2 질화막(44)이 상기 플레이트 전극(43)상에만 남도록 선택적으로 제거한다.
이어, 상기 제 2 질화막(44)을 포함한 반도체 기판(31)의 전면에 제 3 산화막(45)을 형성하고, 포토 및 식각공정을 통해 상기 제 2 질화막(44) 및 제 1 질화막(35)의 표면이 소정부분 노출되도록 상기 제 3 산화막(45) 및 제 1 산화막(38)을 선택적으로 제거하여 제 3 콘택홀(46)을 형성한다.
여기서 상기 제 3 콘택홀(46)은 C4F8가스를 주 식각 가스로 사용하여 제 3산화막(45) 및 제 1 산화막(38)을 선택적으로 제거하여 1차로 형성한다.
도 2g에 도시한 바와 같이, 상기 1차로 형성된 제 3 콘택홀(46)을 계속해서 CHF3가스를 주 식각가스로 하여 노출된 제 2 질화막(44) 및 제 1 질화막(35)을 선택적으로 제거하여 상기 플레이트 전극(43) 및 비트 라인(33)의 표면이 노출되도록 상기 제 2 질화막(44) 및 제 1 질화막(35) 그리고 층간 절연막(34)을 선택적으로 제거한다.
도 2h에 도시한 바와 같이, 상기 제 3 콘택홀(46)의 내부에 금속 콘택(47)을 형성하고, 상기 금속 콘택(47) 및 그에 인접한 제 3 산화막(45)상에 금속 배선(48)을 형성한다.
여기서 상기 금속 콘택(47)은 베리어 금속막(도시되지 않음) 및 텅스텐막(도시되지 않음)을 차례로 증착한 후, 에치백이나 CMP 공정에 의해 형성하고, 상기 금속 배선(48)은 텅스텐막 또는 알루미늄막을 증착한 후 포토 및 식각 공정을 통해 선택적으로 제거하여 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 플레이트 전극상에 질화막을 형성한 후 질화막과의 선택비가 C4F8가스를 주 식각가스로 이용하여 1차 식각한 후 계속해서 CHF3가스를 주 식각 가스로 하여 2차 식각을 실시하여 콘택홀을 형성함으로서 플레이트 전극의 식각량을 최소화하여금속 배선과 플레이트 전극간의 저항을 줄일 수 있다.

Claims (3)

  1. 반도체 기판상에 트랜지스터 및 비트 라인을 차례로 형성하는 단계;
    상기 반도체 기판의 전면에 층간 절연막 및 제 1 질화막을 형성하는 단계;
    상기 층간 절연막 및 제 1 질화막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀의 내부의 폴리 실리콘 플러그를 형성하는 단계;
    상기 반도체 기판의 전면에 제 1 산화막을 형성하고 상기 폴리 실리콘 플러그 및 그에 인접한 질화막의 표면이 노출되도록 제 2 콘택홀을 형성하는 단계;
    상기 제 2 콘택홀의 저면과 측면에 스토리지 노드 전극을 형성하는 단계;
    상기 스토리지 노드 전극의 표면에 유전체막 및 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극상에 제 2 질화막을 형성하는 단계;
    상기 반도체 기판의 전면에 제 2 산화막을 형성하는 단계;
    상기 제 2 질화막 및 제 1 질화막의 표면이 노출되도록 상기 제 2 산화막 및 제 1 산화막을 선택적으로 제거하여 제 3 콘택홀을 형성하는 단계;
    상기 노출된 제 2 질화막 및 제 1 질화막을 선택적으로 제거하는 단계;
    상기 제 3 콘택홀의 내부에 금속 콘택을 형성하고 상기 금속 콘택에 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 산화막 및 제 1 산화막은 C4F8가스를 주 식각 가스로 하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 질화막 및 제 1 질화막은 CHF3가스를 주 식각 가스로 하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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