KR100742966B1 - 멀티층 커패시터 및 그 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000919 ceramic Substances 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 229910052751 metal Inorganic materials 0.000 claims abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 71
- 238000005245 sintering Methods 0.000 claims abstract description 12
- 238000000206 photolithography Methods 0.000 claims abstract description 7
- 239000012141 concentrate Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 34
- 239000010409 thin film Substances 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 239000010949 copper Substances 0.000 claims description 7
- 238000002844 melting Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- 230000035515 penetration Effects 0.000 claims description 5
- 229910010293 ceramic material Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000003825 pressing Methods 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 238000009331 sowing Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 6
- 229920001690 polydopamine Polymers 0.000 description 4
- 239000003985 ceramic capacitor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000001354 calcination Methods 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 210000005056 cell body Anatomy 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 229910001416 lithium ion Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10T29/00—Metal working
- Y10T29/43—Electric condenser making
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- Ceramic Capacitors (AREA)
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Abstract
멀티층 커패시터(multi-layer capacitor) 및 그 제조 방법을 제시한다. 본 발명에 따르면, 세라믹 기판을 형성하고, 세라믹 기판을 소결하고, 세라믹 기판을 관통하는 다수 개의 관통 패턴을 형성한다. 다수 개의 관통 패턴을 채워 관통 패턴 사이의 세라믹 기판 부분을 사이에 두고 순차적으로 반복되는 다수 개의 금속층을 삽입한다. 세라믹 기판을 소잉(sawing)하여 금속층들이 순차적으로 서로 대향되는 양측면에 한 끝단이 노출되게 한다. 양 측면에 노출되는 각각의 금속층들을 각각 집속하는 제1외부 전극 및 제2외부 전극을 형성하여 대용량의 커패시터를 형성한다.
커패시터, 세라믹, 소결, 고유전율, 사진 공정
Description
도 1 내지 도 7은 본 발명의 실시예에 의한 멀티층 커패시터 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
본 발명은 커패시터에 관한 것으로, 보다 상세하게는 대용량 및 초박형 멀티층 커패시터 및 그 제조 방법에 관한 것이다.
휴대용 전자장치들이 대중화됨에 따라 리튬(Li)이온 화학 전지 등을 대체할 대용량 또는/및 초박형 충전지 또는 커패시터에 관한 연구 및 개발이 많이 진행되고 있다. 휴대단말기(PDA), 노트북(notebook), 휴대 전화 등과 같은 휴대용 전자 장치들은 현재 급속도로 대중화되고 있다. 이에 따라, 이러한 휴대용 전자장치들을 작동하기 위한 전원으로서 초박형/대용량 커패시터의 개발이 절실히 요구되고 있다.
종래의 화학 전지는 폭발 위험성, 공해 문제 등을 수반하고 있으므로, 화학 전기 분해로 작동하지 않는 새로운 형태의 커패시터의 개발이 요구되고 있다. 또 한, 초박형으로 만들 수 있어 휴대 전화와 같은 휴대 기기의 초박화를 유도할 수 있고, 대용량의 충전량을 통해 PDA 및 노트북의 경량화를 구현할 수 있는 새로운 형태의 커패시터의 개발이 요구되고 있다. 또한, 상대적으로 높은 전압(high voltage)에서 작동할 수 있는 대용량 커패시터의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 제조 기술을 응용하여 휴대 전자장치의 전원으로 이용될 수 있는 대용량 또는/및 초박형 커패시터 및 그 제조 방법을 제공하는 데 있다.
상기의 기술적 과제를 위한 본 발명의 일 실시예는, 반도체 제조 기술을 응용하여 휴대 전자 장치의 전원으로 이용될 수 있는 대용량 또는/및 초박형의 멀티층(multi-layer) 커패시터 및 그 제조 방법을 제시한다.
상기 멀티층 커패시터 제조 방법은,
세라믹 기판을 형성하는 단계;
상기 세라믹 기판을 소결하는 단계;
상기 세라믹 기판을 관통하는 다수 개의 관통 패턴을 형성하는 단계;
상기 다수 개의 관통 패턴을 채워 상기 관통 패턴 사이의 상기 세라믹 기판 부분을 사이에 두고 순차적으로 반복되는 다수 개의 금속층을 삽입하는 단계;
상기 세라믹 기판을 소잉(sawing)하여 상기 금속층들이 순차적으로 서로 대향되는 양측면에 한 끝단이 노출되게 하는 단계; 및
상기 양 측면에 노출되는 각각의 금속층들을 각각 집속하는 제1 외부 전극 및 제2 외부 전극을 형성하는 단계를 포함하여 수행될 수 있다.
상기 세라믹 기판은 BaTiO3 또는 PZT를 포함하는 세라믹 물질로 형성될 수 있다.
상기 세라믹 기판은 SiO2를 포함하는 세라믹 물질로 형성될 수 있다.
상기 세라믹 기판을 소결하는 단계는 대략 1000℃의 온도로 수행될 수 있다.
상기 관통 패턴은 라인형 패턴들을 동일한 형태로 반복 배열하되, 이웃하는 두 라인형 패턴 중 하나의 라인형 패턴의 끝단이 다른 라인형 끝단에 비해 상대적으로 돌출되게 형성할 수 있다.
상기 관통 패턴을 형성하는 단계는,
상기 관통 패턴을 위한 레이아웃(layout)을 준비하는 단계;
사진 식각 공정을 수행하여 상기 관통 패턴의 레이아웃을 상기 세라믹 기판 상에 반복 전사하는 단계;
선택적 식각 공정을 이용하여 상기 전사된 관통 패턴을 따르는 홈을 상기 세라믹 기판에 형성하는 단계; 및
상기 세라믹 기판을 백그라인딩(backgrinding)하여 상기 홈이 관통되게 하는 단계를 포함하여 수행될 수 있다.
상기 세라믹 기판을 소잉하는 단계는 상기 사진 식각 공정의 상기 패턴 전사를 위해 반복되는 샷(shot) 영역을 단위 영역으로 하여 상기 샷 영역들 사이를 자 르게 수행될 수 있다.
상기 세라믹 기판은 웨이퍼 형태로 형성될 수 있다.
상기 금속층은 구리를 포함하여 형성될 수 있다.
상기 금속층을 삽입하는 단계는 상기 관통 패턴이 형성된 상기 세라믹 기판 상에 금속 박막을 도입하는 단계; 및 상기 금속 박막을 용융점 부근 또는 이상의 온도로 가열하고 가압하여 상기 금속 박막을 이루는 금속을 상기 관통 패턴에 삽입시키는 단계를 포함하여 수행될 수 있다.
상기 금속 박막을 가압할 때 상기 금속 박막에 대향되는 상기 세라믹 기판의 바닥 면을 드레인(drain)하여 압력 차에 따른 모세관 현상에 의해 상기 금속이 상기 관통 패턴에 삽입되도록 할 수 있다.
상기 외부 전극은 금 또는 은을 포함하여 형성될 수 있다.
또한, 상기 멀티층 커패시터 제조 방법은,
세라믹 기판을 형성하는 단계;
상기 세라믹 기판을 소결하는 단계;
상기 세라믹 기판을 관통하는 다수 개의 관통 패턴을 형성하는 단계;
상기 다수 개의 관통 패턴을 채워 상기 관통 패턴 사이의 상기 세라믹 기판 부분을 사이에 두고 순차적으로 반복되는 다수 개의 금속층을 삽입하는 단계;
상기 세라믹 기판을 소잉하여 상기 금속층들이 순차적으로 서로 대향되는 양측면에 한 끝단이 노출되게 하는 단계; 및
상기 금속층들 중 어느 하나의 제1 금속층, 상기 제1 금속층 상의 상기 세라 믹 기판 부분 및 상기 세라믹 기판 부분 상의 상기 제1 금속층과 다른 제2 금속층의 단위 커패시터 구조가 병렬로 다수 개 연결되도록 하기 위해 상기 대향되는 양 측면 중 한 측면에 노출된 상기 제1 금속층들을 집속하는 제1 외부 전극을 형성하고, 상기 측면에 대향되는 다른 측면에 노출되는 상기 제1 금속층들과는 다른 상기 제2 금속층들을 집속하는 제2 외부 전극을 형성하는 단계를 포함하여 수행될 수 있다.
또한, 상기 멀티층 커패시터는,
다수 개의 관통 패턴을 가지는 세라믹 기판 몸체;
상기 다수 개의 관통 패턴을 채워 상기 관통 패턴 사이의 상기 세라믹 기판 부분을 사이에 두고 순차적으로 반복되되 상기 세라믹 기판 몸체의 서로 대향되는 양 측면에 끝단이 교번적으로 노출되는 금속층들;
상기 금속층들 중의 어느 하나인 제1 금속층, 상기 제1 금속층 상의 상기 세라믹 기판 부분 및 상기 제1 금속층과는 다른 제2 금속층의 단위 커패시터 구조가 병렬로 다수 개 연결되도록 하기 위해 상기 대향되는 양 측면 중 한 측면에 노출된 상기 금속층들 중 제1 금속층들을 집속하는 제1 외부 전극; 및
상기 측면에 대향되는 다른 측면에 노출되는 상기 제1 금속층들과는 다른 상기 제2 금속층들을 집속하는 제2 외부 전극을 포함하여 구성될 수 있다.
본 발명에 따르면, 반도체 제조 공정을 응용하여 휴대 전자장치의 전원으로 이용될 수 있는 대용량 또는/및 초박형의 멀티층 형태의 세라믹 커패시터 및 그 제조 방법을 제시할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예에서는 반도체 제조 기술을 응용하여 멀티층 형태의 세라믹(ceramic) 커패시터를 형성하는 기술을 제시한다. 세라믹은 큰 유전율에도 불구하고, 세라믹의 특성상 상변태(phase transformation)를 위해서는 고온, 예컨대, 대략 1000℃ 이상의 고온에서 소결(sintering)하는 과정이 필수적으로 수반되어야 한다. 그런데, 이러한 고온은 커패시터의 전극을 이루는 금속 전극, 예컨대, 알루미늄(Al) 등의 용융점(melting point) 이상이므로, 세라믹 커패시터를 구현하기에는 공정상 많은 어려움이 있다.
이러한 문제점을 해소하기 위해서 본 발명의 실시예에서는 세라믹 웨이퍼(ceramic wafer)를 형성하고, 사진 식각 공정 및 선택적 식각 공정 등과 같은 반도체 제조 기술을 응용하여 세라믹 웨이퍼를 가공함으로써, 멀티층의 세라믹 구조를 형성하는 바를 제시한다. 이때, 세라믹 웨이퍼는 하소 과정 및 소결 과정을 거친 상태일 수 있다. 또한, 이러한 멀티층의 세라믹 구조의 세라믹층들 사이에 전극층들을 삽입함으로써, 멀티층 형태의 커패시터를 구현할 수 있다.
이러한 멀티층 형태의 커패시터는 실질적으로 평판 커패시터 구조의 단위 커패시터들이 병렬로 복수 개 연결된 구조와 대등한 구조를 전기적으로 가짐으로써 정전용량의 대용량화를 구현할 수 있다. 또한, 멀티층 형태의 커패시터는 층들이 반도체 제조 기술을 응용하여 형성되어 매우 얇은 두께로 구현될 수 있으므로, 전체 크기가 매우 얇은 두께로 구현될 수 있다. 따라서, 이러한 멀티층 형태의 커패시터는 휴대 전자장치의 전원으로 이용될 경우 휴대 전자장치의 경량화, 대용량화 및 초박화를 구현할 수 있으며, 또한, 휴대 전자장치의 상대적으로 높은 동작 전압의 채용을 가능하게 할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 의한 멀티층 커패시터 및 그 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 커패시터는 도 1에 제시된 바와 같은 평판 커패시터 구조를 단위 구조로 하여, 이러한 단위 구조들이 병렬로 연결된 형태로 멀티층 형태로 구현된 커패시터로 이해될 수 있다. 즉, 단위 커패시터 구조는 도 2에 제시된 바와 같이 세라믹층(101)이 유전층으로 중간에 위치하고 세라믹층(101)의 하측 및 상측에 각각 제1 전극(201) 및 제2 전극(203)이 도전층, 예컨대, 구리층과 같은 금속층으로 도입된다.
이와 같이 세라믹층(101)의 상하에 전극들(203, 201)을 도입함으로써 형성되는 단위 커패시터 구조는, 도 3에 제시된 바와 같이 세라믹층(101)이 전기적 분극 특성을 가지므로, 높은 정전용량을 구현하게 된다. 이러한 세라믹층(101)은 BaTiO3이나 PZT 등과 같은 고유전율의 세라믹을 사용할 수 있다. 정전용량 C = 유전율 ×면적 × (1/전극간의 간격)으로 계산될 수 있는 데, 유전율을 상당히 높은 전압에서 초극대화하기 위해서는 BaTiO3이나 PZT 등과 같은 고유전율의 세라믹을 유전층으로 사용하며, 유효 면적을 크게 하고, 전극 간 간격을 줄이고자 멀티층 형태로 만들고, 전극들 사이사이에 고유전율의 세라믹을 채워 대용량 커패시터를 구현할 수 있다.
한편, 도 2 및 도 3의 이러한 멀티층의 구조가 계속 여러 차례 반복되어 하나의 전체 커패시터가 형성된다. 이때, 다수 반복될 제1 전극(201)들은 제1 전극(201)끼리 전기적으로 연결되고, 제2 전극(203)들은 제2 전극(203)들끼리 전기적으로 연결되되, 제1 전극(201) 및 제2 전극(203) 상호 간은 전기적으로 분리되어 다수 개의 단위 커패시터 구조가 병렬로 연결되어 대용량을 구현하는 커패시터를 구성하도록 한다.
이와 같은 멀티층 형태의 커패시터를 구현하기 위해서, 본 발명의 실시예에서는 우선 유전층을 제공할 세라믹 웨이퍼를 도입한다.
도 4를 참조하면, BaTiO3이나 PZT 등과 같은 고유전율의 세라믹을 웨이퍼 형태로 성형한 후 하소 및 소결하여 세라믹 기판(100)을 형성한다. 이때, 실리콘 산화물(SiO2) 기판 또한 사용될 수 있다. 세라믹 기판(100)은 소결 과정을 통해 대략 1000℃ 이상으로 소결되어 고유전율 특성을 가지게 된다. 이러한 세라믹 기판(100)을 반도체 제조 기술을 이용하여 패터닝하여 하여 세라믹 기판(100)을 관통하는 관통 패턴을 라인형 패턴(line type pattern)으로 형성한다.
공정이 허용될 경우 이러한 라인형 패턴 외에 다른 형태로 관통 패턴을 구현할 수도 있으나, 세라믹 자체가 매우 깨지기 쉬우므로, 즉, 브리틀(brittle)하므로, 관통 패턴은 단순한 구조이며 충분한 이격 간격, 즉, 스크라이브 라인 선폭(scribe line width)을 제공한다는 점에서 라인형 패턴으로 관통 패턴을 형성할 수 있다. 그럼에도 불구하고, 이러한 관통 패턴으로 라인형 패턴 이외의 다른 형태로 변형될 수 있으며, 특히, 면적을 넓히는 바가 구현하고자 하는 점이라면 본 발명에 해당될 수 있다.
이러한 라인형 패턴의 관통 패턴을 세라믹 기판(100)에 구현하기 위해서, 라인형 패턴의 레이아웃(layout)을 도 5에 제시된 바와 같이 제시할 수 있다.
도 5를 참조하면, 도 4의 세라믹 기판(100) 상에 사진 공정을 통해 도 5에 제시된 바와 같은 관통 패턴(302)의 레이아웃(300)을 전사한다. 이때, 반도체 제조 기술, 예컨대, 사진 식각 공정을 이용한다. 관통 패턴(302)은 커패시터의 전극들을 위한 패턴으로서 도 5에 제시된 바와 같이 층층이 좌우로 돌출되게 반복되는 라인 패턴들로 형성된다.
도 6을 참조하면, 도 4의 세라믹 기판(100) 상에 도 5의 관통 패턴(302)의 레이아웃(300)을 반복적으로 전사한다. 즉, 사진 공정의 샷(shot)을 반복하여 기판(100) 전체에 관통 패턴(302)의 레이아웃(300)을 반복 전사한다. 이후에, 세라믹 기판(100) 상에 반도체 제조 기술의 선택적 식각 방법을 응용하여 관통 패턴(302)을 형성한다. 즉, 세라믹 기판(100)을 선택적으로 식각하여 관통 패턴(302)들의 형상을 따르는 홈을 형성한 후, 세라믹 기판(100)의 후면을 백그라인딩(back grinding)하여 관통 패턴(302)을 형성한다.
이후, 관통 패턴(302)이 형성된 세라믹 기판(100) 상에 금속 박막 예컨대, 구리 박막을 도입한 후, 구리의 용융점 부근 또는 이상의 온도를 인가하며, 고압을 인가하여 구리가 관통 패턴(302) 내에 매몰되도록 한다. 이때, 고압의 인가는 질소 가스(N2) 분위기에서 수행될 수 있다. 세라믹 기판(100)이 올려진 척(chuck) 또는 기판 지지부는 기판과의 계면(interface)을 계속 드레인(drain)하여 줌으로써 계면을 상대적으로 저압으로 만들어 준다. 이 과정을 통해 구리는 큰 압력차에 따른 모세관 운동(capillary action)으로 세라믹 틈, 즉, 관통 패턴(302)을 전부 채우게 된다.
이에 따라, 세라믹 기판(100)에 구리층의 전극층과 세라믹 기판(100)으로부터 패터닝된 세라믹층이 순차적으로 반복 적층된 구조를 구현할 수 있다. 이후에, 세라믹 기판(100)을 각각의 샷 별로, 즉, 개개의 커패시터 몸체로 분리한다. 즉, 소잉(sawing) 과정을 통해 각 커패시터 셀(cell) 별로 분리한다.
도 7을 참조하면, 분리된 커패시터 셀 몸체의 측면을 그라인딩(grinding)한 후, 측벽에 은 또는 금을 포함하는 도전층을 코팅(coating)하여 제1 외부 전극(401) 및 제2 외부 전극(403)을 형성한다. 분리된 커패시터 셀 몸체의 측면을 그라인딩 함으로써, 대향되는 양측면에 각각 제1 전극(201)의 층들 및 제2 전극(203)의 층들의 한 끝단이 노출되게 된다. 제1 전극(201)의 층들의 한 끝단은 한 측면에 몰려 노출되되 다른 끝단은 대향하는 다른 측면에 노출되지 않게 된다. 마찬가지로 제2 전극(203)의 층들의 한 끝단은 다른 대향하는 한 측면에 몰려 노출되되 다른 끝단은 대향하는 측면에 노출되지 않게 된다. 이에 따라, 제1 전극(201)들은 제1 외부 전극(401)에 수집되게 되고, 제2 전극(203)들은 제2 외부 전극(403)에 수집되게 된다.
이에 따라, 제1 외부 전극(401)과 제2 외부 전극(403)에 각각 (+), (-) 전극을 연결함으로써, 제1 전극(201)들 및 제2 전극(203)들, 그 사이의 유전층으로서의 세라믹 기판(100) 몸체로 구성되는 커패시터가 형성된다. 이러한 커패시터는 제1 전극(201)들 및 제2 전극(203)들, 그 사이의 세라믹층(101)들이 반복적으로 적층된 멀티층 형태의 커패시터로 구성된다. 또한, 복수 개의 단위 커패시터가 병렬되게 되므로, 전체 커패시터는 대용량으로 형성될 수 있다. 또한, 멀티층 형태로 커패시터가 구성되므로 초박형으로 커패시터가 구성될 수 있다.
상술한 본 발명에 따르면, 지금까지 금속이 존재하는 상태로 고온 소결을 해야 하는 점 때문에 공정이 진행 불가능한 것으로 알려졌던 멀티층 커패시터를 먼저 세라믹 기판을 만들고 소결한 후 기판을 식각하여 관통 패턴을 형성하고, 관통 패턴에 금속을 채워놓는 공정을 통해 구현할 수 있다.
이때, 반도체 제조 기술을 응용하여 관통 패턴을 형성할 수 있고, 반도체 제조 기술에 사용되던 기존 장비를 약간의 개조를 통해 전용하여 사용할 수 있다. 이는 매우 실용적이며 비용 절감의 효과도 크게 된다. 매우 간단한 공정을 통해 커패시터를 만들 수 있고, 세라믹 이외에 실리콘 산화물 기판을 이용할 수도 있다.
초박형 충전지 또는 커패시터를 형성할 수 있어, 휴대 전화, PDA 등의 부피가 작아져 휴대하기 편하게 되며, 새로운 제품에 대한 소비 증대를 통한 인프라를 구축할 수 있다. 미래형 디스플레이(display) 장비에 필수적인 고용량 초박형 친환경적인 충전지 또는 커패시터로 응용되어질 수 있고, 추후 이를 이용한 여러 제품 개발에 응용되어질 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.
Claims (14)
- 세라믹 기판을 형성하는 단계;상기 세라믹 기판을 소결하는 단계;상기 세라믹 기판을 관통하는 다수 개의 라인형 관통 패턴(line type pattern)들을 동일한 형태로 반복 배열하되, 이웃하는 두 라인형 패턴 중 하나의 라인형 패턴의 끝단이 다른 라인형 끝단에 비해 상대적으로 돌출되도록 다수 개의 관통 패턴을 형성하는 단계;상기 관통 패턴이 형성된 상기 세라믹 기판 상에 금속 박막을 도입하는 단계;상기 금속 박막을 용융점 부근 또는 이상의 온도로 가열하고 가압하여 상기 금속 박막을 이루는 금속을 상기 관통 패턴에 삽입시키는 단계;상기 세라믹 기판을 소잉(sawing)하여 상기 금속층들이 순차적으로 서로 대향되는 양측면에 한 끝단이 노출되게 하는 단계; 및상기 양 측면에 노출되는 각각의 금속층들을 각각 집속하는 제1 외부 전극 및 제2 외부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 1항에 있어서,상기 세라믹 기판은 BaTiO3 또는 PZT를 포함하는 세라믹 물질로 형성되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 1항에 있어서,상기 세라믹 기판은 SiO2를 포함하는 세라믹 물질로 형성되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 1항에 있어서,상기 세라믹 기판을 소결하는 단계는 1000℃ 정도의 온도로 수행되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 삭제
- 제 1항에 있어서,상기 관통 패턴을 형성하는 단계는상기 관통 패턴을 위한 레이아웃(layout)을 준비하는 단계;사진 식각 공정을 수행하여 상기 관통 패턴의 레이아웃을 상기 세라믹 기판 상에 반복 전사하는 단계;선택적 식각 공정을 이용하여 상기 전사된 관통 패턴을 따르는 홈을 상기 세라믹 기판에 형성하는 단계; 및상기 세라믹 기판을 백그라인딩(backgrinding)하여 상기 홈을 관통시키는 단 계를 포함하는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 6항에 있어서,상기 세라믹 기판을 소잉하는 단계는 상기 사진 식각 공정의 상기 패턴 전사를 위해 반복되는 샷(shot) 영역을 단위 영역으로 하여 상기 샷 영역들 사이를 자르게 수행되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 1항에 있어서,상기 세라믹 기판은 웨이퍼 형태로 형성되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 1항에 있어서,상기 금속층은 구리를 포함하여 형성되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 삭제
- 제 1항에 있어서,상기 금속 박막을 가압할 때 상기 금속 박막에 대향되는 상기 세라믹 기판의 바닥면을 드레인(drain)하여 압력 차에 따른 모세관 현상에 의해 상기 금속이 상기 관통 패턴에 삽입되도록 하는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 제 1항에 있어서,상기 제1 및 제2 외부 전극은 금 또는 은을 포함하여 형성되는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 세라믹 기판을 형성하는 단계;상기 세라믹 기판을 소결하는 단계;상기 세라믹 기판을 관통하는 다수 개의 라인형 관통 패턴(line type pattern)들을 동일한 형태로 반복 배열하되, 이웃하는 두 라인형 패턴 중 하나의 라인형 패턴의 끝단이 다른 라인형 끝단에 비해 상대적으로 돌출되도록 다수 개의 관통 패턴을 형성하는 단계;상기 관통 패턴이 형성된 상기 세라믹 기판 상에 금속 박막을 도입하는 단계;상기 금속 박막을 용융점 부근 또는 이상의 온도로 가열하고 가압하여 상기 금속 박막을 이루는 금속을 상기 관통 패턴에 삽입시키는 단계;상기 세라믹 기판을 소잉(sawing)하여 상기 금속층들이 순차적으로 서로 대향되는 양측면에 한 끝단이 노출되게 하는 단계; 및상기 금속층들 중 어느 하나의 제1 금속층, 상기 제1 금속층 상의 상기 세라믹 기판 부분 및 상기 세라믹 기판 부분 상의 상기 제1 금속층과 다른 제2 금속층의 단위 커패시터 구조가 병렬로 다수 개 연결되도록 하기 위해, 상기 대향되는 양측면 중 한 측면에 노출된 상기 제1 금속층들을 집속하는 제1 외부 전극을 형성하고 상기 측면에 대향되는 다른 측면에 노출되는 상기 제1 금속층들과는 다른 상기 제2 금속층들을 집속하는 제2 외부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티층 커패시터 제조 방법.
- 다수 개의 관통 패턴을 가지는 세라믹 기판 몸체;상기 다수 개의 관통 패턴을 채워 상기 관통 패턴 사이의 상기 세라믹 기판 부분을 사이에 두고 순차적으로 반복되되, 상기 세라믹 기판 몸체의 서로 대향되는 양 측면에 끝단이 교번적으로 노출되는 금속층들;상기 금속층들 중의 어느 하나인 제1 금속층, 상기 제1 금속층 상의 상기 세라믹 기판 부분 및 상기 제1 금속층과는 다른 제2 금속층의 단위 커패시터 구조가 병렬로 다수 개 연결되도록 하기 위해 상기 대향되는 양 측면 중 한 측면에 노출된 상기 금속층들 중 제1 금속층들을 집속하는 제 1외부 전극; 및상기 측면에 대향되는 다른 측면에 노출되는 상기 제1 금속층들과는 다른 상기 제2 금속층들을 집속하는 제2 외부 전극을 포함하는 것을 특징으로 하는 멀티층 커패시터.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040110616A KR100742966B1 (ko) | 2004-12-22 | 2004-12-22 | 멀티층 커패시터 및 그 제조 방법 |
| US11/317,986 US7273502B2 (en) | 2004-12-22 | 2005-12-22 | Method for manufacturing capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040110616A KR100742966B1 (ko) | 2004-12-22 | 2004-12-22 | 멀티층 커패시터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060072219A KR20060072219A (ko) | 2006-06-28 |
| KR100742966B1 true KR100742966B1 (ko) | 2007-07-25 |
Family
ID=36595430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040110616A KR100742966B1 (ko) | 2004-12-22 | 2004-12-22 | 멀티층 커패시터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7273502B2 (ko) |
| KR (1) | KR100742966B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130012715A (ko) * | 2011-07-26 | 2013-02-05 | 삼성전기주식회사 | 적층형 세라믹 캐패시터 |
| DE102012105318A1 (de) * | 2012-06-19 | 2013-12-19 | Epcos Ag | Verfahren zur Herstellung eines keramischen Bauelements und ein keramisches Bauelement |
| DE102015116278A1 (de) * | 2015-09-25 | 2017-03-30 | Epcos Ag | Überspannungsschutzbauelement und Verfahren zur Herstellung eines Überspannungsschutzbauelements |
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-
2004
- 2004-12-22 KR KR1020040110616A patent/KR100742966B1/ko not_active IP Right Cessation
-
2005
- 2005-12-22 US US11/317,986 patent/US7273502B2/en not_active Expired - Fee Related
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Non-Patent Citations (1)
| Title |
|---|
| 1020000051304 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060072219A (ko) | 2006-06-28 |
| US20060133009A1 (en) | 2006-06-22 |
| US7273502B2 (en) | 2007-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
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