KR20150069115A - 반도체 구조 및 그 제조 방법 - Google Patents

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KR20150069115A KR1020130155144A KR20130155144A KR20150069115A KR 20150069115 A KR20150069115 A KR 20150069115A KR 1020130155144 A KR1020130155144 A KR 1020130155144A KR 20130155144 A KR20130155144 A KR 20130155144A KR 20150069115 A KR20150069115 A KR 20150069115A
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels

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Abstract

반도체 구조가 제공된다. 상기 반도체 구조는 제1 적층 구조를 포함한다. 상기 제1 적층 구조는 제1 방향을 따라 배치되는 제1 적층 부분, 상기 제1 적층 부분에 연결되고 상기 제1 방향에 직교하는 제2 방향을 따라 배치되는 적어도 하나의 제2 적층 부분, 그리고 상기 제1 방향으로 연결되고 상기 제1 방향을 따라 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함한다. 상기 제3 적층 부분의 폭은 상기 제2 방향을 따라 상기 제2 적층 부분의 폭 보다 작다.

Description

반도체 구조 및 그 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 대체로 반도체 구조 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 고밀도 반도체 구조 및 그 제조 방법에 관한 것이다.
메모리 장치들은 MP3 플레이어들, 디지털 카메라들, 컴퓨터 파일들 등과 같은 많은 물품들을 위한 저장 소자에 사용된다. 그 용도가 증가함에 따라, 상기 메모리 장치들에 대한 요구 사항들은 작은 사이즈와 큰 메모리 용량에 집중되고 있다. 이러한 요구를 만족시키기 위해. 높은 소자 밀도를 갖는 메모리가 필요하다.
설계자들이 메모리 용량을 증가시키고 셀당 비용을 감소시키기 위해 3차원(3D) 적층 메모리 장치를 이용하여 메모리 장치 밀도를 개선하기 위한 방법들을 개발하고 있다. 낮은 제조비용으로, 신뢰성 있는 매우 작은 메모리 소자들과 게이트 구조들을 갖는 메모리 셀 스트링들의 이웃하는 스택들과 관련하여 개선된 공정 원도우를 구비하는 3차원 집적 회로 메모리를 위한 구조를 제공하는 것이 바람직하다.
본 발명은 반도체 구조 및 이의 제조 방법에 관련된다. 이러한 제조 방법은 간단하며, 상기 제조 방법에 의해 형성되는 제품은 보다 우수한 안정성을 가진다.
일 실시예에 따르면, 반도체 구조가 제공된다. 상기 반도체 구조는 제1 적층 구조를 포함한다. 상기 제1 적층 구조는 제1 방향을 따라 배치되는 제1 적층 부분, 상기 제1 적층 부분에 연결되고 상기 제1 방향에 직교하는 제2 방향을 따라 배치되는 적어도 하나의 제2 적층 부분, 그리고 상기 제1 방향으로 연결되고 상기 제1 방향을 따라 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함한다. 상기 제3 적층 부분의 폭은 상기 제2 방향을 따라 상기 제2 적층 부분의 폭 보다 작다.
일 실시예에 따르면, 반도체 구조가 제공된다. 상기 반도체 구조는 제1 적층 구조 및 제2 적층 구조를 포함한다. 상기 제1 적층 구조는 제1 적층 부분, 상기 제1 적층 부분에 직교하는 적어도 하나의 제2 적층 부분, 그리고 상기 제1 적층 부분에 직교하고 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함한다. 상기 제2 적층 구조는 상기 제1 적층 부분에 평행한 제4 적층 부분, 상기 제4 적층 부분에 직교하게 연결되고 상기 제3 적층 부분에 대응되는 적어도 하나의 제5 적층 부분, 그리고 상기 제4 적층 부분에 직교하게 연결되고 상기 제2 적층 부분에 대응되는 적어도 하나의 제6 적층 부분을 포함한다.
일 실시예에 따르면, 반도체 구조를 제조하는 방법이 제공된다. 상기 방법은 다음 단계들을 포함한다. 반도체층들 및 절연층들이 교대로 적층되므로, 상기 반도체층들은 상기 절연층들에 의해 서로 분리된다. 상기 반도체층들 및 상기 절연층들은 베이스 적층 구조를 형성하도록 패터닝되며, 여기서 상기 베이스 적층 구조는 적어도 하나의 제1 관통 홀을 포함한다. 상기 제1 관통 홀은 도전성 물질들로 채워진다. 상기 베이스 적층 구조는 제1 적층 구조 및 베이스 도전성 라인을 형성하도록 식각되며, 여기서 상기 제1 적층 구조 제1 방향을 따라 배치되는 제1 적층 부분, 상기 제1 적층 부분에 직교하는 적어도 하나의 제2 적층 부분, 그리고 상기 제1 적층 부분에 직교하고 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함한다. 상기 제3 적층 부분의 폭은 상기 제2 방향을 따라 상기 제2 적층 부분의 폭 보다 작다. 유전 요소가 상기 제1 적층 구조 상에 형성된다. 상기 베이스 도전성 라인의 일부가 적어도 하나의 제2 관통 홀 및 적어도 하나의 제1 도전성 라인을 형성하도록 식각되어, 상기 제1 도전성 라인이 상기 제2 적층 부분의 일측 단부 상에 배치된다. 복수의 제2 도전성 라인들 및 도전성 아일랜드들이 상기 제1 적층 구조 상에 형성된다. 2개의 인접하는 도전성 아일랜드들 사이에 간격이 형성되므로, 상기 2개의 도전성 라인들은 서로 분리된다.
본 발명의 전술한 특징 및 기타 이점들은 제한적이지 않은 실시예(들)에 대한 다음의 상세한 설명을 통해 보다 명확하게 이해될 것이다. 다음의 상세한 설명은 첨부된 도면들을 참조하여 기술된다.
본 발명의 실시예들에 따른 반도체 구조는 신뢰성 있고 매우 작은 메모리 셀 요소들 및 게이트 구조들을 갖는 메모리 셀 스트링들의 이웃하는 스택들에 관련하여 개선된 공정을 구비한다. 따라서, 보다 용이한 제조 방법뿐만 아니라 보다 높은 안정성이 제공된다.
본 발명의 다른 특징들 및 기타 이점들은 첨부된 도면들을 참조하여 바람직한 실시예들의 상세한 설명을 통해 보다 명확해질 것이며, 첨부 도면들에 있어서,
도 1a는 본 발명의 일 실시예에 따른 반도체 구조의 일부의 3차원 도면을 나타낸다.
도 1b는 본 발명의 일 실시예에 따른 반도체 구조의 상면도를 나타낸다.
도 1c는 도 1b의 B-B' 라인을 따른 상기 반도체 구조의 단면도를 나타낸다.
도 2 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 구조의 제조 방법을 나타낸다.
다음의 상세한 설명에 있어서, 설명의 목적을 위하여, 많은 특정 사항들이 본 발명의 실시예들의 완전한 이해를 제공하도록 기술된다. 그러나, 하나 또는 그 이상의 실시예들이 이들 특정 사항들이 없이도 실시될 수 있는 점은 명백하다. 다른 예들에 있어서는, 잘 알려진 구조들과 장치들이 도시의 편의를 위해 개략적으로 도시된다.
이하, 본 발명의 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 실시예들에서 동일한 부재들에 대해서는 동일한 참조 부호들을 사용한다. 또한, 상기 예시들이 필수적으로 일정한 비율로 도시되지는 않을 수 있으며, 특정하게 예시되지 않은 본 발명의 다른 실시예들이 존재할 수 있는 점이 언급되는 것을 중요하다. 따라서, 본 명세서와 도면들은 제한하려는 의도가 아니라 예시적인 의미로 이해되어야 할 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 구조(100)의 일부의 3차원 도면을 예시한다. 도 1b는 본 발명의 일 실시예에 따른 반도체 구조(100)의 상면도를 예시한다. 본 발명의 기술적 내용들에 대한 이해가 용이해지도록, 도 1a는 도 1b의 영역(A1) 내의 반도체 구조(100)의 일부의 3차원 도면을 예시한다.
도 1a 및 도 1b에 도시한 바와 같이, 본 발명의 일 실시예의 상기 반도체 구조(100)는 제1 적층 구조(stacked structure)(1) 및 제2 적층 구조(2)를 포함한다. 상기 제1 적층 구조(1)는 제1 방향으로 배치되는 제1 적층 부분(11), 상기 제1 적층 부분(11)에 연결되고 상기 제1 방향에 직교하는 제2 방향으로 배치되는 적어도 하나의 제2 적층 부분(12), 그리고 상기 제1 방향으로 연결되고 상기 제1 방향을 따라 상기 제2 적층 부분(12)과 교대로 배열되는 적어도 하나의 제3 적층 부분(13)을 포함한다. 이러한 실시예에 있어서, 상기 제1 방향은 X-방향을 따르며, 상기 제2 방향은 Y-방향을 따른다. 즉, 상기 제2 적층 부분(12) 및 상기 제3 적층 부분(13)은 상기 제1 적층 부분(11)과 직교한다. 도면들에 도시된 바와 같이, 상기 제3 적층 부분(13)의 폭(L3)은 상기 제2 방향을 따라 상기 제2 적층 부분(12)의 폭(L2) 보다 작다.
이러한 실시예에 있어서, 상기 제1 적층 구조(1)는 복수의 제2 적층 부분들(12)과 제3 적층 부분들(13)을 포함한다. 이들 제2 적층 부분들(12)과 제3 적층 부분들(13)은 상기 제1 방향을 따라 제1 간격(D1)을 가진다. 즉, 상기 제2 적층 부분들(12)과 제3 적층 부분들(13) 사이의 간격들은 동일하다.
일 실시예에 있어서, 상기 제2 적층 부분(12)은 상기 제1 적층 부분(11)에 연결되는 제1 단부(121) 및 상기 제1 단부(121)에 대향하는 제2 단부(122)를 포함한다. 상기 반도체 구조(100)는 또한 상기 제2 적층 부분(12)의 제2 단부(122) 상에 배치되는 적어도 하나의 제1 도전성 라인(31)을 포함한다.
이러한 실시예에 있어서, 상기 반도체 구조(100)는 상기 제1 적층 구조(1)와 마주하는 제2 적층 구조(2)를 더 포함한다. 상기 제2 적층 구조(2)는 상기 제1 적층 구조(1)와 유사하다. 상기 제2 적층 구조(2)는 상기 제1 방향(X-방향)을 따라 배치되는 제4 적층 부분(24), 상기 제4 적층 부분(24)에 연결되고 상기 제2 방향(Y-방향)을 따라 배치되는 적어도 하나의 제5 적층 부분(25), 그리고 상기 적층 부분(24)에 연결되고 상기 제1 방향을 따라 상기 제5 적층 부분(25)과 교대로 배치되는 적어도 하나의 제6 적층 부분(26)을 포함한다. 즉, 상기 제4 적층 부분(24)은 상기 제1 적층 부분(11)과 평행하고, 상기 제5 적층 부분(25) 및 상기 제6 적층 부분(26)은 상기 제4 적층 부분(24)과 직교한다.
상기 제1 적층 구조(1)와 유사하게, 상기 제2 적층 구조(2)의 제6 적층 부분(26)의 폭(L6)은 상기 제2 방향을 따라 상기 제2 적층 구조(2)의 제5 적층 부분(25)의 폭(L5) 보다 작다. 일 실시예에 있어서, 상기 도전성 라인들(31)의 적어도 하나가 상기 제5 적층 부분(25)의 일측 단부 상에 배치될 수 있다. 상기 제5 적층 부분(25)과 상기 제6 적층 부분(26) 사이의 제2 간격(D2)은 상기 제1 간격(D1)과 실질적으로 동일하다.
상기 반도체 구조(100)의 내부 구조를 보다 분명하게 도시하기 위해, 도 1a가 상기 제2 적층 구조(2)의 일부만을 예시하는 점에 유의하여야 한다. 도 1b에 도시한 바와 같이, 이러한 실시예에서 상기 제5 적층 부분(25)이 상기 제3 적층 부분(13)에 대응되는 반면, 상기 제6 적층 부분(26)은 상기 제2 적층 부분(12)에 대응된다. 일 실시예에 있어서, 상기 제1 도전성 라인(31)과 상기 제3 적층 부분(13) 사이의 제3 간격(D3)은 상기 제1 도전성 라인(31)과 상기 제6 적층 부분(26) 사이의 제4 간격(D4)과 실질적으로 동일하다. 상기 제2 적층 구조(2)가 상기 제1 적층 구조(1)와 유사한 구조를 가지기 때문에, 이하의 설명은 상기 제1 적층 구조(1)를 기반으로 한다.
일 실시예에 있어서, 상기 반도체 구조(100)는 상기 제1 적층 부분(11), 상기 제2 적층 부분(12), 그리고 상기 제3 적층 부분(13) 상에 형성되는 유전 요소(dielectric element)(40)를 더 포함한다. 이와 유사하게, 상기 유전 유소(40)가 상기 제4 적층 부분(24), 상기 제5 적층 부분(25), 그리고 상기 제6 적층 부분(26) 상에 형성될 수 있다.
이러한 실시예에 있어서, 상기 제1 적층 부분(11)은 제1 상부 표면(111)을 포함하고, 상기 제2 적층 부분(12)은 제2 상부 표면(112), 제1 측부 표면(123) 및 상기 제1 측부 표면(123)에 대향하는 제2 측부 표면(124)을 포함하며, 상기 제3 적층 부분(13)은 제3 상부 표면(113), 제3 측부 표면(133) 및 상기 제3 측부 표면(133)에 대향하는 제4 측부 표면(134)을 포함한다. 상기 제3 측부 표면(133)은 상기 제2 측부 표면(124)과 마주하고, 상기 제4 측부 표면(134)은 상기 제1 측부 표면(123)과 마주한다. 상기 유전 요소(40)는 상기 제1 상부 표면(111), 상기 제2 상부 표면(112), 상기 제3 상부 표면(113), 상기 제1 측부 표면(123), 상기 제2 측부 표면(124), 상기 제3 측부 표면(133) 및 상기 제4 측부 표면(134) 상에 배치된다.
상기 유전 요소(40)는 단일 유전 물질을 포함할 수 있다. 일 실시예에 있어서, 상기 유전 요소(40)는 안티-퓨즈(anti-fuse) 메모리층으로 기능하며, 예를 들면, 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물을 포함하는 안티-퓨즈 물질로 구성된다. 다른 실시예에 있어서, 상기 유전 요소(40)는, 예를 들면, ONO 다층 구조와 같은 다양한 유전 물질들(실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물)로 구성되는 다층 구조를 가진다. 일 실시예에 있어서, 상기 유전 요소(40)는 전하 저장층으로 기능할 수 있다. 다른 실시예에 있어서, 상기 유전 요소(40)는 ONONO 다층 구조를 가지며, 전하 저장층 또는 터널 유전층으로 기능할 수 있다.
도 1c는 도 1b의 B-B' 라인을 따른 상기 반도체 구조(100)의 단면도를 예시한다. 도 1a 내지 도 1c를 참조하면, 본 발명의 일 실시예에 따른 상기 반도체 구조(100)는 상기 유전 요소(40) 상에 배치되는 복수의 도전성 아일랜드들(conductive islands)(35)을 포함할 수 있다. 이러한 실시예에 있어서, 상기 도전성 아일랜드들(35)은 상기 제2 적층 부분(12)과 상기 제3 적층 부분(13) 사이에 배치될 수 있다. 보다 상세하게는, 상기 도전성 아일랜드들(35)은 상기 제2 상부 표면(112), 상기 제1 측부 표면(123), 상기 제2 측부 표면(124), 상기 제3 측부 표면(133) 및 상기 제4 측부 표면(134) 상에 배치될 수 있다. 상기 도전성 아일랜드들(35)의 상부 표면들(351)은 서로 정렬될 수 있고, 인접하는 2개의 도전성 아일랜드들(35)은 서로 분리될 수 있다. 이와 유사하게, 상기 도전성 아일랜드들(35)은 상기 제2 적층 구조(2)의 상기 제5 적층 부분(25)과 상기 제6 적층 부분(26) 사이에 배치될 수 있다.
이러한 실시예에 있어서, 상기 도전성 아일랜드들(35)은 복수의 오목부들(concaves)(36)을 포함한다. 상기 오목부들(36)의 상부 표면들(361)은 서로 정렬된다. 2개의 인접하는 도전성 아일랜드들(35)은 상기 오목부들(36)에 의해 서로 이격될 수 있다. 그러나, 본 발명에 이에 한정되는 아니다. 일 실시예에 있어서, 상기 도전성 아일랜드들(35)의 일부는 상기 제3 상부 표면(113) 상에 배치될 수 있다(도시되지 않음). 보다 상세하게는, 상기 도전성 아일랜드들(35)의 일부는 상기 제3 상부 표면(113) 상의 상기 유전 요소(40) 상에 배치될 수 있지만, 2개의 인접하는 도전성 아일랜드들(35)은 여전히 서로 분리될 수 있다. 즉, 상기 제3 상부 표면(113) 상의 상기 2개의 인접하는 도전성 아일랜드들(35) 사이에 간격이 존재할 수 있으므로, 상기 2개의 인접하는 도전성 아일랜드들(35)이 서로 접촉되지 않을 수 있다.
또한, 상기 제3 적층 부분(13)의 양 측부들 상에 배치되는 상기 도전성 아일랜드들(35)은 상기 제3 적층 부분(13)에 의해 서로 절연될 수 있다. 보다 상세하게는, 상기 제3 측부 표면(133) 및 상기 제4 측부 표면(134) 상에 배치되는 상기 도전성 아일랜드들(35)은 상기 제3 적층 부분(13) 상의 상기 유전 요소(40)에 의해 서로 절연될 수 있다. 이와 유사하게, 상기 제6 적층 부분(26)의 양 측부들 상에 배치되는 상기 도전성 아일랜드들(35)은 상기 제6 적층 부분(26) 상의 상기 유전 요소(40)에 의해 서로 절연될 수 있다.
일 실시예에 있어서, 상기 반도체 구조(100)는 상기 제2 적층 부분(12) 및 상기 제5 적층 부분(25) 상에 배치되는 적어도 하나의 제2 도전성 라인(32)을 포함할 수 있다. 보다 상세하게는, 상기 제2 도전성 라인(32)은 상기 제2 적층 부분(12) 및 상기 제5 적층 부분(25) 상의 상기 유전 요소(40) 상에 배치될 수 있다.
이러한 실시예에 있어서, 상기 제1 적층 구조(1) 및 상기 제2 적층 구조(2)는 교대로 적층되는 반도체 스트립들(strips)(41) 및 절연 스트립들(42)을 포함하며, 상기 반도체 스트립들(41)은 상기 절연 스트립들(42)에 의해 서로 분리된다.
또한, 본 발명에 따른 실시예들에 있어서, 다른 층들의 상기 반도체 스트립들(41)은 다른 평면들의 메모리 셀들의 비트 라인들(BL)로 기능할 수 있고, 상기 제1 도전성 라인(31)은 상기 비트 라인들(BL)의 패드들로 기능할 수 있으며, 상기 제2 도전성 라인(32)은 워드 라인들(WL)로 기능할 수 있고, 상기 도전성 아일랜드들(35)은 스트링 선택 라인들(SSL)로 기능할 수 있다.
도 2 내지 도 9b는 본 발명의 일 실시예에 따른 반도체 구조(100)의 제조 방법을 예시한다. 도 2를 참조하면, 반도체층들(4) 및 절연층들(6)이 교대로 적층되므로, 상기 반도체층들(4)이 상기 절연층들(6)에 의해 서로 이격된다. 상기 반도체층들(4)은 폴리실리콘을 포함한다. 일 실시예에 있어서, 상기 반도체층들(4)은 도핑 공정 후에 어닐될 수 있다. 상기 반도체층들(4)은 또한 금속을 포함한다. 상기 절연층들(6)은 산화물을 포함한다. 이후에, 상기 반도체층들(4) 및 상기 절연층들(6)은 도 3a 및 도 3b에 예시한 바와 같은 베이스(base) 적층 구조(91)를 형성하도록 패터닝된다. 도 3b는 도 3a의 베이스 적층 구조(91)의 상면도를 예시한다. 상기 베이스 적층 구조(91)는 적어도 하나의 제1 관통 홀(51)을 포함한다. 상기 패터닝 방법은 사진식각 공정을 포함한다.
도 4b는 도 4a의 베이스 적층 구조(91)의 상면도를 예시한다. 도 4a 및 도 4b에 도시한 바와 같이, 상기 제1 관통 홀(51)은 도전성 물질들(61)로 채워진다. 상기 도전성 물질들(61)은 폴리실리콘을 포함할 수 있고, 예를 들면, 상기 도전성 물질들(61)은 n-채널을 위한 n+ 폴리실리콘 또는 p-채널을 위한 p+ 폴리실리콘이 될 수 있다.
도 5b는 도 5a의 상기 구조의 상면도를 예시한다. 보다 명료하게 설명하기 위하여, 다음의 3차원 도면들은 상기 적층 구조의 일부를 나타낸다. 예를 들면, 도 5a는 도 5b의 영역(A2)만에 대응되는 상기 구조의 3차원(3D) 도면을 예시한다.
도 5a 및 도 5b를 참조하면, 상기 베이스 적층 구조(91)는 제1 적층 구조(1)를 형성하도록 식각된다. 상기 제1 적층 구조(1)는 제1 방향(X-방향과 같은)을 따라 배치되는 제1 적층 부분(11), 적어도 하나의 제2 적층 부분(12) 그리고 상기 제1 적층 부분(11)에 직교하는 적어도 하나의 제3 적층 부분(13)을 포함한다. 상기 제3 적층 부분(13)은 상기 제2 적층 부분(12)과 교대로 배열된다.
도 5b에 도시한 바와 같이, 상기 제1 적층 구조(1) 및 상기 제1 적층 구조(1)와 마주하는 제2 적층 구조(2)는 동시에 형성된다. 상기 제2 적층 구조(2)는 상기 제1 적층 구조(1)와 유사한 구조를 가진다. 상기 제2 적층 구조(2)는 제4 적층 부분(24), 적어도 하나의 제5 적층 부분(25), 그리고 적어도 하나의 제6 적층 부분(26)을 포함한다. 상기 제1 적층 부분(11), 상기 제2 적층 부분(12), 상기 제3 적층 부분(13), 상기 제4 적층 부분(24), 상기 제5 적층 부분(25) 및 상기 제6 적층 부분(26)은 각기 교대로 적층되는 반도체 스트립들(41) 및 절연 스트립들(42)을 포함한다.
또한, 상기 도전성 물질들(61)도 적어도 하나의 베이스 도전성 라인(62)으로서 식각된다. 상기 베이스 도전성 라인(62)은 상기 제2 적층 부분(12)을 상기 제6 적층 부분(26)에 연결하고, 상기 제3 적층 부분(13)을 상기 제5 적층 부분(25)에 연결한다.
도 6에 도시한 바와 같이, 유전 요소(40)가 상기 제1 적층 구조(1) 및 상기 제2 적층 구조(2) 상에 형성된다. 이후에, 도 7a 및 도 7b를 참조하면(상기 유전 요소(40)는 도 7b에서는 생략되어 있고, 도 7a는 도 7b의 영역(A3)만에 대응되는 구조의 3차원 도면을 예시한다), 상기 제1 적층 구조(1)와 상기 제2 적층 구조(2)는 유기 유전 물질(63)로 채워진다. 이후에, 상기 베이스 도전성 라인(62)에 대응되는 복수의 개구들(711)을 포함하는 패터닝된 마스크층(71)이 상기 유기 유전 물질(63) 상에 제공된다.
도 7c는 도 7b의 C-C' 라인을 따른 상기 구조의 단면도이다. 도 7c에 도시한 바와 같이, 상기 베이스 도전성 라인(62)의 일부에 대응되는 상기 유기 유전 물질(63)의 일부가 식각되어, 상기 유기 유전 물질(63)의 일부의 상부 표면들(631) 서로 정렬되며, 상기 베이스 도전성 라인(62)의 일부 상의 상기 유전 요소(40)의 일부가 노출된다.
도 8b는 도 8a의 D-D' 라인을 따른 상기 구조의 단면도이다. 도 8a 및 도 8b에 도시한 바와 같이(상기 유전 요소(40)는 도 8a에서는 생략된다), 상기 노출된 유전 요소(40) 및 상기 유전 요소(40) 아래의 상기 베이스 도전성 라인(62)의 일부가 적어도 하나의 제2 관통 홀(52) 및 적어도 하나의 제1 도전성 라인(31)을 형성하도록 식각된다. 일 실시예에 있어서, 식각 가스가 식각 공정이 수행되도록 투여될 수 있다. 상기 식각 가스가 상기 유전 요소(40) 및 상기 베이스 도전성 라인(62)을 식각하지만, 상기 유기 유전 물질(63)을 식각하지 않도록 큰 선택비를 가지므로, 상기 제1 도전성 라인(31)이 소정의 위치에 형성될 수 있다. 상기 식각 공정 후, 상기 제1 도전성 라인(31)은 상기 제2 적층 부분(12) 또는 상기 제5 적층 부분(25)의 일측 단부 상에 배치된다. 또한, 제3 간격(D3)이 상기 제1 도전성 라인(31) 및 상기 제3 적층 부분(13) 사이에 형성되고, 제4 간격(D4)이 상기 제1 도전성 라인(31) 및 상기 제6 적층 부분(26) 사이에 형성된다.
이후에, 상기 유기 유전 물질(63) 및 상기 패터닝된 마스크층(71)이 제거된다. 보다 명료하게 도시하기 위하여, 상기 유전 요소(40)는 도 9a 및 도 9b에 생략되어 있으며, 도 9a는 도 9b의 영역(A4)만에 대응되는 구조의 3차원 도면을 예시한다. 도 9a 및 도 9b에서 상기 제1 적층 부분(11), 상기 제2 적층 부분(12), 상기 제3 적층 부분(13), 상기 제4 적층 부분(24), 상기 제5 적층 부분(25), 상기 제6 적층 부분(26), 상기 제1 도전성 라인(31), 그리고 상기 제2 관통 홀(52)의 위치들에 대해서 분명하게 볼 수 있다.
마지막으로, 복수의 제2 도전성 라인들(32) 및 도전성 아일랜드들(35)이 도 1a에 예시한 바와 같은 상기 반도체 구조(100)를 형성하도록 상기 제1 적층 구조(1) 및 상기 제2 적층 구조(2) 상에 형성된다. 상기 복수의 제2 도전성 라인들(32)과 도전성 아일랜드들(35)을 형성하는 방법은 사진식각 공정을 포함할 수 있다. 본 발명에 따른 일 실시예에 있어서, 상기 제2 도전성 라인들(32)은 상기 제2 적층 부분(12)과 상기 제5 적층 부분(25) 사이에 배치될 수 있다. 보다 상세하게는, 상기 제2 도전성 라인들(32)은 상기 제2 적층 부분(12) 및 상기 제5 적층 부분(25) 상의 상기 유전 요소(40) 상에 배치될 수 있다. 상기 도전성 아일랜드들(35)은 상기 제2 적층 부분(12)과 상기 제3 적층 부분(13) 사이에 배치될 수 있다. 이와 유사하게, 상기 도전성 아일랜드들(35)은 상기 제5 적층 부분(25)과 상기 제6 적층 부분(26) 사이에 배치될 수 있다. 또한, 상기 도전성 아일랜드들(35)의 상부 표면들(351)은 서로 정렬된다.
간격이 2개의 상기 인접하는 도전성 아일랜드들(35) 사이에 형성되므로, 상기 2개의 도전성 아일랜드들(35)이 서로 접촉되지 않는 점에 유의하여야 한다. 따라서, 상기 2개의 도전성 아일랜드들(35)을 분리시키는 1회 이상의 사진식각 공정이 요구된다. 예를 들면, 복수의 오목부들(36)(도 1c에 도시됨)이 2개의 상기 인접하는 도전성 아일랜드들(35)을 분리시키도록 형성된다. 상기 오목부들(36)의 상부 표면들(361)은 서로 정렬될 수 있다.
이에 따라, 본 발명에 따른 일 실시예의 상기 반도체 구조는 신뢰성 있고 매우 작은 메모리 셀 요소들 및 게이트 구조들을 갖는 메모리 셀 스트링들의 이웃하는 스택들에 관련하여 개선된 공정을 구비한다. 이는 보다 용이한 제조 방법뿐만 아니라 보다 높은 안정성을 제공한다.
해당 기술 분야에서 통상의 지식을 가진 자에게는 개시된 실시예들에 대한 다양한 변형들과 변경들이 가능함이 명백할 것이다. 본 명세서와 실시예들은 다음 특허청구범위 및 그 균등물들에 의해 나타내는 본 발명의 범주 내에서 예시적인 것으로서만 간주되어야 한다.
1：제1 적층 구조 2：제2 적층 구조
4：반도체층 6：절연층
11：제1 적층 부분 12：제2 적층 부분
13：제3 적층 부분 24：제4 적층 부분
25：제5 적층 부분 26：제6 적층 부분
31：제1 도전성 라인 32：제2 도전성 라인
35：도전성 아일랜드 36：오목부들
40：유전 요소 41：반도체 스트립들
42：절연 스트립들 51：제1 관통 홀
52：제2 관통 홀 61：도전성 물질
62：도전성 베이스 라인 63：유기 유전 물질
71：마스크층 91：베이스 적층 구조
100：반도체 구조 111：제1 상부 표면
112：제2 상부 표면 113：제3 상부 표면
123：제1 측부 표면 124：제2 측부 표면
133：제3 측부 표면 134：제4 측부 표면

Claims (20)

  1. 제1 적층 구조를 구비하며, 상기 제1 적층 구조는,
    제1 방향으로 배치되는 제1 적층 부분;
    상기 제1 적층 부분에 연결되고. 상기 제1 방향에 직교하는 제2 방향으로 연장되는 적어도 하나의 제2 적층 부분; 및
    상기 제1 방향으로 연결되고, 상기 제2 방향을 따라 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함하며,
    상기 제3 적층 부분의 폭이 상기 제2 방향을 따라 상기 제2 적층 부분의 폭 보다 작은 것을 특징으로 하는 반도체 구조.
  2. 제 1 항에 있어서, 복수의 상기 제2 적층 부분들 및 상기 제3 적층 부분들을 더 포함하며, 상기 제2 적층 부분들과 상기 제3 적층 부분들 사이의 간격들이 상기 제1 방향을 따라 동일한 것을 특징으로 하는 반도체 구조.
  3. 제 1 항에 있어서, 상기 제2 적층 부분은 제1 단부 및 상기 제1 단부에 대향하는 제2 단부를 포함하며, 상기 제1 단부는 상기 제1 적층 부분과 연결되는 것을 특징으로 하는 반도체 구조.
  4. 제 1 항에 있어서, 상기 제1 적층 부분, 상기 제2 적층 부분 및 상기 제3 적층 부분 상에 형성되는 유전 요소를 더 포함하는 것을 특징으로 하는 반도체 구조.
  5. 제 4 항에 있어서,
    상기 제1 적층 부분은 제1 상부 표면을 포함하며;
    상기 제2 적층 부분은 제2 상부 표면, 제1 측부 표면 및 상기 제1 측부 표면에 대향하는 제2 측부 표면을 포함하고;
    상기 제3 적층 부분은 제3 상부 표면, 제3 측부 표면 및 상기 제3 측부 표면에 대향하는 제4 측부 표면을 포함하며;
    상기 제3 측부 표면은 상기 제2 측부 표면과 마주하고, 상기 제4 측부 표면은 상기 제1 측부 표면과 마주하며;
    상기 유전 요소는 상기 제1 상부 표면, 상기 제2 상부 표면, 상기 제3 상부 표면, 상기 제1 측부 표면, 상기 제2 측부 표면, 상기 제3 측부 표면 및 상기 제4 측부 표면 상에 배치되는 것을 특징으로 하는 반도체 구조.
  6. 제 5 항에 있어서,
    상기 유전 요소 상에 배치되는 복수의 도전성 아일랜드들을 더 포함하며, 상기 도전성 아일랜드들은 상기 제2 상부 표면, 상기 제1 측부 표면, 상기 제2 측부 표면, 상기 제3 측부 표면 및 상기 제4 측부 표면 상에 배치되고, 상기 도전성 라일랜드들의 상부 표면들은 서로 정렬되며, 인접하는 2개의 도전성 아일랜드들은 서로 분리되는 것을 특징으로 하는 반도체 구조.
  7. 제 6 항에 있어서, 상기 제3 측부 표면 및 상기 제4 측부 표면 상에 배치되는 상기 도전성 아일랜드들은 상기 제3 적층 부분 상의 상기 유전 요소에 의해 서로 절연되는 것을 특징으로 하는 반도체 구조.
  8. 제 1 항에 있어서, 상기 제1 적층 구조에 마주하는 제2 적층 구조를 더 구비하며, 상기 제2 적층 구조는,
    상기 제1 방향을 따라 배치되는 제4 적층 부분;
    상기 제4 적층 부분에 연결되고, 상기 제2 방향을 따라 배치되는 적어도 하나의 제5 적층 부분; 및
    상기 제4 적층 부분에 연결되고, 상기 제1 방향을 따라 상기 제5 적층 부분과 교대로 배열되는 적어도 하나의 제6 적층 부분을 포함하며,
    상기 제6 적층 부분의 폭은 상기 제2 방향을 따라 상기 제5 적층 부분의 폭 보다 작은 것을 특징으로 하는 반도체 구조.
  9. 제 8 항에 있어서,
    상기 제1 방향을 따른 상기 제2 적층 부분과 상기 제3 적층 부분 사이의 제1 간격; 및
    상기 제1 방향을 따른 상기 제5 적층 부분과 상기 제6 적층 부분 사이의 제2 간격을 포함하며, 상기 제2 간격은 상기 제1 간격과 동일한 것을 특징으로 하는 반도체 구조.
  10. 제 8 항에 있어서, 상기 제5 적층 부분은 상기 제3 적층 부분에 대응되고, 상기 제6 적층 부분은 상기 제2 적층 부분에 대응되는 것을 특징으로 하는 반도체 구조.
  11. 제 1 항에 있어서, 상기 제1 적층 구조는 교대로 적층되는 반도체 스트립들 및 절연 스트립들을 포함하며, 상기 반도체 스트립들은 상기 절연 스트립들에 의해 서로 분리되는 것을 특징으로 하는 반도체 구조.
  12. 제1 적층 구조를 구비하며, 상기 제1 적층 구조는,
    제1 적층 부분;
    상기 제1 적층 부분에 직교하는 적어도 하나의 제2 적층 부분; 및
    상기 제1 적층 부분에 직교하고, 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함하고,
    제2 적층 구조를 구비하며, 상기 제2 적층 구조는,
    상기 제1 적층 부분에 평행한 제4 적층 부분;
    상기 제4 적층 부분에 직교하여 연결되고, 상기 제3 적층 부분에 대응되는 적어도 하나의 제5 적층 부분; 및
    상기 제4 적층 부분에 직교하여 연결되고, 상기 제2 적층 부분에 대응되는 적어도 하나의 제6 적층 부분을 포함하는 것을 특징으로 하는 반도체 구조.
  13. 제 12 항에 있어서, 상기 제2 적층 부분의 일측 단부 또는 상기 제5 적층 부분의 일측 단부 상에 배치되는 적어도 하나의 제1 도전성 라인을 더 포함하는 것을 특징으로 하는 반도체 구조.
  14. 제 13 항에 있어서,
    상기 제1 도전성 라인과 상기 제3 적층 부분 사이의 제3 간격; 및
    상기 제1 도전성 라인과 상기 제6 적층 부분 사이의 제4 간격을 포함하며, 상기 제4 간격은 상기 제3 간격과 동일한 것을 것을 특징으로 하는 반도체 구조.
  15. 제 12 항에 있어서, 상기 제2 적층 부분, 상기 제3 적층 부분, 상기 제5 적층 부분 및 상기 제6 적층 부분 상에 배치되는 유전 요소를 더 포함하는 것을 특징으로 하는 반도체 구조.
  16. 제 15 항에 있어서,
    복수의 도전성 아일랜드들 상기 제2 적층 부분과 상기 제3 적층 부분 사이에 배치되거나, 상기 제5 적층 부분과 상기 제6 적층 부분 사이에 배치되는 복수의 도전성 아일랜드들을 더 포함하는 것을 특징으로 하는 반도체 구조.
  17. 제 16 항에 있어서, 상기 제3 적층 부분의 양 측부들 상에 배치되는 상기 도전성 아일랜드들은 상기 제3 적층 부분 상의 상기 유전 요소에 의해 서로 절연되며, 상기 제6 적층 부분의 양 측부들 상에 배치되는 상기 도전성 아일랜드들은 상기 제6 적층 부분 상의 상기 유전 요소에 의해 서로 절연되는 것을 특징으로 하는 반도체 구조.
  18. 제 12 항에 있어서,
    상기 제2 적층 부분과 상기 제5 적층 부분 사이에 배치되는 복수의 제2 도전성 라인들을 더 포함하는 것을 특징으로 하는 반도체 구조.
  19. 반도체 구조의 제조 방법에 있어서,
    반도체층들이 절연층들에 의해 서로 분리되도록 상기 반도체층들 및 상기 절연층들을 교대로 적층하는 단계를 구비하고;
    베이스 적층 구조를 형성하도록 상기 반도체층 및 상기 절연층들을 패터닝하는 단계를 구비하며, 상기 베이스 적층 구조는 적어도 하나의 제1 관통 홀을 포함하고;
    상기 제1 관통 홀을 도전성 물질들로 채우는 단계를 구비하며;
    제1 적층 구조 및 베이스 도전성 라인을 형성하도록 상기 베이스 적층 구조를 식각하는 단계를 구비하고, 상기 제1 적층 구조는 제1 방향을 따라 배열되는 제1 적층 부분, 상기 제1 적층 부분에 직교하는 적어도 하나의 제2 적층 부분, 상기 제1 적층 부분에 직교하고 상기 제2 적층 부분과 교대로 배열되는 적어도 하나의 제3 적층 부분을 포함하며, 상기 제3 적층 부분의 폭이 상기 제2 방향을 따라 상기 제2 적층 부분의 폭 보다 작고;
    상기 제1 적층 구조 상에 유전 요소를 형성하는 단계를 구비하며;
    제1 도전성 라인이 상기 제2 적층 부분의 일측 단부 상에 배치되도록 상기 베이스 도전성 라인의 일부를 식각하여 적어도 하나의 제2 관통 홀 및 적어도 하나의 상기 제1 도전성 라인을 형성하는 단계를 구비하고;
    상기 제1 적층 구조 상에 복수의 제2 도전성 라인들 및 도전성 아일랜드들을 형성하는 단계를 구비하며, 2개의 인접하는 상기 도전성 아일랜드들 사이에 간격이 형성되어, 상기 2개의 인접하는 도전성 라인들이 서로 분리되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제1 적층 구조 및 상기 제1 적층 구조에 마주하는 제2 적층 구조를 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
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