JP3342260B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はゲート電極を有する
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】図１１および図１２は従来の半導体装置
の製造方法を示す工程図である。ここでは、一例として
ＧａＡｓを用いたＭＥＳＦＥＴ（金属−半導体電界効果
トランジスタ）の製造方法を説明する。図１１および図
１２の（ａ）〜（ｆ）において、左側は断面図、右側は
平面図である。

【０００３】まず、図１１（ａ）に示すように、半絶縁
性ＧａＡｓ基板１の所定領域にＳｉをイオン注入し、動
作層となるｎ型イオン注入領域３を形成する。イオン注
入の条件としては、注入エネルギーを４０ｋｅＶとし、
注入量を５．０×１０¹²ｃｍ ^-2とする。その後、ＧａＡ
ｓ基板１の表面に、ＥＣＲ（電子サイクロトン共鳴）−
プラズマＣＶＤ法（化学的気相成長法）により熱処理用
保護膜として膜厚５００ÅのＳｉＮ膜２を形成する。

【０００４】次に、図１１（ｂ）に示すように、ＳｉＮ
膜２上に、後述するＳｉＯ₂ 膜の反転パターン形成用の
フォトレジスト９を形成し、Ｓｉをイオン注入すること
によりｎ⁺ イオン注入領域４（高導電領域）を形成す
る。イオン注入の条件としては、注入エネルギーを９０
ｋｅＶとし、注入量を５．０×１０¹³ｃｍ^-2とする。中
央部のｎ型イオン注入領域３がチャネル領域となる。

【０００５】さらに、図１１（ｃ）に示すように、フォ
トレジスト９をマスクとしてＥＣＲ−プラズマＣＶＤ法
により、ｎ⁺ イオン注入領域４の上部におけるＳｉＮ膜
２上に膜厚３０００ÅのＳｉＯ₂ 膜５を形成する。その
後、熱処理によりｎ型イオン注入領域３およびｎ⁺ イオ
ン注入領域４を活性化させる。それにより、ｎ型イオン
注入領域３およびｎ⁺ イオン注入領域４が電流の流れる
層となる。この熱処理の際に、ＧａＡｓ基板１中のＡｓ
が抜け出すことがＳｉＮ膜２により防止される。

【０００６】次に、図１２（ｄ）に示すように、ｎ⁺ イ
オン注入領域４の上部のＳｉＯ₂ 膜５およびＳｉＮ膜２
を除去し、蒸着法およびリフトオフ法を用いてｎ⁺ イオ
ン注入領域４上にソース電極およびドレイン電極となる
オーミック電極６をそれぞれ形成する。

【０００７】その後、図１２（ｅ）に示すように、ｎ型
イオン注入領域３上にゲート電極形成用のフォトレジス
ト１１を形成した後、ＳｉＯ₂ 膜５をマスクとしてプラ
ズマエッチングによりｎ型イオン注入領域３上のＳｉＮ
膜２を除去する。エッチングガスとしては、４フッ化炭
素（ＣＦ₄ ）ガスと酸素ガスの混合ガスを用いる。それ
により、ｎ型イオン注入領域３上に開口部１２が形成さ
れる。

【０００８】上記の混合ガスを用いたプラズマエッチン
グでは、ＳｉＮとＳｉＯ₂ のエッチング速度の比が１０
０：１程度となる。したがって、ＳｉＯ₂ 膜５がほとん
どエッチングされず、ＳｉＮ膜２のみがエッチングされ
る。このとき、ＳｉＮ膜２のエッチング速度が速いた
め、ＳｉＮ膜２の縁部１３がＳｉＯ₂ 膜５の縁部に対し
てオーバーエッチングされる。

【０００９】最後に、図１１（ｆ）に示すように、蒸着
法およびリフトオフ法を用いてｎ型イオン注入領域３上
にゲート電極７を形成した後、フォトレジスト１１を除
去する。このとき、図１１（ｅ）の工程でＳｉＮ膜２の
縁部１３がＳｉＯ₂ 膜５の縁部に対してオーバーエッチ
ングされているので、ゲート電極７の足部の両側に１対
の空隙１４が形成される。この１対の空隙１４の平面形
状はコの字状となっている。なお、上記の半導体装置に
おいては、ＳｉＯ₂ 膜５間の間隔によりゲート長が規定
される。

【００１０】

【発明が解決しようとする課題】図１３は上記の方法で
作製された従来の半導体装置の模式的な平面図であり、
図１４（ａ）は図１３のＸ−Ｘ断面図、図１４（ｂ）は
図１３のＹ−Ｙ断面図である。

【００１１】図１３に示すように、ゲート電極７の下部
におけるＳｉＯ₂ 膜５の縁部にはコの字状の空隙１４が
形成されている。この空隙１４は、ゲート電極７の下部
において中央部（図１４（ｂ）参照）から端部（図１４
（ａ）参照）まで連続し、屈曲してゲート電極７の外側
まで延びている。

【００１２】そのため、水分や酸化雰囲気が空隙１４の
端部から浸入し、ＧａＡｓの表面が酸化する。それによ
り、半導体装置の特性の経時変化が起こる。本発明の目
的は、ゲート電極下部に形成された空隙による特性の経
時変化が防止された半導体装置およびその製造方法を提
供することである。

【００１３】

【課題を解決するための手段および発明の効果】本発明
に係る半導体装置の製造方法は、チャネル領域を有する
半導体基板上または半導体層上に第１の絶縁膜を形成す
るステップと、チャネル領域の上部に窓部を有する第２
の絶縁膜を第１の絶縁膜上に形成するステップと、チャ
ネル領域上の第１の絶縁膜を第２の絶縁膜をマスクとし
てエッチングにより除去するステップと、チャネル領域
上にゲート電極を形成するステップとを含み、第１の絶
縁膜のエッチング速度が第２の絶縁膜のエッチング速度
よりも大きいものである。

【００１４】本発明に係る半導体装置の製造方法におい
ては、第１の絶縁膜のエッチング速度が第２の絶縁膜の
エッチング速度よりも大きいので、第２の絶縁膜をマス
クとしてエッチングによりチャネル領域上の第１の絶縁
膜を除去することができる。その場合、チャネル領域の
上部に窓部を有する第２の絶縁膜が第１の絶縁膜上に形
成されているので、第２の絶縁膜の窓部の縁部下の第１
の絶縁膜がオーバーエッチングされる。それにより、チ
ャネル領域上にゲート電極を形成したときに、ゲート電
極の足部の周囲に空隙が形成される。

【００１５】この空隙は、半導体基板または半導体層、
第１の絶縁膜、第２の絶縁膜およびゲート電極により囲
まれた密閉空間となる。したがって、空隙に外部から水
分や酸素雰囲気が浸入することがなく、半導体基板また
は半導体層の表面の酸化が防止されるとともに、半導体
装置の耐湿性が向上する。その結果、半導体装置の特性
の経時変化が少なくなり、信頼性が向上する。

【００１６】本発明に係る半導体装置の製造方法は、チ
ャネル領域を有する半導体基板上または半導体層上にシ
リコン窒化膜を形成するステップと、チャネル領域の上
部に窓部を有するシリコン酸化膜をシリコン窒化膜上に
形成するステップと、チャネル領域上のシリコン窒化膜
をシリコン酸化膜をマスクとしてエッチングにより除去
するステップと、チャネル領域上にゲート電極を形成す
るステップとを含んでもよい。シリコン窒化膜のエッチ
ングには、ドライエッチングを用いることが好ましい。

【００１７】この場合、チャネル領域の上部に窓部を有
するシリコン酸化膜がシリコン窒化膜上に形成されるの
で、シリコン酸化膜をマスクとしてエッチングによりチ
ャネル領域上のシリコン窒化膜を除去する際に、シリコ
ン酸化膜の窓部の縁部下のシリコン窒化膜がオーバーエ
ッチングされる。それにより、チャネル領域上にゲート
電極を形成したときに、ゲート電極の足部の周囲に空隙
が形成される。

【００１８】この空隙は、半導体基板または半導体層、
シリコン窒化膜、シリコン酸化膜およびゲート電極によ
り囲まれた密閉空間となる。したがって、空隙に外部か
ら水分や酸素雰囲気が侵入することがなく、半導体基板
または半導体層の表面の酸化が防止されるとともに、半
導体装置の耐湿性が向上する。その結果、半導体装置の
特性の経時変化が少なくなり、信頼性が向上する。

【００１９】シリコン酸化膜をシリコン窒化膜上に形成
するステップは、チャネル領域の両側におけるシリコン
窒化膜上にチャネル領域の幅よりも大きい幅の第１のシ
リコン酸化膜を形成するステップと、チャネル領域の上
部に窓部を有する第２のシリコン酸化膜をシリコン窒化
膜上および第１のシリコン酸化膜上に形成するステップ
とを含んでもよい。

【００２０】この場合には、第１および第２のシリコン
酸化膜によりチャネル領域の上部に窓部が形成される。
第１のシリコン酸化膜の幅をチャネル領域の幅よりも大
きくすることにより、ゲート電極の幅方向の両端部側で
第１のシリコン酸化膜上に第２のシリコン酸化膜が重な
り、閉じた窓部が形成される。

【００２１】特に、第２のシリコン酸化膜の窓部の幅
は、チャネル領域の幅以上でかつ第１のシリコン酸化膜
の幅よりも小さいことが好ましい。それにより、ゲート
電極の幅方向の両端部側で第１のシリコン酸化膜上に第
２のシリコン酸化膜が確実に重なり、閉じた窓部が確実
に形成される。

【００２２】また、シリコン窒化膜の形成後、チャネル
領域の上部におけるシリコン窒化膜上の領域にポジ型フ
ォトレジストの第１のパターンを形成し、ポジ型フォト
レジストの第１のパターンをマスクとしてチャネル領域
の両側の半導体基板または半導体層に高導電領域を形成
するステップをさらに含み、シリコン酸化膜をシリコン
窒化膜上に形成するステップが、ポジ型フォトレジスト
の第１のパターンを加工することにより窓部に対応する
ポジ型フォトレジストの第２のパターンを形成し、ポジ
型フォトレジストの第２のパターンをマスクとしてシリ
コン酸化膜をシリコン窒化膜上に形成するステップを含
んでもよい。

【００２３】この場合、同一のポジ型フォトレジストを
２回パターニングすることにより、同一のポジ型フォト
レジストをチャネル領域の両側の高導電領域の形成およ
びシリコン酸化膜の形成に用いることができる。したが
って、工程数が少なくなり、製造時間および製造コスト
が低減される。

【００２４】本発明に係る半導体装置は、半導体基板ま
たは半導体層にチャネル領域が設けられ、チャネル領域
上に開口部を有する第１の絶縁膜が半導体基板または半
導体層上に形成され、開口部よりも小さい窓部をチャネ
ル領域の上部に有する第２の絶縁膜が第１の絶縁膜上に
形成され、窓部内および開口部内のチャネル領域上にゲ
ート電極が形成され、ゲート電極の足部の周囲に半導体
基板または半導体層、第１の絶縁膜、第２の絶縁膜およ
びゲート電極により囲まれた空隙が形成されたものであ
る。

【００２５】本発明に係る半導体装置においては、ゲー
ト電極の足部の周囲に空隙が形成されている。この空隙
は、半導体基板または半導体層、第１の絶縁膜、第２の
絶縁膜およびゲート電極により囲まれた密閉空間となっ
ているので、空隙に外部から水分や酸素雰囲気が浸入す
ることがなく、半導体基板または半導体層の表面の酸化
が防止されるとともに、半導体装置の耐湿性が向上す
る。その結果、半導体装置の特性の経時変化が少なくな
り信頼性が向上する。

【００２６】また、ゲート電極の足部の周囲に空隙が形
成されているので、ゲート電極の傘部下に第１の絶縁膜
および第２の絶縁膜よりも低い誘電率を有する領域が存
在することになる。したがって、ゲート部分の寄生容量
が低くなり、動作速度が向上する。

【００２７】本発明に係る半導体装置は、半導体基板ま
たは半導体層にチャネル領域が設けられ、チャネル領域
上に開口部を有するシリコン窒化膜が半導体基板または
半導体層上に形成され、開口部よりも小さい窓部をチャ
ネル領域の上部に有するシリコン酸化膜がシリコン窒化
膜上に形成され、窓部内および開口部内のチャネル領域
上にゲート電極が形成され、ゲート電極の足部の周囲に
半導体基板または半導体層、シリコン窒化膜、シリコン
酸化膜およびゲート電極により囲まれた空隙が形成され
てもよい。

【００２８】この場合も、ゲート電極の足部の周囲に空
隙が形成されている。この空隙は、半導体基板または半
導体層、シリコン窒化膜、シリコン酸化膜およびゲート
電極により囲まれた密閉空間となっているので、空隙に
外部から水分や酸素雰囲気が侵入することがなく、半導
体基板または半導体層の表面の酸化が防止されるととも
に、半導体装置の耐湿性が向上する。その結果、半導体
装置の特性の経時変化が少なくなり、信頼性が向上す
る。

【００２９】また、ゲート電極の足部の周囲に空隙が形
成されているので、ゲート電極の傘部下にシリコン窒化
膜およびシリコン酸化膜よりも低い誘電率を有する領域
が存在することになる。したがって、ゲート部分の寄生
容量が低くなり、動作速度が向上する。

【００３０】

【発明の実施の形態】図１〜図３は本発明の第１の実施
例による半導体装置の製造方法を示す工程断面図であ
る。図１〜図３の（ａ）〜（ｈ）において、左側は断面
図、右側は平面図である。本実施例では、一例としてＭ
ＥＳＦＥＴの製造方法を説明する。

【００３１】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の所定領域にＳｉをイオン注入し、動作
層となるｎ型イオン注入領域３を形成する。イオン注入
条件としては、注入エネルギーを４０ｋｅＶとし、注入
量を５．０×１０¹²ｃｍ^-2とする。そして、ＧａＡｓ基
板１上に、ＥＣＲ−プラズマＣＶＤ法により熱処理用保
護膜として膜厚５００ÅのＳｉＮ膜２を形成する。

【００３２】次に、図１（ｂ）に示すように、フォトレ
ジスト９を形成し、フォトレジスト９の上方からＳｉを
イオン注入することによりｎ⁺ イオン注入領域（高導電
領域）４を形成する。イオン注入条件としては、注入エ
ネルギーを９０ｋｅＶとし、注入量を５．０×１０¹³ｃ
ｍ^-2とする。中央部のｎ型イオン注入領域３がチャネル
領域となる。

【００３３】さらに、図１（ｃ）に示すように、フォト
レジスト９をマスクとしてＥＣＲ−プラズマＣＶＤ法に
より、ｎ⁺ イオン注入領域４の上部におけるＳｉＮ膜２
上に膜厚３０００ÅのＳｉＯ₂ 膜５を形成する。以下、
このＳｉＯ₂ 膜５を第１のＳｉＯ₂ 膜５と呼ぶ。その
後、フォトレジスト９を除去する。

【００３４】次に、図２（ｄ）に示すように、ｎ型イオ
ン注入領域３の上部におけるＳｉＮ膜２上に、第１のＳ
ｉＯ₂ 膜５の一部にかかるように、フォトレジスト１０
を形成する。

【００３５】そして、図２（ｅ）に示すように、フォト
レジスト１０を用いたパターン反転法により、ＳｉＮ膜
２上および第１のＳｉＯ₂ 膜５上に膜厚１０００Åの第
２のＳｉＯ₂ 膜２０を形成する。このとき、第２のＳｉ
Ｏ₂ 膜２０の窓２０ａの幅Ｌ１がｎ型イオン注入領域３
の幅Ｗ１よりも大きくかつ第１のＳｉＯ₂ 膜５の幅Ｌ２
よりも小さくなるように、図２（ｄ）の工程でフォトレ
ジスト１０の寸法を決定する。それにより、ゲート電極
形成領域の両端部７１，７２で第２のＳｉＯ₂膜２０が
第１のＳｉＯ₂ 膜５に重なる。すなわち、第２のＳｉＯ
₂ 膜２０の窓２０ａは、チャネル領域の幅方向において
ｎ型イオン注入領域３よりも大きくかつ第１のＳｉＯ₂
膜５よりも小さい寸法を有し、かつ平面的に閉じた窓と
なる。その後、フォトレジスト１０を除去する。

【００３６】その後、８８０℃のアニール処理により、
ｎ型イオン注入領域３およびｎ⁺ イオン注入領域４を活
性化させる。それにより、ｎ型イオン注入領域３および
ｎ⁺イオン注入領域４が電流の流れる層となる。

【００３７】次に、図２（ｆ）に示すように、ｎ⁺ イオ
ン注入領域４上を除いてフォトレジスト（図示せず）を
形成し、プラズマエッチングによりｎ⁺ イオン注入領域
４上の第２のＳｉＯ₂ 膜２０、第１のＳｉＯ₂ 膜５およ
びＳｉＮ膜２を除去する。エッチングガスとしては、４
フッ化炭素（ＣＦ₄ ）ガスおよび酸素ガスの混合ガスを
用いる。そして、蒸着法およびリフトオフ法を用いてｎ
⁺ イオン注入領域４上にＡｕＧｅ合金およびＮｉからな
るオーミック電極６を形成する。これらのオーミック電
極６がそれぞれソース電極およびドレイン電極となる。

【００３８】次に、図３（ｇ）に示すように、ｎ型イオ
ン注入領域３上にゲート電極形成用のフォトレジスト１
１を形成した後、第１のＳｉＯ₂ 膜５および第２のＳｉ
Ｏ₂膜２０をマスクとしてプラズマエッチングによりｎ
型イオン注入領域３上のＳｉＮ膜２を除去する。エッチ
ングガスとしては、４フッ化炭素（ＣＦ₄ ）ガスおよび
酸素ガスの混合ガスを用いる。これにより、ｎ型イオン
注入領域３上に開口部１２が形成される。

【００３９】上記の混合ガスによるプラズマエッチング
では、第１のＳｉＯ₂ 膜５および第２のＳｉＯ₂ 膜２０
がほとんどエッチングされず、ＳｉＮ膜２のみがエッチ
ングされる。このとき、ＳｉＮ膜２のエッチング速度が
速いため、ＳｉＮ膜２の縁部２１が第１のＳｉＯ₂ 膜５
および第２のＳｉＯ₂ 膜２０の縁部に対してオーバーエ
ッチングされる。

【００４０】最後に、図３（ｈ）に示すように、蒸着法
およびリフトオフ法を用いてｎ型イオン注入領域３上に
ゲート電極７を形成した後、フォトレジスト１１を除去
する。このとき、図３（ｇ）の工程でＳｉＮ膜２の縁部
２１が第１のＳｉＯ₂ 膜５および第２のＳｉＯ₂ 膜２０
の縁部に対してオーバーエッチングされているので、ゲ
ート電極７の足部の側部に空隙２２が形成される。この
空隙２２の平面形状は矩形状となっている。

【００４１】図４は上記の方法で作製された半導体装置
の模式的平面図であり、図５（ａ）は図４のＸ−Ｘ断面
図であり、図５（ｂ）は図４のＹ−Ｙ断面図である。図
４に示すように、第２のＳｉＯ₂ 膜２０の窓２０ａ内に
おいて、第１のＳｉＯ₂ 膜５の縁部下に直線状の空隙２
２が形成されている。空隙２２は、窓２０ａの両端の縁
部下にも形成され、全体として矩形状となっている。

【００４２】図５（ｂ）に示すように、ゲート電極７の
傘部下の中央部に空隙２２が存在するが、図５（ａ）に
示すように、ゲート電極７の両端部では空隙２２が存在
せず、第２のＳｉＯ₂ 膜２０により密封されている。す
なわち、空隙２２は、ＧａＡｓ基板１、ＳｉＮ膜２、ゲ
ート電極７、第１のＳｉＯ₂ 膜５および第２のＳｉＯ ₂
膜２０により囲まれた密閉空間となる。

【００４３】したがって、空隙２２には、外部から水分
や酸化雰囲気が浸入することがないので、ＧａＡｓ表面
の酸化が防止されるとともに、耐湿性が向上する。その
結果、ＦＥＴの特性の経時変化が少なくなり、信頼性が
向上する。

【００４４】なお、上記の例では、第２のＳｉＯ₂ 膜２
０の膜厚を１０００Åとしたが、この第２のＳｉＯ₂ 膜
２０はゲート電極７の形成前のＳｉＮ膜２のエッチング
を阻止するために設けられるので、１００Å以上であれ
ばよい。

【００４５】ここで、本実施例の半導体装置の信頼性を
従来の半導体装置と比較するために信頼性評価試験とし
てＰＣＴ（Pressure Cooker Test) を行った。ＰＣＴで
は、温度１２１℃、湿度１００％および圧力２気圧の状
態で試料を放置する。そして、ゲート電位を０Ｖとし、
ソース・ドレイン間に一定電圧（ここでは３Ｖ）を印加
したときにソース・ドレイン間に流れる電流（ソース・
ドレイン間飽和電流）Ｉｄｓｓを測定する。

【００４６】図６および表１は本実施例の方法で作製さ
れた複数の試料のソース・ドレイン間飽和電流Ｉｄｓｓ
の測定結果を示し、図７および表２は従来の方法で作製
された複数の試料のソース・ドレイン間飽和電流Ｉｄｓ
ｓの測定結果を示す。

【００４７】

【表１】

【００４８】

【表２】

【００４９】図６に示すように、本実施例の方法で作製
された試料Ａ、試料Ｂおよび試料Ｃにおいては、ソース
・ドレイン間飽和電流Ｉｄｓｓの測定値がほぼ３４〜３
５ｍＡで一定となり、経時変化がほとんどない。

【００５０】これに対して、図７に示すように、従来の
方法で作製された試料Ｄ、試料Ｅおよび試料Ｆにおいて
は、ソース・ドレイン間飽和電流Ｉｄｓｓの測定値が４
９ｍＡから２９ｍＡまで時間の経過とともに低下してい
る。

【００５１】これらの結果から、本実施例の半導体装置
では、特性の経時変化がほとんどなく、耐湿性が向上し
ていることがわかる。また、本実施例の半導体装置で
は、ゲート電極７の足部の周囲に空隙が形成されている
ので、ゲート電極７の傘部下にＳｉＮ膜およびＳｉＯ₂
膜よりも低い誘電率を有する領域が存在することにな
る。したがって、ゲート部分の寄生容量が低くなり、動
作速度が向上する。

【００５２】図８〜図１０は本発明の第２の実施例によ
る半導体装置の製造方法を示す工程図である。本実施例
でも、一例としてＭＥＳＦＥＴの製造方法を説明する。
図８〜図１０の（ａ）〜（ｇ）において、左側は断面図
を示し、右側は平面図を示す。

【００５３】まず、図８（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に熱処理用保護膜として膜厚０．１μ
ｍのＳｉＮ膜２を形成した後、ＳｉＮ膜２上の所定の領
域にフォトレジスト８を形成する。そして、フォトレジ
スト８をマスクとしてＳｉをイオン注入し、ＧａＡｓ基
板１の表面にｎ型イオン注入領域３を形成する。イオン
注入条件としては、注入エネルギーを７０ｋｅＶとし、
注入量を３×１０¹²ｃｍ^-2とする。その後、フォトレジ
スト８を除去する。

【００５４】次に、図８（ｂ）に示すように、ＳｉＮ膜
２上にポジ型フォトレジストを形成し、第１のフォトマ
スクパターンを用いて光露光および現像処理を行うこと
によりフォトレジストの第１のパターン９ａを形成し、
その第１のパターン９ａをマスクとしてＳｉをイオン注
入することによりｎ⁺ イオン注入領域４（高導電領域）
を形成する。イオン注入条件としては、注入エネルギー
を９０ｋｅＶとし、注入量を５×１０¹³ｃｍ^-2とする。

【００５５】その後、図８（ｃ）に示すように、第２の
フォトマスクパターンを用いてフォトレジストの第１の
パターン９ａに再度光露光および現像処理を行い、ゲー
ト電極コンタクト部となる領域上にフォトレジストの第
２のパターン９ｂのみを残す。フォトレジストの第２の
パターン９ｂは、ｎ型イオン注入領域３の幅Ｗ１よりも
広い幅Ｗ２を有する。

【００５６】なお、図８（ｂ），（ｃ）の工程では、同
一のフォトレジストを別のフォトマスクパターンで２回
にわたって光露光および現像処理により加工するため、
露光部分が除去されるポジ型フォトレジストを用いる必
要がある。

【００５７】次に、図９（ｄ）に示すように、フォトレ
ジストの第２のパターン９ｂをマスクとしてＥＣＲ−プ
ラズマＣＶＤ法およびリフトオフ法により、ＳｉＮ膜２
上に膜厚０．３μｍのＳｉＯ₂ 膜５を形成する。それに
より、ｎ型イオン注入領域３上にＳｉＯ₂ 膜５の窓５ａ
が形成される。その後、フォトレジストの第２のパター
ン９ｂを除去する。そして、８８０℃のアニール処理に
よりｎ型イオン注入領域３およびｎ⁺ イオン注入領域４
を活性化させる。

【００５８】次に、図９（ｅ）に示すように、ｎ⁺ イオ
ン注入領域４上を除いてフォトレジスト（図示せず）を
形成し、プラズマエッチングによりｎ⁺ イオン注入領域
４上のＳｉＯ₂ 膜５およびＳｉＮ膜２を除去する。エッ
チングガスとしては、４フッ化炭素（ＣＦ₄ ）ガスおよ
び酸素ガスの混合ガスを用いる。そして、ｎ⁺ イオン注
入領域４上に蒸着法およびリフトオフ法を用いてＡｕＧ
ｅ合金およびＮｉからなるオーミック電極６を形成す
る。これらのオーミック電極６がそれぞれソース電極お
よびドレイン電極となる。

【００５９】次いで、図９（ｆ）に示すように、ｎ型イ
オン注入領域３上にゲート電極形成用のフォトレジスト
１１を形成した後、ＳｉＯ₂ 膜５をマスクとしてプラズ
マエッチングによりｎ型イオン注入領域３上のＳｉＮ膜
２を除去する。エッチングガスとしては、４フッ化炭素
（ＣＦ₄ ）ガスおよび酸素ガスの混合ガスを用いる。こ
れにより、ｎ型イオン注入領域３上に開口部１２が形成
される。

【００６０】上記の混合ガスによるプラズマエッチング
では、ＳｉＯ₂ 膜５がほとんどエッチングされず、Ｓｉ
Ｎ膜２のみがエッチングされる。このとき、ＳｉＮ膜２
のエッチング速度が速いため、ＳｉＮ膜２の縁部２３が
ＳｉＯ₂ 膜５の縁部に対してオーバーエッチングされ
る。すなわち、ＳｉＯ₂ 膜５の窓５ａ内のＳｉＮ膜２が
エッチングされるとともに、ＳｉＯ₂ 膜５の窓５ａの縁
部下のＳｉＮ膜２もサイドエッチングされる。

【００６１】最後に、図１０（ｇ）に示すように、蒸着
法およびリフトオフ法を用いてｎ型イオン注入領域３上
にゲート電極７を形成した後、フォトレジスト１１を除
去する。このとき、図９（ｆ）の工程でＳｉＮ膜２の縁
部２３がＳｉＯ₂ 膜５の縁部に対してオーバーエッチン
グされているので、ゲート電極７の足部の側部に空隙２
４が形成される。この空隙２４の平面形状は矩形状とな
っている。

【００６２】図１０（ｇ）に示すように、ゲート電極７
の下部におけるＳｉＯ₂ 膜５の窓５ａの縁部下に空隙２
４が矩形状に形成されている。この空隙２４はＧａＡｓ
基板１、ＳｉＮ膜２、ゲート電極７およびＳｉＯ₂ 膜５
により囲まれた密閉空間となる。

【００６３】したがって、空隙２４には、外部から水分
や酸化雰囲気が浸入することがないので、ＧａＡｓ表面
の酸化が防止されるとともに、耐湿性が向上する。その
結果、ＦＥＴの特性の経時変化が少なくなり、信頼性が
向上する。

【００６４】本実施例の半導体装置の製造方法では、同
一のポジ型フォトレジストを２回パターニングすること
により、同一のポジ型フォトレジストをｎ⁺ イオン注入
領域４の形成およびＳｉＯ₂ 膜５の形成に用いているの
で、工程数が少なくなり、製造時間および製造コストが
低減される。

【００６５】また、本実施例の半導体装置では、ゲート
電極７の足部の周囲に空隙が形成されているので、ゲー
ト電極７の傘部下にＳｉＮ膜およびＳｉＯ₂ 膜よりも低
い誘電率を有する領域が存在することになる。したがっ
て、ゲート部分の寄生容量が低くなり、動作速度が向上
する。

【００６６】なお、上記実施例では、ＧａＡｓ基板１に
チャネル領域が形成されているが、所定の半導体層にチ
ャネル領域が形成されてもよい。本発明は、上記実施例
のＭＥＳＦＥＴに限らず、ゲート電極を有する種々の半
導体装置に適用することができる。例えば、本発明をＨ
ＥＭＴ（高電子移動度トランジスタ）、ＴＭＴ（Tow-Mo
de channel FET) 等に適用してもよい。

【図面の簡単な説明】

【図１】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図２】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図３】本発明の第１の実施例による半導体装置の製造
方法を示す工程図である。

【図４】本発明の第１の実施例による半導体装置の模式
的平面図である。

【図５】図４のＸ−Ｘ断面図およびＹ−Ｙ断面図であ
る。

【図６】本発明の第１の実施例の方法により作製された
試料のソース・ドレイン間飽和電流の経時変化の測定結
果を示す図である。

【図７】従来の方法により作製された試料のソース・ド
レイン間飽和電流の経時変化の測定結果を示す図であ
る。

【図８】本発明の第２の実施例による半導体装置の製造
方法を示す工程図である。

【図９】本発明の第２の実施例による半導体装置の製造
方法を示す工程図である。

【図１０】本発明の第２の実施例による半導体装置の製
造方法を示す工程図である。

【図１１】従来の半導体装置の製造方法を示す工程図で
ある。

【図１２】従来の半導体装置の製造方法を示す工程図で
ある。

【図１３】従来の半導体装置の模式的平面図である。

【図１４】図１３のＡ−Ａ断面図およびＢ−Ｂ断面図で
ある。

【符号の説明】

１ 半絶縁性ＧａＡｓ基板 ２ ＳｉＮ膜 ３ ｎ型イオン注入領域 ４ ｎ⁺ イオン注入領域 ５ 第１のＳｉＯ₂ 膜 ５ａ 窓 ６ オーミック電極 ７ ゲート電極 ８，９，１０，１１ フォトレジスト ９ａ フォトレジストの第１のパターン ９ｂ フォトレジストの第２のパターン １２ 開口部 ２０ 第２のＳｉＯ₂ 膜 ２０ａ 窓 ２１，２３ 縁部 ２２，２４空隙

フロントページの続き (72)発明者 岡本 重之 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 野川 薫 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 冨永 久昭 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平４−196133（ＪＰ，Ａ) 特開 平６−120253（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 21/3065 H01L 29/812

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 チャネル領域を有する半導体基板上また
   は半導体層上に第１の絶縁膜を形成する第１のステップ
   と、 前記チャネル領域の上部に平面的に閉じた窓部を有する
   第２の絶縁膜を前記第１の絶縁膜上に形成する第２のス
   テップと、 前記チャネル領域上の前記第１の絶縁膜を前記第２の絶
   縁膜をマスクとしてエッチングにより除去する第３のス
   テップと、 前記チャネル領域上にゲート電極とを形成する第４のス
   テップとを含み、 前記第１の絶縁膜のエッチング速度は前記第２の絶縁膜
   のエッチング速度よりも大きく、 前記第２のステップは、 前記チャネル領域の両側における前記第１の絶縁膜上に
   前記チャネル領域の幅よりも大きい幅の第３の絶縁膜を
   形成する第５のステップと、 前記チャネル領域の上部に窓部を有する第４の絶縁膜を
   前記第１の絶縁膜上および前記第３の絶縁膜上に形成す
   る第６のステップとを含み、 前記第４の絶縁膜の窓部の幅は、前記チャネル領域の幅
   以上でかつ前記第３の絶縁膜の幅よりも小さい ことを特
   徴とする半導体装置の製造方法。
2. 【請求項２】 チャネル領域を有する半導体基板上また
   は半導体層上にシリコン窒化膜を形成する第１のステッ
   プと、 前記チャネル領域の上部に平面的に閉じた窓部を有する
   シリコン酸化膜を前記シリコン窒化膜上に形成する第２
   のステップと、 前記チャネル領域上の前記シリコン窒化膜を前記シリコ
   ン酸化膜をマスクとしてエッチングにより除去する第３
   のステップと、 前記チャネル領域上にゲート電極を形成する第４のステ
   ップとを含み、前記第２のステップは、 前記チャネル領域の両側における前記シリコン窒化膜上
   に前記チャネル領域の幅よりも大きい幅の第１のシリコ
   ン酸化膜を形成する第５のステップと、 前記チャネル領域の上部に窓部を有する第２のシリコン
   酸化膜を前記シリコン窒化膜上および前記第１のシリコ
   ン酸化膜上に形成する第６のステップとを含み 、 前記第２のシリコン酸化膜の窓部の幅は、前記チャネル
   領域の幅以上でかつ前記第１のシリコン酸化膜の幅より
   も小さい ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 前記シリコン窒化膜の形成後、前記チャ
   ネル領域の上部におけるシリコン窒化膜上の領域にポジ
   型フォトレジストの第１のパターンを形成し、前記ポジ
   型フォトレジストの第１のパターンをマスクとしてチャ
   ネル領域の両側の半導体基板または半導体層に高導電領
   域を形成するステップをさらに含み、前記シリコン酸化
   膜を前記シリコン窒化膜上に形成するステップは、前記
   ポジ型フォトレジストの第１のパターンを加工すること
   により前記窓部に対応するポジ型フォトレジストの第２
   のパターンを形成し、前記ポジ型フォトレジストの第２
   のパターンをマスクとして前記シリコン酸化膜を前記シ
   リコン窒化膜上に形成するステップを含むことを特徴と
   する請求項２記載の半導体装置の製造方法。
4. 【請求項４】 半導体基板または半導体層にチャネル領
   域が設けられ、前記チャネル領域上に開口部を有する第
   １の絶縁膜が前記半導体基板または半導体層上に形成さ
   れ、前記開口部よりも小さい平面的に閉じた窓部を前記
   チャネル領域の上部に有する第２の絶縁膜が前記第１の
   絶縁膜上に形成され、前記窓部内および前記開口部内の
   前記チャネル領域上にゲート電極が形成され、前記ゲー
   ト電極の足部の周囲に前記半導体基板または半導体層、
   前記第１の絶縁膜、前記第２の絶縁膜および前記ゲート
   電極により囲まれた密閉空隙が形成されたことを特徴と
   する半導体装置。
5. 【請求項５】 半導体基板または半導体層にチャネル領
   域が設けられ、前記チャネル領域上に開口部を有するシ
   リコン窒化膜が前記半導体基板または半導体層上に形成
   され、前記開口部よりも小さい平面的に閉じた窓部を前
   記チャネル領域の上部に有するシリコン酸化膜が前記シ
   リコン窒化膜上に形成され、前記窓部内および前記開口
   部内の前記チャネル領域上にゲート電極が形成され、前
   記ゲート電極の足部の周囲に前記半導体基板または半導
   体層、前記シリコン窒化膜、前記シリコン酸化膜および
   前記ゲート電極により囲まれた密閉空隙が形成されたこ
   とを特徴とする半導体装置。