JP3203192B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、メサエッチングに
より形成される半導体装置およびその製造方法に関す
る。
より形成される半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】ＧａＡｓを始めとする化合物半導体を用
いたＭＥＳＦＥＴ（金属−半導体電界効果トランジス
タ）等の電界効果トランジスタにおいては、表面空乏層
の影響を極力を抑えてソース抵抗の低減化を図るために
各種セルフアラインプロセスが開発されている。このよ
うな電界効果トランジスタの製造の際には、例えばＧａ
Ａｓ基板上にＭＢＥ法（分子線エピタキシャル成長法）
等により所定の層が形成される。そして、素子分離のた
めに、このエピタキシャル成長基板にメサエッチングが
行われる。
いたＭＥＳＦＥＴ（金属−半導体電界効果トランジス
タ）等の電界効果トランジスタにおいては、表面空乏層
の影響を極力を抑えてソース抵抗の低減化を図るために
各種セルフアラインプロセスが開発されている。このよ
うな電界効果トランジスタの製造の際には、例えばＧａ
Ａｓ基板上にＭＢＥ法（分子線エピタキシャル成長法）
等により所定の層が形成される。そして、素子分離のた
めに、このエピタキシャル成長基板にメサエッチングが
行われる。
【０００３】図９はＭＥＳＦＥＴの概略平面図であり、
図１０〜図１２は従来のＭＥＳＦＥＴの製造方法を示す
工程断面図である。図１３（ａ）はメサエッチング時の
主としてフォトジストパターンを示す平面図、図１３
（ｂ）はメサエッチング後のメサパターンを示す平面図
である。
図１０〜図１２は従来のＭＥＳＦＥＴの製造方法を示す
工程断面図である。図１３（ａ）はメサエッチング時の
主としてフォトジストパターンを示す平面図、図１３
（ｂ）はメサエッチング後のメサパターンを示す平面図
である。
【０００４】図９に示すように、ｎ層２上にゲート電極
１１が形成され、ゲート電極１１の両側にソース電極９
およびドレイン電極１０がそれぞれ配置されている。図
９において、ゲート電極１１の長手方向（ゲート幅方
向）に平行な方向を方向Ａとし、ゲート電極１１の長手
方向に垂直な方向を方向Ｂとする。
１１が形成され、ゲート電極１１の両側にソース電極９
およびドレイン電極１０がそれぞれ配置されている。図
９において、ゲート電極１１の長手方向（ゲート幅方
向）に平行な方向を方向Ａとし、ゲート電極１１の長手
方向に垂直な方向を方向Ｂとする。
【０００５】図１０〜図１２の左側に方向Ａから見た工
程断面図を示し、右側に方向Ｂから見た工程断面図を示
す。この製造方法では、ＧａＡｓエピタキシャル成長基
板を用いてダミーゲート反転パターンを利用したセルフ
アラインプロセスが行われる。
程断面図を示し、右側に方向Ｂから見た工程断面図を示
す。この製造方法では、ＧａＡｓエピタキシャル成長基
板を用いてダミーゲート反転パターンを利用したセルフ
アラインプロセスが行われる。
【０００６】図１０（ａ）に示すように、半絶縁性Ｇａ
Ａｓ基板１の表面にｎ層２が形成されている。そのｎ層
２上にＥＣＲプラズマＣＶＤ法（電子サイクロトロン共
鳴プラズマ化学的気相成長法）により膜厚５０ｎｍのＳ
ｉＮ保護膜３を形成し、そのＳｉＮ保護膜３上にフォト
レジストによりダミーゲート４を形成する。そして、ダ
ミーゲート４をマスクとしてセルフアラインイオン注入
によりＧａＡｓ基板１の表面にオーミック接触を得るた
めのｎ+ 層（高濃度ドープ領域）５ａ，５ｂを形成す
る。
Ａｓ基板１の表面にｎ層２が形成されている。そのｎ層
２上にＥＣＲプラズマＣＶＤ法（電子サイクロトロン共
鳴プラズマ化学的気相成長法）により膜厚５０ｎｍのＳ
ｉＮ保護膜３を形成し、そのＳｉＮ保護膜３上にフォト
レジストによりダミーゲート４を形成する。そして、ダ
ミーゲート４をマスクとしてセルフアラインイオン注入
によりＧａＡｓ基板１の表面にオーミック接触を得るた
めのｎ+ 層（高濃度ドープ領域）５ａ，５ｂを形成す
る。
【０００７】次に、図１０（ｂ）に示すように、酸素プ
ラズマによりダミーゲート４をエッチングし、ダミーゲ
ート長の短縮化を行う。これにより、ダミーゲート長を
Ｗ１からＷ２に短縮する。
ラズマによりダミーゲート４をエッチングし、ダミーゲ
ート長の短縮化を行う。これにより、ダミーゲート長を
Ｗ１からＷ２に短縮する。
【０００８】次いで、図１０（ｃ）に示すように、ＥＣ
ＲプラズマＣＶＤ法によりＳｉＮ保護膜３およびダミー
ゲート４の全面にＳｉＯ2 膜６を形成する。その後、Ｈ
ＦおよびＮＨ4 Ｆの１：１００の混合液からなる緩衝フ
ッ酸を用いてダミーゲート４の側壁に付着しているＳｉ
Ｏ2 膜６のみを選択的にエッチングする。
ＲプラズマＣＶＤ法によりＳｉＮ保護膜３およびダミー
ゲート４の全面にＳｉＯ2 膜６を形成する。その後、Ｈ
ＦおよびＮＨ4 Ｆの１：１００の混合液からなる緩衝フ
ッ酸を用いてダミーゲート４の側壁に付着しているＳｉ
Ｏ2 膜６のみを選択的にエッチングする。
【０００９】さらに、図１１（ｄ）に示すように、ダミ
ーゲート４をその上のＳｉＯ2 膜６とともにリフトオフ
法により除去し、ダミーゲート４のパターンを反転す
る。それにより、ＳｉＯ2 膜６からなるダミーゲート反
転パターン６０が形成される。そして、ｎ+ 層５ａ，５
ｂを活性化するために、ハロゲンランプによる短時間ア
ニールを行う。
ーゲート４をその上のＳｉＯ2 膜６とともにリフトオフ
法により除去し、ダミーゲート４のパターンを反転す
る。それにより、ＳｉＯ2 膜６からなるダミーゲート反
転パターン６０が形成される。そして、ｎ+ 層５ａ，５
ｂを活性化するために、ハロゲンランプによる短時間ア
ニールを行う。
【００１０】次に、図１１（ｅ）に示すように、ダミー
ゲート反転パターン６０上およびそれらの間のＳｉＮ保
護膜３上にフォトレジストパターン７を形成し（図１３
（ａ）参照）、ダミーゲート反転パターン６０およびフ
ォトレジストパターン７をマスクとして露出しているＳ
ｉＮ保護膜３をエッチングした後、酒石酸および過酸化
水素の混合液を用いて素子分離のためのメサエッチング
を行う。これにより、メサパターン８が形成される（図
１３（ｂ）参照）。
ゲート反転パターン６０上およびそれらの間のＳｉＮ保
護膜３上にフォトレジストパターン７を形成し（図１３
（ａ）参照）、ダミーゲート反転パターン６０およびフ
ォトレジストパターン７をマスクとして露出しているＳ
ｉＮ保護膜３をエッチングした後、酒石酸および過酸化
水素の混合液を用いて素子分離のためのメサエッチング
を行う。これにより、メサパターン８が形成される（図
１３（ｂ）参照）。
【００１１】次に、図１１（ｆ）に示すように、メサエ
ッチングのためのフォトレジストパターン７を除去した
後、パターニング技術を用いてｎ+ 層５ａ，５ｂ上にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるソース電極９およびドレイ
ン電極１０をそれぞれ形成し、ｎ層２上にＴｉ／Ｐｄ／
Ａｕからなるゲート電極１１を形成する。
ッチングのためのフォトレジストパターン７を除去した
後、パターニング技術を用いてｎ+ 層５ａ，５ｂ上にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるソース電極９およびドレイ
ン電極１０をそれぞれ形成し、ｎ層２上にＴｉ／Ｐｄ／
Ａｕからなるゲート電極１１を形成する。
【００１２】最後に、図１２（ｇ）に示すように、全面
に耐湿等のための保護膜１２を形成し、ソース電極９お
よびドレイン電極１０の上部の保護膜１２の領域にコン
タクトホールを形成した後、パターニング技術を用いて
外部バイアス電源との接続のための取り出し電極１３，
１４をそれぞれ形成する。
に耐湿等のための保護膜１２を形成し、ソース電極９お
よびドレイン電極１０の上部の保護膜１２の領域にコン
タクトホールを形成した後、パターニング技術を用いて
外部バイアス電源との接続のための取り出し電極１３，
１４をそれぞれ形成する。
【００１３】図１３（ｂ）に示すように、上記のメサパ
ターン８のゲート幅方向（方向Ａ）の辺の長さＷ３は、
ＭＥＳＦＥＴのゲート幅に相当している。また、ダミー
ゲート反転パターン６０の下部に位置するｎ+ 層５ａ，
５ｂのゲート幅方向の長さは、ゲート幅と同じかまたは
それよりも長くなっている。
ターン８のゲート幅方向（方向Ａ）の辺の長さＷ３は、
ＭＥＳＦＥＴのゲート幅に相当している。また、ダミー
ゲート反転パターン６０の下部に位置するｎ+ 層５ａ，
５ｂのゲート幅方向の長さは、ゲート幅と同じかまたは
それよりも長くなっている。
【００１４】
【発明が解決しようとする課題】上記の従来のＭＥＳＦ
ＥＴの製造方法においては、図１１（ｅ）のメサエッチ
ング工程で、メサパターン８の縁部上にＳｉＮ保護膜３
による庇（ひさし）が形成される。
ＥＴの製造方法においては、図１１（ｅ）のメサエッチ
ング工程で、メサパターン８の縁部上にＳｉＮ保護膜３
による庇（ひさし）が形成される。
【００１５】そのため、図１２（ｇ）の工程で耐湿用の
保護膜１２を形成しても、図１４（ａ）に示すように、
この庇によりメサパターン８とＳｉＮ保護膜３との段差
部（メサ段差部）上の保護膜１２にわずかな隙間Ｄが発
生する。耐湿試験によると、図１４（ｂ）に矢印Ｘ，Ｙ
で示すように、水分がこの隙間Ｄを通ってゲート電極１
１とＧａＡｓ基板１との接触部分に流れ込み、ＭＥＳＦ
ＥＴの特性を劣化させることになる。
保護膜１２を形成しても、図１４（ａ）に示すように、
この庇によりメサパターン８とＳｉＮ保護膜３との段差
部（メサ段差部）上の保護膜１２にわずかな隙間Ｄが発
生する。耐湿試験によると、図１４（ｂ）に矢印Ｘ，Ｙ
で示すように、水分がこの隙間Ｄを通ってゲート電極１
１とＧａＡｓ基板１との接触部分に流れ込み、ＭＥＳＦ
ＥＴの特性を劣化させることになる。
【００１６】本発明の目的は、メサパターンの縁部での
水分の浸入が防止され、耐湿性が向上された半導体装置
およびその製造方法を提供することである。
水分の浸入が防止され、耐湿性が向上された半導体装置
およびその製造方法を提供することである。
【００１７】
【課題を解決するための手段および発明の効果】請求項
１の半導体装置は、所定の層が形成された半導体基板
と、前記半導体基板上に形成された保護膜と、前記半導
体基板のゲート領域を含む素子領域で前記半導体基板上
及び前記保護膜上に形成されたゲート電極とを備え、前
記半導体基板、前記ゲート領域を含む前記素子領域及び
前記保護膜に形成されたメサ状領域において、少なくと
もゲート幅方向における前記保護膜のメサ状領域の端縁
が前記半導体基板のメサ状領域の端縁より内側の位置に
あることをその要旨とする。
１の半導体装置は、所定の層が形成された半導体基板
と、前記半導体基板上に形成された保護膜と、前記半導
体基板のゲート領域を含む素子領域で前記半導体基板上
及び前記保護膜上に形成されたゲート電極とを備え、前
記半導体基板、前記ゲート領域を含む前記素子領域及び
前記保護膜に形成されたメサ状領域において、少なくと
もゲート幅方向における前記保護膜のメサ状領域の端縁
が前記半導体基板のメサ状領域の端縁より内側の位置に
あることをその要旨とする。
【００１８】この場合、少なくともゲート幅方向におけ
る前記保護膜のメサ状領域の端縁が前記半導体基板のメ
サ状領域の端縁より内側の位置にあるので、半導体基板
のメサ状領域の縁部上に保護膜による庇ができない。そ
のため、ゲート長方向における半導体基板のメサ状領域
の縁部に沿って水分の浸入経路が形成されず、ゲート電
極と半導体基板との接触部分への水分の浸入が防止され
る。したがって、半導体装置の耐湿性が向上する。
る前記保護膜のメサ状領域の端縁が前記半導体基板のメ
サ状領域の端縁より内側の位置にあるので、半導体基板
のメサ状領域の縁部上に保護膜による庇ができない。そ
のため、ゲート長方向における半導体基板のメサ状領域
の縁部に沿って水分の浸入経路が形成されず、ゲート電
極と半導体基板との接触部分への水分の浸入が防止され
る。したがって、半導体装置の耐湿性が向上する。
【００１９】請求項２の半導体装置は、請求項１記載の
発明において、前記保護膜上のゲート電極形成領域を除
く領域に形成された絶縁膜を備え、少なくともゲート幅
方向における前記絶縁膜が前記半導体基板のメサ状領域
の端縁より内側の位置にあることをその要旨とする。こ
れにより、半導体基板のメサ状領域、保護膜および絶縁
膜を覆うように耐湿用保護膜が形成された場合に、半導
体基板のメサ状領域と保護膜との段差部上の耐湿用保護
膜に隙間が生じることが防止される。その結果、半導体
基板のメサ状領域の縁部に沿って水分の浸入経路が形成
されない。
発明において、前記保護膜上のゲート電極形成領域を除
く領域に形成された絶縁膜を備え、少なくともゲート幅
方向における前記絶縁膜が前記半導体基板のメサ状領域
の端縁より内側の位置にあることをその要旨とする。こ
れにより、半導体基板のメサ状領域、保護膜および絶縁
膜を覆うように耐湿用保護膜が形成された場合に、半導
体基板のメサ状領域と保護膜との段差部上の耐湿用保護
膜に隙間が生じることが防止される。その結果、半導体
基板のメサ状領域の縁部に沿って水分の浸入経路が形成
されない。
【００２０】請求項３の半導体装置は、請求項１または
２記載の発明において、前記絶縁膜は、前記ゲート電極
が形成される領域に形成されるダミーゲートの反転パタ
ーンとして形成される絶縁膜であることをその要旨とす
る。この場合、ダミーゲート反転パターンを利用したセ
ルフアラインプロセスにより製造される半導体装置の耐
湿性が向上する。
２記載の発明において、前記絶縁膜は、前記ゲート電極
が形成される領域に形成されるダミーゲートの反転パタ
ーンとして形成される絶縁膜であることをその要旨とす
る。この場合、ダミーゲート反転パターンを利用したセ
ルフアラインプロセスにより製造される半導体装置の耐
湿性が向上する。
【００２１】請求項４の半導体装置は、請求項２または
３記載の発明において、前記半導体基板に形成された高
濃度ドープ領域であるソース・ドレイン領域を備え、前
記ソースし・ドレイン領域の前記ゲート幅方向の長さが
前記半導体基板のメサ状領域の両端縁で挟まれた前記半
導体基板のゲート領域の幅よりも短いことをその要旨と
する。
３記載の発明において、前記半導体基板に形成された高
濃度ドープ領域であるソース・ドレイン領域を備え、前
記ソースし・ドレイン領域の前記ゲート幅方向の長さが
前記半導体基板のメサ状領域の両端縁で挟まれた前記半
導体基板のゲート領域の幅よりも短いことをその要旨と
する。
【００２２】請求項５の発明は、所定の層が形成された
半導体基板と、前記半導体基板上に形成された保護膜
と、前記半導体基板のゲート領域を含む素子領域で前記
半導体基板上及び前記保護膜上に形成されたゲート電極
とを備えた半導体装置の製造方法において、前記半導体
基板、前記保護膜を順次形成する工程と、前記半導体基
板、前記ゲート領域を含む前記素子領域及び前記保護膜
にメサ状領域を形成する工程と、少なくともゲート幅方
向における前記保護膜のメサ状領域の端縁が前記前記半
導体基板のメサ状領域の端縁よりも内側の位置となるよ
うに、前記保護膜をエッチングする工程とを含むことを
その要旨とする。
半導体基板と、前記半導体基板上に形成された保護膜
と、前記半導体基板のゲート領域を含む素子領域で前記
半導体基板上及び前記保護膜上に形成されたゲート電極
とを備えた半導体装置の製造方法において、前記半導体
基板、前記保護膜を順次形成する工程と、前記半導体基
板、前記ゲート領域を含む前記素子領域及び前記保護膜
にメサ状領域を形成する工程と、少なくともゲート幅方
向における前記保護膜のメサ状領域の端縁が前記前記半
導体基板のメサ状領域の端縁よりも内側の位置となるよ
うに、前記保護膜をエッチングする工程とを含むことを
その要旨とする。
【００２３】これにより、少なくともゲート幅方向にお
いて半導体基板のメサ状領域の縁部上に保護膜による庇
ができない。そのため、ゲート長方向における半導体基
板のメサ状領域の縁部に沿って水分の浸入経路が形成さ
れず、ゲート電極と半導体基板との接触部分への水分の
浸入が防止される。その結果、半導体装置の耐湿性が向
上する。
いて半導体基板のメサ状領域の縁部上に保護膜による庇
ができない。そのため、ゲート長方向における半導体基
板のメサ状領域の縁部に沿って水分の浸入経路が形成さ
れず、ゲート電極と半導体基板との接触部分への水分の
浸入が防止される。その結果、半導体装置の耐湿性が向
上する。
【００２４】請求項６の半導体装置の製造方法は、請求
項５記載の発明において、前記保護膜を形成する工程の
後に、前記保護膜上にダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして前記保護膜上に絶縁膜
を形成する工程と、前記保護膜、前記絶縁膜及び前記ゲ
ート領域を含む素子領域上にメサエッチング用のレジス
トパターンを形成する工程とを更に備え、前記メサ状領
域を形成する工程が、前記レジストパターンをマスクと
して前記半導体基板、前記素子領域と前記保護膜とをメ
サエッチングする工程であり、前記保護膜をエッチング
する工程が、少なくともゲート幅方向における前記レジ
ストパターンの端縁が、前記保護膜の前記メサ状領域の
端縁と前記絶縁膜の端縁との間に位置するように前記レ
ジストパターンをエッチングして第２のレジストパター
ンを形成する工程と、前記第２のレジストパターンをマ
スクとして、前記保護膜をエッチングする工程とである
ことをその要旨とする。
項５記載の発明において、前記保護膜を形成する工程の
後に、前記保護膜上にダミーゲートを形成する工程と、
前記ダミーゲートをマスクとして前記保護膜上に絶縁膜
を形成する工程と、前記保護膜、前記絶縁膜及び前記ゲ
ート領域を含む素子領域上にメサエッチング用のレジス
トパターンを形成する工程とを更に備え、前記メサ状領
域を形成する工程が、前記レジストパターンをマスクと
して前記半導体基板、前記素子領域と前記保護膜とをメ
サエッチングする工程であり、前記保護膜をエッチング
する工程が、少なくともゲート幅方向における前記レジ
ストパターンの端縁が、前記保護膜の前記メサ状領域の
端縁と前記絶縁膜の端縁との間に位置するように前記レ
ジストパターンをエッチングして第２のレジストパター
ンを形成する工程と、前記第２のレジストパターンをマ
スクとして、前記保護膜をエッチングする工程とである
ことをその要旨とする。
【００２５】この場合、共通のレジストパターンを用い
て半導体基板のメサエッチングおよび保護膜のエッチン
グを行うことができる。請求項７の半導体装置の製造方
法は、請求項６記載の発明において、前記ダミーゲート
を除去した後に、前記ダミーゲートを除去した領域にゲ
ート電極を形成する工程を備えたことをその要旨とす
る。この場合、ダミーゲート反転パターンを利用したセ
ルフアラインプロセスにより製造される半導体装置の耐
湿性が向上する。
て半導体基板のメサエッチングおよび保護膜のエッチン
グを行うことができる。請求項７の半導体装置の製造方
法は、請求項６記載の発明において、前記ダミーゲート
を除去した後に、前記ダミーゲートを除去した領域にゲ
ート電極を形成する工程を備えたことをその要旨とす
る。この場合、ダミーゲート反転パターンを利用したセ
ルフアラインプロセスにより製造される半導体装置の耐
湿性が向上する。
【００２６】
【発明の実施の形態】図１〜図３は本発明の一実施例に
よる半導体装置の製造方法を示す工程断面図である。図
４（ａ）はメサエッチング時の主としてフォトレジスト
パターンを示す平面図、図４（ｂ）はメサエッチング後
のメサパターンを示す平面図である。本実施例では、半
導体装置の一例としてＧａＡｓ−ＭＥＳＦＥＴについて
説明する。
よる半導体装置の製造方法を示す工程断面図である。図
４（ａ）はメサエッチング時の主としてフォトレジスト
パターンを示す平面図、図４（ｂ）はメサエッチング後
のメサパターンを示す平面図である。本実施例では、半
導体装置の一例としてＧａＡｓ−ＭＥＳＦＥＴについて
説明する。
【００２７】図９に示したように、ゲート電極１１の長
手方向（ゲート幅方向）に平行な方向を方向Ａとし、ゲ
ート電極１１の長手方向に垂直な方向をＢとし、図１〜
図３の左側に方向Ａから見た工程断面図を示し、右側に
方向Ｂから見た工程断面図を示す。本実施例の製造方法
では、ダミーゲート反転パターンを利用したセルフアラ
インプロセスを用いる。
手方向（ゲート幅方向）に平行な方向を方向Ａとし、ゲ
ート電極１１の長手方向に垂直な方向をＢとし、図１〜
図３の左側に方向Ａから見た工程断面図を示し、右側に
方向Ｂから見た工程断面図を示す。本実施例の製造方法
では、ダミーゲート反転パターンを利用したセルフアラ
インプロセスを用いる。
【００２８】図１（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１の表面にｎ層２が形成されている。そのｎ層２
上にＥＣＲプラズマＣＶＤ法により膜厚５０ｎｍのＳｉ
Ｎ保護膜３を形成し、そのＳｉＮ保護膜３上にフォトレ
ジストによりダミーゲート４を形成する。ＳｉＮ保護膜
３は、フォトレジストによりｎ層２の表面が汚染される
ことを防止するために設けられる。そして、ダミーゲー
ト４をマスクとしてセルフアラインイオン注入によりＧ
ａＡｓ基板１の表面にオーミック接触を得るためのｎ+
層（高濃度ドープ領域）５ａ，５ｂを形成する。
ｓ基板１の表面にｎ層２が形成されている。そのｎ層２
上にＥＣＲプラズマＣＶＤ法により膜厚５０ｎｍのＳｉ
Ｎ保護膜３を形成し、そのＳｉＮ保護膜３上にフォトレ
ジストによりダミーゲート４を形成する。ＳｉＮ保護膜
３は、フォトレジストによりｎ層２の表面が汚染される
ことを防止するために設けられる。そして、ダミーゲー
ト４をマスクとしてセルフアラインイオン注入によりＧ
ａＡｓ基板１の表面にオーミック接触を得るためのｎ+
層（高濃度ドープ領域）５ａ，５ｂを形成する。
【００２９】次に、図１（ｂ）に示すように、酸素プラ
ズマによりダミーゲート４をエッチングし、ダミーゲー
ト長の短縮化を行う。これにより、ダミーゲート長をＷ
１からＷ２に短縮する。この工程は、以下に続く工程か
らわかるように、ゲート電極の端部とｎ+ 層５ａ，５ｂ
の内側の端部との間の距離を規定するものである。一般
にＧａＡｓ−ＭＥＳＦＥＴでは、この距離として２００
〜５００ｎｍが用いられる。
ズマによりダミーゲート４をエッチングし、ダミーゲー
ト長の短縮化を行う。これにより、ダミーゲート長をＷ
１からＷ２に短縮する。この工程は、以下に続く工程か
らわかるように、ゲート電極の端部とｎ+ 層５ａ，５ｂ
の内側の端部との間の距離を規定するものである。一般
にＧａＡｓ−ＭＥＳＦＥＴでは、この距離として２００
〜５００ｎｍが用いられる。
【００３０】次いで、図１（ｃ）に示すように、ＥＣＲ
プラズマＣＶＤ法よりＳｉＮ保護膜３およびダミーゲー
ト４の全面にＳｉＯ2 膜６を形成する。その後、ＨＦお
よびＮＨ4 Ｆの１：１００の混合液からなる緩衝フッ酸
を用いてダミーゲート４の側壁に付着しているＳｉＯ2
膜６のみを選択的にエッチングする。
プラズマＣＶＤ法よりＳｉＮ保護膜３およびダミーゲー
ト４の全面にＳｉＯ2 膜６を形成する。その後、ＨＦお
よびＮＨ4 Ｆの１：１００の混合液からなる緩衝フッ酸
を用いてダミーゲート４の側壁に付着しているＳｉＯ2
膜６のみを選択的にエッチングする。
【００３１】さらに、図２（ｄ）に示すように、ダミー
ゲート４をその上のＳｉＯ2 膜６とともにリフトオフ法
により除去し、ダミーゲート４のパターンを反転する。
それにより、ＳｉＯ2 膜６からなるダミーゲート反転パ
ターン６０が形成される。そして、ｎ+ 層５ａ，５ｂを
活性化するために、ハロゲンランプによる短時間アニー
ルを行う。
ゲート４をその上のＳｉＯ2 膜６とともにリフトオフ法
により除去し、ダミーゲート４のパターンを反転する。
それにより、ＳｉＯ2 膜６からなるダミーゲート反転パ
ターン６０が形成される。そして、ｎ+ 層５ａ，５ｂを
活性化するために、ハロゲンランプによる短時間アニー
ルを行う。
【００３２】その後、図２（ｅ）に示すように、ダミー
ゲート反転パターン６０およびそれらの間のＳｉＮ保護
膜３上を覆うようにフォトレジストパターン７を形成し
（図４（ａ）参照）、ダミーゲート反転パターン６０お
よびフォトレジストパターン７をマスクとして露出して
いるＳｉＮ保護膜３をエッチングした後、酒石酸および
過酸化水素の混合液を用いて素子分離のためのメサエッ
チングを行う。これにより、メサパターン８が形成され
る。
ゲート反転パターン６０およびそれらの間のＳｉＮ保護
膜３上を覆うようにフォトレジストパターン７を形成し
（図４（ａ）参照）、ダミーゲート反転パターン６０お
よびフォトレジストパターン７をマスクとして露出して
いるＳｉＮ保護膜３をエッチングした後、酒石酸および
過酸化水素の混合液を用いて素子分離のためのメサエッ
チングを行う。これにより、メサパターン８が形成され
る。
【００３３】次に、図２（ｆ）に示すように、フォトレ
ジストパターン７の端縁がメサパターン８の端縁とダミ
ーゲート反転パターン６０の端縁との間にくるように酸
素プラズマを用いてフォトレジストパターン７をエッチ
ングし、続いてＣＦ4 およびＯ2 の混合ガスのプラズマ
を用いて露出したＳｉＮ保護膜３をエッチングする。
ジストパターン７の端縁がメサパターン８の端縁とダミ
ーゲート反転パターン６０の端縁との間にくるように酸
素プラズマを用いてフォトレジストパターン７をエッチ
ングし、続いてＣＦ4 およびＯ2 の混合ガスのプラズマ
を用いて露出したＳｉＮ保護膜３をエッチングする。
【００３４】次いで、図３（ｇ）に示すように、メサエ
ッチングのためのフォトレジストパターン7 を除去した
後、パターニング技術を用いてｎ+ 層５ａ，５ｂ上にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるソース電極９およびドレイ
ン電極１０をそれぞれ形成し、ｎ層２上にＴｉ／Ｐｄ／
Ａｕからなるゲート電極１１を形成する。
ッチングのためのフォトレジストパターン7 を除去した
後、パターニング技術を用いてｎ+ 層５ａ，５ｂ上にＡ
ｕＧｅ／Ｎｉ／Ａｕからなるソース電極９およびドレイ
ン電極１０をそれぞれ形成し、ｎ層２上にＴｉ／Ｐｄ／
Ａｕからなるゲート電極１１を形成する。
【００３５】最後に、図３（ｈ）に示すように、全面に
耐湿等のための保護膜１２を形成し、ソース電極９およ
びドレイン電極１０の上部の保護膜１２の領域にコンタ
クトホールを形成した後、パターニング技術を用いて外
部バイアス電源との接続のための取り出し電極１３，１
４をそれぞれ形成する。
耐湿等のための保護膜１２を形成し、ソース電極９およ
びドレイン電極１０の上部の保護膜１２の領域にコンタ
クトホールを形成した後、パターニング技術を用いて外
部バイアス電源との接続のための取り出し電極１３，１
４をそれぞれ形成する。
【００３６】図４（ｂ）に示すように、上記のメサパタ
ーン８のゲート幅方向（方向Ａ）の辺の長さＷ４は、ダ
ミーゲート反転パターン６０の下部に位置するｎ+ 層５
ａ，５ｂのゲート方向の幅よりも長くなっている。
ーン８のゲート幅方向（方向Ａ）の辺の長さＷ４は、ダ
ミーゲート反転パターン６０の下部に位置するｎ+ 層５
ａ，５ｂのゲート方向の幅よりも長くなっている。
【００３７】ゲート幅方向におけるメサパターン８の端
縁とダミーゲート反転パターン６００の端縁との間の距
離ｄ１は、特性の低下を抑えるために、単位ゲート幅の
５％以下であることが好ましく、通常５μｍ以下である
ことが好ましい。その場合、ドレイン飽和電流Ｉｄｓｓ
の低下を１０％以下に抑えることができる。
縁とダミーゲート反転パターン６００の端縁との間の距
離ｄ１は、特性の低下を抑えるために、単位ゲート幅の
５％以下であることが好ましく、通常５μｍ以下である
ことが好ましい。その場合、ドレイン飽和電流Ｉｄｓｓ
の低下を１０％以下に抑えることができる。
【００３８】上記の製造方法により、ＳｉＮ保護膜３の
端縁がメサパターン８の端縁よりも内側に位置するよう
になるので、図５（ａ）に示すように、メサパターン８
の縁部上にＳｉＮ保護膜３による庇ができない。そのた
め、メサパターン８とＳｉＮ保護膜３との段差部（メサ
段差部）上の保護膜１２に隙間ができず、図５（ｂ）に
示すように、メサパターン８のゲート長方向（方向Ｂ）
に水分の浸入経路が形成されない。したがって、ゲート
電極１１とＧａＡｓ基板１との接触部分への水分の浸入
が防止され、半導体装置の信頼性が向上する。
端縁がメサパターン８の端縁よりも内側に位置するよう
になるので、図５（ａ）に示すように、メサパターン８
の縁部上にＳｉＮ保護膜３による庇ができない。そのた
め、メサパターン８とＳｉＮ保護膜３との段差部（メサ
段差部）上の保護膜１２に隙間ができず、図５（ｂ）に
示すように、メサパターン８のゲート長方向（方向Ｂ）
に水分の浸入経路が形成されない。したがって、ゲート
電極１１とＧａＡｓ基板１との接触部分への水分の浸入
が防止され、半導体装置の信頼性が向上する。
【００３９】なお、ＳｉＮ保護膜３の端縁がメサパター
ン８の端縁と同一位置にあってもよい。この場合も、メ
サパターン８の縁部上にＳｉＮ保護膜３による庇ができ
ず、メサパターン８とＳｉＮ保護膜３との段差部（メサ
段差部）上の保護膜１２に隙間ができず、ゲート電極１
１とＧａＡｓ基板１との接触部分への水分の浸入が防止
される。
ン８の端縁と同一位置にあってもよい。この場合も、メ
サパターン８の縁部上にＳｉＮ保護膜３による庇ができ
ず、メサパターン８とＳｉＮ保護膜３との段差部（メサ
段差部）上の保護膜１２に隙間ができず、ゲート電極１
１とＧａＡｓ基板１との接触部分への水分の浸入が防止
される。
【００４０】ここで、上記実施例の製造方法を用いて図
６に示す構造を有するＭＥＳＦＥＴを作製し、高温加湿
試験を行った。また、比較例として従来の製造方法を用
いてメサ段差部に庇を有するＭＥＳＦＥＴを作製し、高
温加湿試験を行った。なお、比較例のＭＥＳＦＥＴも図
６に示す構造を有する。図６にはＭＥＳＦＥＴの単位ゲ
ートのみが示される。
６に示す構造を有するＭＥＳＦＥＴを作製し、高温加湿
試験を行った。また、比較例として従来の製造方法を用
いてメサ段差部に庇を有するＭＥＳＦＥＴを作製し、高
温加湿試験を行った。なお、比較例のＭＥＳＦＥＴも図
６に示す構造を有する。図６にはＭＥＳＦＥＴの単位ゲ
ートのみが示される。
【００４１】図６において、半絶縁性ＧａＡｓ基板３１
上に、厚さ２０ｎｍのｎ型ＧａＡｓ層３２が形成され、
ｎ型ＧａＡｓ層３２上に厚さ２０ｎｍのアンドープＧａ
Ａｓ層３３が形成されている。ｎ型ＧａＡｓ層３２に
は、Ｓｉが濃度２×１０18ｃｍ -3でドープされている。
また、アンドープＧａＡｓ層３３、ｎ型ＧａＡｓ層３２
およびＧａＡｓ基板３１には、所定間隔を隔てて、ピー
クキャリア濃度２×１０ 18ｃｍ-3のＳｉイオン注入で形
成されたｎ+ 層３４ａ，３４ｂが形成されている。
上に、厚さ２０ｎｍのｎ型ＧａＡｓ層３２が形成され、
ｎ型ＧａＡｓ層３２上に厚さ２０ｎｍのアンドープＧａ
Ａｓ層３３が形成されている。ｎ型ＧａＡｓ層３２に
は、Ｓｉが濃度２×１０18ｃｍ -3でドープされている。
また、アンドープＧａＡｓ層３３、ｎ型ＧａＡｓ層３２
およびＧａＡｓ基板３１には、所定間隔を隔てて、ピー
クキャリア濃度２×１０ 18ｃｍ-3のＳｉイオン注入で形
成されたｎ+ 層３４ａ，３４ｂが形成されている。
【００４２】ｎ+ 層３４ａ，３４ｂ上には、それぞれソ
ース電極３５およびドレイン電極３６が形成されてい
る。また、ｎ+ 層３４ａ，３４ｂ間のアンドープＧａＡ
ｓ層３３上にはゲート電極３７が形成されている。この
ＭＥＳＦＥＴのゲート長Ｌ５は０．５μｍであり、ゲー
ト幅は４００μｍ（単位ゲート幅１００μｍ×４）であ
る。
ース電極３５およびドレイン電極３６が形成されてい
る。また、ｎ+ 層３４ａ，３４ｂ間のアンドープＧａＡ
ｓ層３３上にはゲート電極３７が形成されている。この
ＭＥＳＦＥＴのゲート長Ｌ５は０．５μｍであり、ゲー
ト幅は４００μｍ（単位ゲート幅１００μｍ×４）であ
る。
【００４３】表１に高温加湿試験における本実施例およ
び比較例のＦＥＴの相互コンダクタンスｇｍおよびドレ
イン飽和電流Ｉｄｓｓの初期値を示す。また、図７に高
温加湿試験における本実施例および比較例のＦＥＴの相
互コンダクタンｇｍの変化率の経時変化を示し、図８に
高温加湿試験における本実施例および比較例のＦＥＴの
ドレイン飽和電流Ｉｄｓｓの変化率の経時変化を示す。
び比較例のＦＥＴの相互コンダクタンスｇｍおよびドレ
イン飽和電流Ｉｄｓｓの初期値を示す。また、図７に高
温加湿試験における本実施例および比較例のＦＥＴの相
互コンダクタンｇｍの変化率の経時変化を示し、図８に
高温加湿試験における本実施例および比較例のＦＥＴの
ドレイン飽和電流Ｉｄｓｓの変化率の経時変化を示す。
【００４４】これらの相互コンダクタンスｇｍおよびド
レイン飽和電流Ｉｄｓｓの値はいずれもゲート電圧が０
Ｖのときの値である。高温加湿試験は、温度１２１°
Ｃ、湿度１００％（２気圧）の下で行った。
レイン飽和電流Ｉｄｓｓの値はいずれもゲート電圧が０
Ｖのときの値である。高温加湿試験は、温度１２１°
Ｃ、湿度１００％（２気圧）の下で行った。
【００４５】
【表１】
【００４６】なお、図７において、Ｌ１およびＬ２はそ
れぞれ本実施例および比較例における相互コンダクタン
スｇｍの変化率の経時変化を示す。図８において、Ｌ３
およびＬ４はそれぞれ本実施例および比較例におけるド
レイン飽和電流Ｉｄｓｓの変化率の経時変化を示す。
れぞれ本実施例および比較例における相互コンダクタン
スｇｍの変化率の経時変化を示す。図８において、Ｌ３
およびＬ４はそれぞれ本実施例および比較例におけるド
レイン飽和電流Ｉｄｓｓの変化率の経時変化を示す。
【００４７】表１、図７および図８に示すように、相互
コンダクタンスｇｍおよびドレイン飽和電流Ｉｄｓｓの
初期値は本実施例および比較例のＦＥＴにおいて大きな
差はないが、高温加湿試験の経時変化において、本実施
例のＦＥＴでは１５０時間経過後も相互コンダクタンス
ｇｍおよびドレイン飽和電流Ｉｄｓｓの変化率が１０％
程度であるのに対して、メサ段差部に庇を有する比較例
のＦＥＴでは、相互コンダクタンスｇｍおよびドレイン
飽和電流Ｉｄｓｓの変化率が最大７０％にも達してい
る。これらの結果から、本実施例のＦＥＴは耐湿性に優
れた構造を有することがわかる。
コンダクタンスｇｍおよびドレイン飽和電流Ｉｄｓｓの
初期値は本実施例および比較例のＦＥＴにおいて大きな
差はないが、高温加湿試験の経時変化において、本実施
例のＦＥＴでは１５０時間経過後も相互コンダクタンス
ｇｍおよびドレイン飽和電流Ｉｄｓｓの変化率が１０％
程度であるのに対して、メサ段差部に庇を有する比較例
のＦＥＴでは、相互コンダクタンスｇｍおよびドレイン
飽和電流Ｉｄｓｓの変化率が最大７０％にも達してい
る。これらの結果から、本実施例のＦＥＴは耐湿性に優
れた構造を有することがわかる。
【００４８】なお、本発明は上記実施例に限らず、メサ
エッチングにより形成される種々の半導体装置に適用す
ることができる。例えば、本発明をＨＥＭＴ（高電子移
動度トランジスタ）や、IEEE ELECTRON DEVICE LETTER
S, VOL.14, NO.7, JULY 1993,pp.354-356 に報告されて
いるＴＭＴ（Two-Mode Channel FET) に適用してもよ
い。
エッチングにより形成される種々の半導体装置に適用す
ることができる。例えば、本発明をＨＥＭＴ（高電子移
動度トランジスタ）や、IEEE ELECTRON DEVICE LETTER
S, VOL.14, NO.7, JULY 1993,pp.354-356 に報告されて
いるＴＭＴ（Two-Mode Channel FET) に適用してもよ
い。
【図１】本発明の一実施例による半導体装置の製造方法
を示す第１の工程断面図である。
を示す第１の工程断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す第２の工程断面図である。
を示す第２の工程断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す第３の工程断面図である。
を示す第３の工程断面図である。
【図４】メサエッチング時のフォトレジストパターンお
よびメサエッチング後のメサパターンを示す平面図であ
る。
よびメサエッチング後のメサパターンを示す平面図であ
る。
【図５】図１〜図３の製造方法により製造された半導体
装置の耐湿性を説明するための図である。
装置の耐湿性を説明するための図である。
【図６】高温加湿試験に用いた実施例および比較例のＦ
ＥＴの構造を示す模式的断面図である。
ＥＴの構造を示す模式的断面図である。
【図７】高温加湿試験における実施例および比較例のＦ
ＥＴの相互コンダクタンスの変化率の経時変化を示す図
である。
ＥＴの相互コンダクタンスの変化率の経時変化を示す図
である。
【図８】高温加湿試験における実施例および比較例のＦ
ＥＴのドレイン飽和電流の変化率の経時変化を示す図で
ある。
ＥＴのドレイン飽和電流の変化率の経時変化を示す図で
ある。
【図９】ＭＥＳＦＥＴの概略平面図である。
【図１０】従来のＭＥＳＦＥＴの製造方法を示す第１の
工程断面図である。
工程断面図である。
【図１１】従来のＭＥＳＦＥＴの製造方法を示す第２の
工程断面図である。
工程断面図である。
【図１２】従来のＭＥＳＦＥＴの製造方法を示す第３の
工程断面図である。
工程断面図である。
【図１３】メサエッチング時の主としてフォトレジスト
パターンおよびメサエッチング後のメサパターンを示す
平面図である。
パターンおよびメサエッチング後のメサパターンを示す
平面図である。
【図１４】従来のＭＥＳＦＥＴの製造方法における問題
点を説明するための図である。
点を説明するための図である。
１ ＧａＡｓ基板 ３ ＳｉＮ保護膜 ４ ダミーゲート ５ａ，５ｂ ｎ+ 層 ６ ＳｉＯ2 膜 ６０ ダミーゲート反転パターン ７ レジストパターン ８ メサパターン １１ ゲート電極 １２ 保護膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−82773（ＪＰ，Ａ) 特開 昭62−274782（ＪＰ，Ａ) 特開 昭61−142776（ＪＰ，Ａ) 特開 平６−224223（ＪＰ，Ａ) 特開 平４−122033（ＪＰ，Ａ) 特開 平８−195383（ＪＰ，Ａ) 特開 平９−69611（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (7)
- 【請求項１】 所定の層が形成された半導体基板と、前
記半導体基板上に形成された保護膜と、前記半導体基板
のゲート領域を含む素子領域で前記半導体基板上及び前
記保護膜上に形成されたゲート電極とを備え、前記半導
体基板、前記ゲート領域を含む前記素子領域及び前記保
護膜に形成されたメサ状領域において、少なくともゲー
ト幅方向における前記保護膜のメサ状領域の端縁が前記
半導体基板のメサ状領域の端縁より内側の位置にあるこ
とを特徴とする半導体装置。 - 【請求項２】 前記保護膜上のゲート電極形成領域を除
く領域に形成された絶縁膜を備え、少なくともゲート幅
方向における前記絶縁膜が前記半導体基板のメサ状領域
の端縁より内側の位置にあることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 前記絶縁膜は、前記ゲート電極が形成さ
れる領域に形成されるダミーゲートの反転パターンとし
て形成される絶縁膜であることを特徴とする請求項１ま
たは２記載の半導体装置。 - 【請求項４】 前記半導体基板に形成された高濃度ドー
プ領域であるソース・ドレイン領域を備え、前記ソース
し・ドレイン領域の前記ゲート幅方向の長さが前記半導
体基板のメサ状領域の両端縁で挟まれた前記半導体基板
のゲート領域の幅よりも短いことを特徴とする請求項２
または３記載の半導体装置。 - 【請求項５】 所定の層が形成された半導体基板と、前
記半導体基板上に形成された保護膜と、前記半導体基板
のゲート領域を含む素子領域で前記半導体基板上及び前
記保護膜上に形成されたゲート電極とを備えた半導体装
置の製造方法において、前記半導体基板、前記保護膜を
順次形成する工程と、前記半導体基板、前記ゲート領域
を含む前記素子領域及び前記保護膜にメサ状領域を形成
する工程と、少なくともゲート幅方向における前記保護
膜のメサ状領域の端縁が前記前記半導体基板のメサ状領
域の端縁よりも内側の位置となるように、前記保護膜を
エッチングする工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項６】 前記保護膜を形成する工程の後に、前記
保護膜上にダミーゲートを形成する工程と、前記ダミー
ゲートをマスクとして前記保護膜上に絶縁膜を形成する
工程と、前記保護膜、前記絶縁膜及び前記ゲート領域を
含む素子領域 上にメサエッチング用のレジストパターン
を形成する工程とを更に備え、 前記メサ状領域を形成する工程が、前記レジストパター
ンをマスクとして前記半導体基板、前記素子領域と前記
保護膜とをメサエッチングする工程であり、 前記保護膜をエッチングする工程が、少なくともゲート
幅方向における前記レジストパターンの端縁が、前記保
護膜の前記メサ状領域の端縁と前記絶縁膜の端縁との間
に位置するように前記レジストパターンをエッチングし
て第２のレジストパターンを形成する工程と、前記第２
のレジストパターンをマスクとして、前記保護膜をエッ
チングする工程とであることを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項７】 前記ダミーゲートを除去した後に、前記
ダミーゲートを除去した領域にゲート電極を形成する工
程を備えたことを特徴とする請求項６記載の半導体装置
の製造方法。
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