JP2003188111A - 半導体装置の製造方法およびフォトマスク作成方法 - Google Patents

半導体装置の製造方法およびフォトマスク作成方法

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Abstract

(57)【要約】 【課題】 イオン注入の際に、フォトレジストの硬化す
る面積を減少させてレジスト除去性を改善し、かつ、そ
の寸法精度の向上が図れ、フォトレジストのチャージア
ップをも防止可能な半導体装置の製造方法を提供する。 【解決手段】 １チップ内の素子および回路のパターン
以外の空き領域、すなわち、ダミー領域ＤＭ１において
フォトレジストＰＲ４にダミーパターンたる開口部ＯＰ
１を設け、フォトレジストＰＲ４の開口部を増やしてイ
オン注入を行う。これにより、フォトレジストに侵入す
るイオンの数を減少させることができる。その結果、イ
オン侵入によるフォトレジストの硬化する面積を減少さ
せて、フォトレジストの除去性を改善することが可能と
なる。また、チャージアップも防止できる。また、非開
口部の面積が少なくなるので、表面張力が強く発生する
箇所が存在しにくく、薄膜化させずにフォトレジストの
寸法精度の向上が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、イオン注入技術
を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置を製造するにあたっては一般
に、イオン注入技術が利用される。イオン注入技術で
は、注入対象たる基板に対して選択的にイオンを注入す
るために、フォトレジストがマスクとして形成される。
【０００３】フォトレジストは、基板上に絶縁膜や導電
膜を選択的に形成する際にも、また、基板表面に選択的
に不純物を熱拡散させる場合にも、マスクとして機能す
る。そしてもちろん、基板表面に選択的に不純物をイオ
ン注入する場合にも、マスクとして機能する。
【０００４】
【発明が解決しようとする課題】このうち、フォトレジ
ストがイオン注入のマスクとして利用される場合に、下
記のような課題がある。
【０００５】まず、第１の課題として、特に高濃度の不
純物をイオン注入した場合に、フォトレジストの除去を
行いにくいという問題がある。イオン注入を行うと、マ
スクたるフォトレジストにもイオンが侵入する。する
と、フォトレジストが硬化するので、その除去が行いに
くくなる場合があるのである。その結果、レジスト残渣
が生じて製品の歩留まり低下を招くことがある。
【０００６】フォトレジストを残渣なく除去するために
は、プラズマアッシングを強化したり、過剰気味にウェ
ットエッチングを行うことが考えられる。しかし、アッ
シングを強化した場合は、基板に与えるチャージングダ
メージが大きくなり、製品の信頼性を低下させる可能性
がある。また、過剰なウェットエッチングや超音波洗浄
を行えば、ゲート電極等の微細な回路パターンが倒れた
り除去されてしまったりする。よって、アッシングの強
化や過剰なウェットエッチングを採用するのは望ましく
ない。
【０００７】すなわち、フォトレジストの除去を容易に
するためにフォトレジストの硬化する面積を減少させて
レジスト除去性を改善したいという課題があった。
【０００８】また、第２の課題として、フォトレジスト
の寸法精度の問題がある。回路パターンの微細化が進む
につれ、注入工程に求められるフォトレジストの寸法精
度も厳しくなりつつある。
【０００９】例えば従来であれば、ＭＯＳ（Metal Oxid
e Semiconductor）トランジスタのソース／ドレイン領
域にイオン注入を行う場合、ソース／ドレイン領域周囲
には広い素子分離層が形成されていたので、フォトレジ
ストの開口部をソース／ドレイン領域よりも充分大きめ
に設けておけばよかった。ところが、素子および回路パ
ターンの微細化が進むと、そのＭＯＳトランジスタのす
ぐ隣りに別の素子が配置される場合があり、その別の素
子にはソース／ドレイン領域形成用のイオンが注入され
ないようにしなければならない。よって、開口部の寸法
精度を向上させる必要がある。
【００１０】ところが、場所によってフォトレジストの
開口部に疎密がある場合には、開口部の形状が変形しや
すい。このことを、図２２および図２３を用いて説明す
る。
【００１１】図２２は、ＣＰ１〜ＣＰ４等の製品チップ
が表面に形成されたウェハＷＦを示した図であり、図２
３は、製品チップＣＰ１〜ＣＰ４の境界領域Ｒを拡大し
て示した図である。図２３中の製品チップＣＰ１では、
ＮチャネルＭＯＳトランジスタＮ１，Ｎ２やＰチャネル
ＭＯＳトランジスタＰ１，Ｐ２の形成された領域の右側
に、素子および回路が形成されない空き領域ＡＲ１が存
在している。他の製品チップＣＰ２〜ＣＰ４でも同様
に、素子および回路が形成されない空き領域ＡＲ２〜Ａ
Ｒ４が存在している。
【００１２】このような空き領域ＡＲ１には、素子およ
び回路が形成されないのでフォトレジストの開口部は設
けられない。すなわち、ＮチャネルＭＯＳトランジスタ
Ｎ１等が設けられる領域にはフォトレジストの開口部が
密となるのに対し、空き領域ＡＲ１では開口部が疎とな
る。
【００１３】一般にフォトレジストでは、その面積が広
い部分に表面張力が強く発生しやすい。よって、素子お
よび回路が形成されない空き領域ＡＲ１が広い場合、Ｎ
チャネルＭＯＳトランジスタＮ１等が設けられる領域上
のフォトレジストは、空き領域ＡＲ１側のフォトレジス
トに引っ張られてしまう。その結果、素子形成のために
設けた開口部の形状が空き領域ＡＲ１側に歪んでしま
い、開口部の寸法精度が悪くなりやすい。
【００１４】フォトレジストの寸法精度を向上させるた
めには、薄膜化が有効となる。フォトレジストの膜厚が
大きいと、表面側が空き領域ＡＲ１の方に強く引っ張ら
れて開口部の形状の歪み量が大きくなるが、薄膜化して
おけば歪み量を少なくすることができるからである。
【００１５】ところが、薄膜化を行うと、イオン注入に
おけるマスクの役割を充分に果たせない可能性がある。
薄いフォトレジストをイオンが突き抜けて、所望の領域
外に注入されるからである。
【００１６】すなわち、薄膜化させずにフォトレジスト
の寸法精度の向上を図りたいという課題があった。
【００１７】また、第３の課題として、基板に突入する
イオンの電荷を中和する電子中和器の性能が落ちたとき
に、フォトレジスト内にイオンがトラップされてチャー
ジアップを生じ、近傍のゲート絶縁膜やキャパシタ誘電
体膜に静電破壊を生じさせるという問題がある。
【００１８】ゲート絶縁膜やキャパシタ誘電体膜が静電
破壊を引き起こすと、耐圧不良で正常な動作が行えず、
不良チップとなる。また、静電破壊に至らない場合であ
ってもゲート絶縁膜やキャパシタ誘電体膜の一部にダメ
ージが残ることがある。このようにダメージが一部にで
も生じると、仮に動作してもリーク電流を発生させ、や
はり不良チップとなる。
【００１９】すなわち、フォトレジストのチャージアッ
プを防止したいという課題があった。
【００２０】そこで、この発明の課題は、イオン注入の
際に、フォトレジストの硬化する面積を減少させてレジ
スト除去性を改善し、かつ、その寸法精度の向上が図
れ、フォトレジストのチャージアップをも防止可能な半
導体装置の製造方法を提供することにある。
【００２１】
【課題を解決するための手段】請求項１に記載の発明
は、（ａ）半導体基板上にフォトレジストを形成する工
程と、（ｂ）前記フォトレジストをパターニングする工
程と、（ｃ）前記半導体基板内に前記フォトレジストを
マスクとしてイオン注入する工程とを備え、前記工程
（ｂ）の前記パターニングにおいては、素子および回路
のパターンだけでなく、１チップ内の前記素子および回
路のパターン以外の空き領域にダミーパターンが開口さ
れる半導体装置の製造方法である。
【００２２】請求項２に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記ダミーパターン
の開口部内に露出する前記半導体基板表面の上には、ダ
ミーパターンの端部が接する導電物が形成されている半
導体装置の製造方法である。
【００２３】請求項３に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記ダミーパターン
の開口部内に露出する前記半導体基板表面内には、ダミ
ーパターンの端部が接する活性領域が形成されている半
導体装置の製造方法である。
【００２４】請求項４に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記半導体基板表面
内にはダイシングラインが形成され、前記ダミーパター
ンの開口部は、前記ダイシングライン上またはその近傍
に沿って設けられている半導体装置の製造方法である。
【００２５】請求項５に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記ダミーパターン
の開口面積の１チップ全面積に対する割合は、前記素子
および回路のパターンの開口面積の大小に応じて調節さ
れる半導体装置の製造方法である。
【００２６】請求項６に記載の発明は、複数のダミー領
域が規則的に配置された第１のパターンを準備する第１
工程と、素子および回路のパターンまたはウェルのパタ
ーンが記載された第２のパターンを準備する第２工程
と、前記第１および第２のパターンを重ね合わせ、前記
素子および回路と重なる部分または前記ウェルの境界の
部分の前記ダミー領域は消去することにより、前記ダミ
ー領域の配置を決定する第３工程と、前記配置決定され
たダミー領域と、前記素子および回路のパターンまたは
前記ウェルのパターンとを転写したフォトマスクを作成
する第４工程とを備えるフォトマスク作成方法である。
【００２７】請求項７に記載の発明は、請求項６に記載
のフォトマスク作成方法であって、前記第３工程におい
て、前記パターンと重なる部分の前記ダミー領域に加え
て前記パターンの周辺に存在する前記ダミー領域をも消
去することにより、前記ダミー領域の配置を決定するフ
ォトマスク作成方法である。
【００２８】請求項８に記載の発明は、請求項６に記載
のフォトマスク作成方法であって、前記第３工程におい
て、前記ダミー領域が消去された位置に、前記ダミー領
域とは大きさの異なるダミー領域を前記パターンに重な
らないように新たに配置するフォトマスク作成方法であ
る。
【００２９】
【発明の実施の形態】＜実施の形態１＞本実施の形態
は、１チップ内の素子および回路のパターン以外の空き
領域に、ダミーパターンが開口されたフォトレジストを
介してイオン注入を行う半導体装置の製造方法である。
【００３０】図１〜図６は、本実施の形態に係る半導体
装置の製造方法の各工程を示す図である。このうち図２
〜図６は、図１中の、切断線VI−VIにおける断面図であ
り、半導体基板１にウェルやＭＯＳトランジスタを形成
する工程を示した図である。また、図１は、フォトレジ
ストＰＲ４を形成済みの図６の状態の上面図である。
【００３１】なお、この図１の構造は、従来の技術とし
て示した図２３の構造と対応しており、図２３の構造と
同様の機能を有する要素については同一符号を付してい
る。図１および図６に示されているとおり、本実施の形
態においては、図２３の構造に加えて、ダミー領域ＤＭ
１，ＤＭ２がチップＣＰ１の空き領域ＡＲ１内に設けら
れている。その他のチップＣＰ２〜ＣＰ４についても同
様であり、空き領域ＡＲ２〜ＡＲ４内にダミー領域が設
けられている。
【００３２】そして、イオン注入用のフォトレジストＰ
Ｒ４には、素子および回路パターンの開口部ＯＰ２が設
けられるのはもちろん、それ以外にも、ダミー領域ＤＭ
１，ＤＭ２上においてイオン注入のダミーパターンが開
口部ＯＰ１として設けられている（図１では、フォトレ
ジストＰＲ４の開口部ＯＰ１，ＯＰ２は破線で表示して
いる）。
【００３３】図２〜図６を用いて、半導体基板１内にウ
ェルやＭＯＳトランジスタ、ダミー領域を形成するプロ
セスを説明する。
【００３４】まず、半導体基板１の表面に素子分離領域
２をＬＯＣＯＳ（Local Oxidationof Silicon）法等に
より形成する。そして、フォトレジストＰＲ１を半導体
基板１の表面上に形成した後、Ｎチャネルトランジスタ
Ｎ１の形成領域およびダミー領域ＤＭ１が開口するよう
これをパターニングし、パターニング後のフォトレジス
トＰＲ１をマスクとして、Ｐ型不純物のイオン注入ＩＰ
１を行う。これにより、ＮチャネルトランジスタＮ１の
形成領域にＰ型ウェル１ａが形成される（図２）。
【００３５】なお、ダミー領域ＤＭ１においては、本来
ならば素子および回路が形成されない空き領域となるの
で、Ｐ型ウェル１ａは不要であるが、フォトレジストＰ
Ｒ１の開口部を増やすために、ダミーパターンが開口さ
れている。開口部を増やすことの利点は後述する。
【００３６】次に、フォトレジストＰＲ１を除去し、フ
ォトレジストＰＲ２を半導体基板１の表面上に形成し
て、ＰチャネルトランジスタＰ１の形成領域およびダミ
ー領域ＤＭ１が開口するようこれをパターニングする。
そして、パターニング後のフォトレジストＰＲ２をマス
クとして、Ｎ型不純物のイオン注入ＩＰ２を行う。これ
により、ＰチャネルトランジスタＰ１の形成領域にＮ型
ウェル１ｂが形成される（図３）。ここでも、ダミー領
域ＤＭ１においてフォトレジストＰＲ２の開口部を増や
すために、ダミーパターンが開口されている。これによ
り、ダミー領域ＤＭ１に形成されるウェル１ｃには、Ｐ
型不純物とＮ型不純物の両方がイオン注入される。
【００３７】次に、フォトレジストＰＲ２を除去し、半
導体基板１上の全面に絶縁材料と導電性材料とを積層す
る。そして、フォトリソグラフィ技術およびエッチング
技術を用いて両者をパターニングし、ゲート電極３ａ，
３ｂおよびゲート絶縁膜４ａ，４ｂをそれぞれ、Ｎチャ
ネルトランジスタＮ１の形成領域およびＰチャネルトラ
ンジスタＰ１の形成領域に形成する（図４）。なお、ダ
ミー領域ＤＭ１においては、ダミーのゲート電極３ｃお
よびゲート絶縁膜４ｃをダミー領域ＤＭ１の全面に形成
している。
【００３８】次に、フォトレジストＰＲ３を半導体基板
１の表面上に形成して、ＮチャネルトランジスタＮ１の
形成領域およびダミー領域ＤＭ１が開口するようこれを
パターニングする。そして、パターニング後のフォトレ
ジストＰＲ３をマスクとして、Ｎ型不純物のイオン注入
ＩＰ３を行う。これにより、ＮチャネルトランジスタＮ
１の形成領域にソース／ドレイン領域５ａが形成される
（図５）。ここでも、ダミー領域ＤＭ１においてフォト
レジストＰＲ３の開口部を増やすために、ダミーパター
ンが開口されている。これにより、ダミー領域ＤＭ１に
形成されるダミーのゲート電極３ｃには、Ｎ型不純物が
イオン注入される。
【００３９】次に、フォトレジストＰＲ３を除去し、フ
ォトレジストＰＲ４を半導体基板１の表面上に形成し
て、ＰチャネルトランジスタＰ１の形成領域およびダミ
ー領域ＤＭ１が開口するようこれをパターニングする。
そして、パターニング後のフォトレジストＰＲ４をマス
クとして、Ｐ型不純物のイオン注入ＩＰ４を行う。これ
により、ＰチャネルトランジスタＰ１の形成領域にソー
ス／ドレイン領域５ｂが形成される（図６）。ここで
も、ダミー領域ＤＭ１においてフォトレジストＰＲ４の
開口部を増やすために、ダミーパターンが開口されてい
る。これにより、ダミー領域ＤＭ１に形成されるダミー
のゲート電極３ｃには、Ｐ型不純物もイオン注入され
る。
【００４０】さて、フォトレジストＰＲ１〜ＰＲ４にダ
ミーパターンを設けて開口部を増やすことの利点につい
て述べる。
【００４１】イオン注入用のフォトレジストＰＲ１〜Ｐ
Ｒ４にダミーパターンが開口されると、フォトレジスト
の非開口部の面積が少なくなり、フォトレジストに侵入
するイオンの数を減少させることができる。その結果、
イオン侵入によるフォトレジストの硬化する面積を減少
させて、フォトレジストの除去性を改善することが可能
となる。
【００４２】なおこのとき、もちろんフォトレジストに
侵入しなかった分のイオンは、半導体基板１に注入され
ることとなるが、ダミー領域であるので、注入が行われ
ても何ら半導体装置の動作に影響しない。ダミー領域
は、そのように半導体装置の動作に影響を及ぼさない場
所が選ばれているからである。例えばＰチャネルトラン
ジスタＰ１とダミー領域ＤＭ１との間を１μｍ程度、離
隔しておけば、ダミー領域ＤＭ１がＰチャネルトランジ
スタＰ１の動作に影響を与えることはない。なお、ダミ
ー領域ＤＭ１の大きさは、例えば１〜数μｍ程度として
おけばよい。
【００４３】またさらに、フォトレジストに侵入するイ
オンの数を減少させられることから、チャージアップの
可能性も減少させることができる。よって、近傍のゲー
ト絶縁膜やキャパシタ誘電体膜に静電破壊やダメージを
発生させにくい。
【００４４】また、フォトレジストの非開口部の面積が
少なくなるので、表面張力が強く発生する箇所が存在し
にくい。その結果、薄膜化させずにフォトレジストの寸
法精度の向上を図ることが可能となる。
【００４５】よって、本実施の形態に係る半導体装置の
製造方法を用いれば、信頼性の高い半導体装置を製造す
ることが可能となる。
【００４６】なお、図５および図６に示したように、ダ
ミーパターンの開口部内に露出する半導体基板１の表面
上に、ダミーパターンの端部が接するダミーゲート電極
３ｃのような導電物が形成されておれば、イオン注入の
際にフォトレジストに侵入したイオンＩＮもしくはＩＰ
が、その導電物を介して半導体基板１へと逃げやすい。
その結果、フォトレジストの除去性をさらに改善し、チ
ャージアップの可能性をさらに減少させることができ
る。
【００４７】また、図７および図８（図８は図７中の切
断線VIII−VIIIにおける断面図）に示すように、例えば
ＭＯＳトランジスタ構造のダミー領域ＤＭ３を備えてい
る場合も、フォトレジストＰＲ５のダミーパターンたる
開口部ＯＰ３の端部がダミーゲート電極３ｄに接してお
れば、イオン注入の際にフォトレジストに侵入したイオ
ンＩＰが、ダミーゲート電極３ｄを介して半導体基板１
へと逃げやすい。そして、開口部ＯＰ３の端部がダミー
の活性領域５ｄに接していても、イオン注入の際にフォ
トレジストに侵入したイオンＩＰが、活性領域５ｄを介
して半導体基板１へと逃げやすい。よって、これらの場
合も、フォトレジストの除去性をさらに改善し、チャー
ジアップの可能性をさらに減少させることができる。
【００４８】なお、ダミーゲート絶縁膜４ｃや４ｄの膜
厚は、半導体装置として機能するＮチャネルＭＯＳトラ
ンジスタＮ１やＰチャネルＭＯＳトランジスタＰ１の有
するゲート絶縁膜４ａや４ｃの膜厚と同じく、薄いもの
を用いておけばよい。薄いゲート絶縁膜としておくこと
で、フォトレジストに侵入したイオンが半導体基板１へ
と逃げやすくなるからである。
【００４９】また、フォトレジスト内のダミーパターン
の開口面積の合計の１チップ全面積に対する割合は、形
成する素子および回路のパターンの開口面積の大小に応
じて調節される。例えば素子および回路のパターンの開
口面積が小さい場合には、ダミーパターンの開口面積の
合計は大きな値が採られ、逆の場合には小さな値が採ら
れる。
【００５０】そして、ダミーパターンの開口面積の合計
の１チップ全面積に対する割合は、例えば３０〜７０％
の範囲内に収まるよう設定される。このように、フォト
レジストの開口部の面積を調節することにより、フォト
レジストの除去性改善、寸法精度向上、およびチャージ
アップ防止の各効果を最適化することができる。
【００５１】なお、本実施の形態に係る半導体装置の製
造方法は、各種のイオン注入工程に適用できる。具体的
には例えば、ウェル形成時の注入、しきい値制御のため
のチャネル領域への注入、ＭＯＳトランジスタのゲート
電極およびソース／ドレイン活性領域への注入（ＭＯＳ
キャパシタ形成目的をも含む）、ＬＤＤ（Lightly Dope
d Drain）領域形成のための注入、コンタクトホール形
成後のホール底に対して行う注入、等の各イオン注入場
面に適用可能である。
【００５２】なお、最後の「コンタクトホール形成後の
ホール底に対して行う注入」とは、図９に示すように、
コンタクトホールとして開口部ＯＰ４を設けたものの、
アラインメントがずれて素子分離領域２ａを過剰にエッ
チングしてしまい、コンタクトホール内に凹み部２ｂが
生じてしまった場合の救済策のことである。すなわち、
凹み部２ｂ内に露出した半導体基板１とソース／ドレイ
ン領域５ｂとがコンタクトプラグによって導通してしま
わないように、露出した半導体基板１部分にイオン注入
を行って、拡大したソース／ドレイン領域５ｃを形成す
るのである。
【００５３】このような場合も、ダミー領域のフォトレ
ジストにダミーパターンを設けてイオン注入を行えばよ
い。
【００５４】＜実施の形態２＞本実施の形態は、実施の
形態１に係る半導体装置の製造方法の変形例であり、ダ
ミーパターンの開口部を、ウェハのダイシングライン上
またはその近傍に沿って設けるものである。
【００５５】図１０および図１１（図１１は図１０中の
切断線XI−XIにおける断面図）に示すように、本実施の
形態においては、フォトレジストＰＲ７のダミーパター
ンの開口部ＯＰ５が、ダイシングラインＤＳ上に沿って
設けられている。よって、１チップごとにフォトレジス
トＰＲ７を分離することができる。
【００５６】このようにすれば、仮に、チップＣＰ１部
分のフォトレジストＰＲ７にイオンが過剰に注入され、
フォトレジストの硬化やチャージアップを起こしたとし
ても、その影響はチップＣＰ１内でとどまる。すなわ
ち、他のチップＣＰ２〜ＣＰ４にイオン注入による劣化
現象が波及しない。よって、歩留まりの高い半導体装置
の製造方法となる。
【００５７】なお、図１２および図１３（図１３は図１
２中の切断線XIII−XIIIにおける断面図）に示すよう
に、フォトレジストＰＲ８のダミーパターンの開口部Ｏ
Ｐ６を、ダイシングラインＤＳ近傍の素子分離領域２上
に沿って設けてもよい。このようにしても、図１０およ
び図１１の場合と同様の効果がある。
【００５８】ただし、図１０および図１１の場合は、ダ
ミーパターンの開口部ＯＰ５がダイシングラインＤＳ上
に沿って設けられているので、イオン注入の際にフォト
レジストＰＲ７に侵入したイオンが、ダイシングライン
ＤＳを介して半導体基板１へと逃げやすくなり、フォト
レジストの除去性をさらに改善し、チャージアップの可
能性をさらに減少させることができる、という付随効果
を有する。
【００５９】＜実施の形態３＞本実施の形態は、実施の
形態１および２に係る半導体装置の製造方法において用
いられたフォトレジストの形成時に使用されるフォトマ
スクの作成方法である。以下のようにフォトマスクを作
成することにより、実施の形態１および２に示したダミ
ーパターンを備えたフォトレジストを半導体基板上に形
成することができる。
【００６０】図１４は、本実施の形態に係るフォトマス
クの作成方法を示すフローチャートである。まず、図１
５に示すように、複数のダミー領域ＤＭ４を規則的に配
置してダミーパターンを作成する（ステップＳＴ１）。
ここでは規則的な配置の例としてアレイ状に並べる場合
を示している。
【００６１】次に、図１６のような、ＭＯＳトランジス
タ素子Ｐ３、回路の一部を構成する活性領域Ｎ３、ウェ
ル１ｃおよび素子分離膜２が記載された回路パターンを
準備し、その回路パターンに図１５のダミーパターンを
重ね合わせる（図１７、ステップＳＴ２）。
【００６２】そして、回路パターン中のＭＯＳトランジ
スタ素子Ｐ３および活性領域Ｎ３をオーバーサイズ化
（領域を広げること）してオーバーサイズ部ＯＶ２，Ｏ
Ｖ３を作成し、ウェル１ｃについては境界部分をオーバ
ーサイズ化してオーバーサイズ部ＯＶ１を作成する（図
１８、ステップＳＴ３）。
【００６３】続いて、オーバーサイズ部ＯＶ１〜ＯＶ３
と重なるダミー領域ＤＭ４については消去する（図１
９、ステップＳＴ４）。すなわち、回路パターンと重な
る部分のダミー領域ＤＭ４に加えて、回路パターンの周
辺に存在するダミー領域ＤＭ４をも消去する。そして、
ここで得られた回路パターンに基づいて各フォトマスク
の作成を行う（ステップＳＴ５）。
【００６４】例えば、ＭＯＳトランジスタ素子Ｐ３中の
ゲート電極部を形成するフォトマスクＭ１は、図２０に
示すように、図１９の回路パターンからゲート電極部分
とダミー領域ＤＭ４とを転写して、開口部ＯＰ７，ＯＰ
８を設けて作成する。なお、ダミー領域ＤＭ４の開口部
ＯＰ７は、形成されるダミーゲートが素子分離領域２に
乗り上げる形となるようにするため、ダミー領域ＤＭ４
よりは若干面積が広くなるよう形成される。
【００６５】その他にも例えばＭＯＳトランジスタ素子
Ｐ３中のソース／ドレイン活性領域を形成するフォトマ
スクＭ２は、図２１に示すように、図１９の回路パター
ンから活性領域部分とダミー領域ＤＭ４とを転写して、
開口部ＯＰ７，ＯＰ９を設けて作成する。なお、図２１
における開口部ＯＰ７が、図２０における開口部ＯＰ７
よりも小さいのは、ダミーゲートパターンよりもダミー
活性領域が小さくなるようにするためである。
【００６６】このように、本実施の形態に係るフォトマ
スク作成方法によれば、素子および回路と重なる部分ま
たはウェルの境界の部分のダミー領域を消去するので、
素子および回路またはウェル間の、ダミー領域による短
絡等の危険が回避される。そして、配置決定されたダミ
ー領域と、素子および回路のパターンまたはウェルのパ
ターンとを転写したフォトマスクを作成するので、この
フォトマスクを用いて、実施の形態１および２に係る半
導体装置の製造方法に用いられるフォトレジストを形成
することができる。
【００６７】また、オーバーサイズ部と重なるダミー領
域を消去するので、素子および回路またはウェル間の、
ダミー領域による短絡等の危険がより一層回避される。
【００６８】なお、図１のダミー領域ＤＭ１，ＤＭ２の
ようにサイズの異なるダミー領域を設けてもよい。その
場合は、例えば上記のステップＳＴ４にてダミー領域Ｄ
Ｍ４を消去した位置に、ダミー領域ＤＭ４よりも小さい
ダミー領域を回路パターンに重ならないように新たに配
置すればよい。そうすれば、より細かく、フォトレジス
トの開口面積を調節することができる。
【００６９】
【発明の効果】請求項１に記載の発明によれば、イオン
注入用のフォトレジストにダミーパターンが開口され
る。よって、フォトレジストの非開口部の面積が少なく
なり、フォトレジストに侵入するイオンの数を減少させ
ることができる。その結果、フォトレジストの硬化する
面積を減少させ、フォトレジストの除去性を改善するこ
とが可能となる。さらに、フォトレジストに侵入するイ
オンの数が減少することから、チャージアップの可能性
も減少させることができる。また、フォトレジストの非
開口部の面積が少なくなるので、表面張力が強く発生す
る箇所が存在しにくい。その結果、薄膜化させずにフォ
トレジストの寸法精度の向上を図ることが可能となる。
【００７０】請求項２に記載の発明によれば、ダミーパ
ターンの開口部内に露出する半導体基板表面の上には、
ダミーパターンの端部が接する導電物が形成されてい
る。よって、イオン注入の際にフォトレジストに侵入し
たイオンが、導電物を介して半導体基板へと逃げやすく
なり、フォトレジストの除去性をさらに改善し、チャー
ジアップの可能性をさらに減少させることができる。
【００７１】請求項３に記載の発明によれば、ダミーパ
ターンの開口部内に露出する半導体基板表面内には、ダ
ミーパターンの端部が接する活性領域が形成されてい
る。よって、イオン注入の際にフォトレジストに侵入し
たイオンが、活性領域を介して半導体基板へと逃げやす
くなり、フォトレジストの除去性をさらに改善し、チャ
ージアップの可能性をさらに減少させることができる。
【００７２】請求項４に記載の発明によれば、ダミーパ
ターンの開口部は、ダイシングライン上またはその近傍
に沿って設けられている。よって、１チップごとにフォ
トレジストを分離することができ、フォトレジストの除
去の困難さやチャージアップの可能性を、チップ単位で
防止できる。その結果、あるチップでチャージアップ等
の劣化現象が生じたとしても、その影響を他のチップに
波及させないようにすることができる。また、ダミーパ
ターンの開口部がダイシングライン上に沿って設けられ
ている場合には、イオン注入の際にフォトレジストに侵
入したイオンが、ダイシングラインを介して半導体基板
へと逃げやすくなり、フォトレジストの除去性をさらに
改善し、チャージアップの可能性をさらに減少させるこ
とができる。
【００７３】請求項５に記載の発明によれば、ダミーパ
ターンの開口面積の１チップ全面積に対する割合は、素
子および回路のパターンの開口面積の大小に応じて調節
される。よって、フォトレジストの開口部の面積を調節
して、フォトレジストの除去性改善、寸法精度向上、お
よびチャージアップ防止の各効果を最適化することがで
きる。
【００７４】請求項６に記載の発明によれば、素子およ
び回路と重なる部分またはウェルの境界の部分のダミー
領域を消去するので、素子および回路またはウェル間
の、ダミー領域による短絡等の危険が回避される。そし
て、配置決定されたダミー領域と、素子および回路のパ
ターンまたはウェルのパターンとを転写したフォトマス
クを作成するので、このフォトマスクを用いて、請求項
１に記載の半導体装置の製造方法に用いられるフォトレ
ジストを形成することができる。
【００７５】請求項７に記載の発明によれば、素子およ
び回路のパターンと重なる部分またはウェルの境界の部
分のダミー領域のみならず、その周辺に存在するダミー
領域をも消去するので、素子および回路またはウェル間
の、ダミー領域による短絡等の危険がより一層回避され
る。
【００７６】請求項８に記載の発明によれば、ダミー領
域が消去された位置に、ダミー領域とは大きさの異なる
ダミー領域をパターンに重ならないように新たに配置す
るので、より細かく、請求項１に記載の半導体装置の製
造方法に用いられるフォトレジストの開口面積を調節す
ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の製造方法を
示す上面図である。
【図２】 実施の形態１に係る半導体装置の製造方法を
示す断面図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
示す断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法を
示す断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法を
示す断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法を
示す断面図である。
【図７】 実施の形態１に係る半導体装置の製造方法を
示す上面図である。
【図８】 実施の形態１に係る半導体装置の製造方法を
示す断面図である。
【図９】 コンタクトホール形成後のホール底に対して
注入を行う場面を示す断面図である。
【図１０】 実施の形態２に係る半導体装置の製造方法
を示す上面図である。
【図１１】 実施の形態２に係る半導体装置の製造方法
を示す断面図である。
【図１２】 実施の形態２に係る半導体装置の製造方法
を示す上面図である。
【図１３】 実施の形態２に係る半導体装置の製造方法
を示す断面図である。
【図１４】 実施の形態３に係るフォトマスク作成方法
を示すフローチャートである。
【図１５】 実施の形態３に係るフォトマスク作成方法
を示す図である。
【図１６】 実施の形態３に係るフォトマスク作成方法
を示す図である。
【図１７】 実施の形態３に係るフォトマスク作成方法
を示す図である。
【図１８】 実施の形態３に係るフォトマスク作成方法
を示す図である。
【図１９】 実施の形態３に係るフォトマスク作成方法
を示す図である。
【図２０】 実施の形態３に係るフォトマスク作成方法
により得られるフォトマスクを示す図である。
【図２１】 実施の形態３に係るフォトマスク作成方法
により得られるフォトマスクを示す図である。
【図２２】 製品チップが表面に形成されたウェハを示
す図である。
【図２３】 製品チップの境界領域Ｒを拡大して示した
図である。
【符号の説明】
１ 半導体基板、２ 素子分離領域、３ｃ，３ｄ ダミ
ーゲート電極、４ｃ，４ｄ ダミーゲート絶縁膜、５ｄ
ダミー活性領域、ＤＳ ダイシングライン、ＰＲ１〜
ＰＲ８ フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｃ 21/8238 27/08 ３２１Ｂ 27/092 ３２１Ｅ Ｆターム(参考） 2H095 BA01 BB02 BC04 4M104 CC05 DD82 DD91 GG09 GG10 GG14 HH11 5F033 QQ01 QQ37 QQ58 QQ59 QQ65 UU01 VV01 VV06 XX31 5F048 AA01 AA04 AA07 AC03 BA01 BB05 BC06 BE03 BE04 BF16 BG14 DA00 DA18

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）半導体基板上にフォトレジストを
    形成する工程と、 （ｂ）前記フォトレジストをパターニングする工程と、 （ｃ）前記半導体基板内に前記フォトレジストをマスク
    としてイオン注入する工程とを備え、 前記工程（ｂ）の前記パターニングにおいては、素子お
    よび回路のパターンだけでなく、１チップ内の前記素子
    および回路のパターン以外の空き領域にダミーパターン
    が開口される半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    であって、 前記ダミーパターンの開口部内に露出する前記半導体基
    板表面の上には、ダミーパターンの端部が接する導電物
    が形成されている半導体装置の製造方法。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    であって、 前記ダミーパターンの開口部内に露出する前記半導体基
    板表面内には、ダミーパターンの端部が接する活性領域
    が形成されている半導体装置の製造方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    であって、 前記半導体基板表面内にはダイシングラインが形成さ
    れ、 前記ダミーパターンの開口部は、前記ダイシングライン
    上またはその近傍に沿って設けられている半導体装置の
    製造方法。
  5. 【請求項５】 請求項１に記載の半導体装置の製造方法
    であって、 前記ダミーパターンの開口面積の１チップ全面積に対す
    る割合は、前記素子および回路のパターンの開口面積の
    大小に応じて調節される半導体装置の製造方法。
  6. 【請求項６】 複数のダミー領域が規則的に配置された
    第１のパターンを準備する第１工程と、 素子および回路のパターンまたはウェルのパターンが記
    載された第２のパターンを準備する第２工程と、 前記第１および第２のパターンを重ね合わせ、前記素子
    および回路と重なる部分または前記ウェルの境界の部分
    の前記ダミー領域は消去することにより、前記ダミー領
    域の配置を決定する第３工程と、 前記配置決定されたダミー領域と、前記素子および回路
    のパターンまたは前記ウェルのパターンとを転写したフ
    ォトマスクを作成する第４工程とを備えるフォトマスク
    作成方法。
  7. 【請求項７】 請求項６に記載のフォトマスク作成方法
    であって、 前記第３工程において、前記パターンと重なる部分の前
    記ダミー領域に加えて前記パターンの周辺に存在する前
    記ダミー領域をも消去することにより、前記ダミー領域
    の配置を決定するフォトマスク作成方法。
  8. 【請求項８】 請求項６に記載のフォトマスク作成方法
    であって、 前記第３工程において、前記ダミー領域が消去された位
    置に、前記ダミー領域とは大きさの異なるダミー領域を
    前記パターンに重ならないように新たに配置するフォト
    マスク作成方法。
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