JPH0491422A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造工程における静電破壊を
防止した半導体装置の製造方法に関するものである。

〔従来の技術〕

ＭＯ８型半導体集積回路の製造方法において、ソース・
ドレインの形成およびポリシリコン配線等に高濃度イオ
ン注入を行うが、スルーブツトの関係で、大電流のイオ
ンビームを用いる。その際、ウェハが帯電し、その帯電
によってＭＯ８＋−ランジスタないしはＭＯＳキャパシ
タが破壊されるという問題が発生し、製造上大きな損失
となっている。また、完全に破壊されないデバイスは、
各種のスクリーニングをパスするため、信頼性上でも大
きな問題となっている。

その対策として、イオンビームを拡大し、電流密度を小
さくする等イオン注入装置の改良がなされているが、完
全な解決策となっていない。また、半導体装置について
も、レジストの被覆の仕方および回路パターンの工夫等
により対策がなされているが、万能の対策とはいえない
。

特に近年、半導体集積回路は０ＭＯ８化され、ウェハの
大口径化に伴い、ますますイオン注入による静電破壊が
顕著になってきた。

以下、０ＭＯ８−ＩＣを用いて従来技術を説明する。

第５図（ａ）　〜（ｄ）は０ＭＯ８−ＩＣのソス・ドレ
イン形成を例示しｔこものである。第５図において、１
はシリコン基板、２．はこのシリコン基板１とは反対の
導電型を持つウェル領域、３は分離酸化膜、４はゲート
酸化膜、５はポリシリコンまたはポリサイドで形成され
たゲート電極、５′はＭＯＳキャパシタを形成する電極
、６はダイシングラインである。

第５図（ａ）はシリコン基板１中にウェル領域２を形成
し、次に、分離酸化膜３を形成し、続いてゲート酸化Ｍ
４を形成した後、ポリシリコンをＣＶＤ法により堆積し
、ゲート電極５をパターニングした状態を示す図である
。

第５１１　（ｂ）はウェル領域２をレジスト７で被覆し
た後、シリコン基板１とは反対の導電型を持つ不純物を
ソース・ドレインを形成するための高濃度（〜１０”７
ｃｍ２以上）イオン注入工程を示す図である。このイオ
ン注入時に、イオンの電荷は大部分チップ表面から流れ
去るが、一部分、チップ上に堆積するものがある。この
第１図（ｂ）の場合には特にレジスト７上に帯電しやす
い。この堆積した電荷がＭＯ８Ｉ−ランジスタやＭＯＳ
キャパシタの破壊を引き起こすのである。

第５図（ｃ）は、第５図（ｂ）とは反対導電型を持つト
ランジスタのソース・ドレイン形成のためのイオン注入
工程を示す図で、ウェル領域２とは反対の導電型をもつ
高濃度イオン注入するものである。

この時も第５図（ｂ）と同様な理由により、静電破壊が
発生する。乙の種の静電破壊はウェハのマツプをとると
、第６図のようにウェハの中心部で発生しやす＜　　Ｃ
Ｘ印のチップ）、また、第５図（ｄ）のようにダイシン
グライン６上をレジスト７で被覆すると、−層静電破壊
が発生しやすい。

また、この静電破壊は、経験的にウニへの径を大きくす
ると、なお−層発生しやすいこともわかっている。

第７図はウェハ上の電荷の逃げる様子を示した模式図で
ある。チップ上に発生した電荷（■で示す）は、チップ
表面の大部分が酸化膜等の絶縁膜で被覆されているため
、表面電流となって流れる。

このためウェハ中心部ではリークバスが長くなるため、
電荷が逃げに＜＜、帯電しやすい。

〔発明が解決しようとする課題〕

乙のように、従来の半導体装置の製造方法は、イオン注
入に伴いウェハが帯電し、ＭＯ３Ｉ−ランジスタやＭＯ
Ｓキャパシタが破壊されるという問題点があった。

乙の発明は、上記のような問題点を解消するためになさ
れたもので、ウェハ中心部の電荷を容易に逃がすように
し、ウェハ中心部の静電破壊を防止するとともに、ウェ
ハ径にも依存しない静電破壊防止対策を施した半導体装
置を提供することを目的とするものである。

〔課題を解決するための手段〕

この発明に係る半導体装置は、ウェハチップのそれぞれ
のダイシングライン上に、導電性の配線を配置し、この
導電性の配線を介して半導体装置の製造工程中に発生す
る帯電電荷を逃がすものである。

〔作用〕

この発明においては、すべてのチップのダイシングライ
ン上に導電性の配線を施したことにより、角チツプ毎に
帯電電荷が互いに孤立化し、かつ速やかに除去される。

〔実施例〕

以下、この発明の一実施例を図面に基づき６ＭＯ８−Ｉ
Ｃを例にして説明する。

第１図（ａ）〜（Ｃ）はこの発明の一実施例を示す６Ｍ
Ｏ８−ＩＣの工程断面図で、１はシリコン基板、２はこ
のシリコン基板１とは反対の導電型を持つウェル領域、
３は分離酸化膜、４はゲート酸化膜、５はポリシリコン
またはポリサイドで形成されるゲート電極、５′はＭＯ
Ｓキャパシタを形成する電極、６はダイシングライン、
７はレジスト、８は導電性の配線である。

第１図（ａ）はシリコン基板１中にウェル領域２を形成
し、次に、分離酸化膜３を形成し、続いてゲート酸化膜
４を形成した後、ポリシリコンをＣＶＤ法により堆積し
、低抵抗化のため、ポリシリコンにリン拡散するか、高
融点シリサイドをスパッタリング等により堆積し、ゲー
ト電極５および導電性の配線８をパターニングした状態
を示す図である。ここで重要なことは、ダイシングライ
ン６上に低抵抗化されたポリシリコンの導電性の配線８
を配置している乙とである。

第１図（ｂ）はウェル領域２をレジスト７で被覆した後
、シリコン基板１とは反対の導電型を持つ不純物をトラ
ンジスタのソース・ドレイン形成のために高濃度イオン
注入した状態を示す図である。このイオン注入時にイオ
ンの電荷の大部分は、チップ表面からダイシングライン
６に流れ込む。

ところが、導電性の配線８がダイシングライン６に配置
されているため、乙の導電性の配線８を通してすみやか
に流れ去り、引き続いて残りの電荷の大部分の電荷が流
れ去ったことによりダイシングライン６へ流れ、同様に
導電性の配線８を通じて流れ去る。乙のようにしてチッ
プ上の帯電が防止される。

第１図（ｅ）は、第１図（ｂ）とは反対の導電型を持っ
トランジスタのソース・ドレイン形成工程で、ウェル領
域２とは反対の導電型を持つ不純物を高濃度イオン注入
する状態を示す図である。

この場合も第１図（ｂ）と同様に動作する。この様子を
模式的に図示したのが第２図である。この図では、ダイ
シングライン６上に配置された導電性の配線８がウェハ
上に格子状に配置され、ウェハの周囲には装置との接地
をよくするため、同じ材料のポリシリコンまたはポリサ
イドを残しである。

このように、チップのダイシングライン６を利用し、導
電性の配線８を格子状に配置することにより、イオン注
入時に発生する電荷を一層すみやかに流し去る乙とがで
きる。

なお、上記第２図の例は導電性の配線８を格子状に配置
したが、第３図のように亀の子状に配置してもよいし、
導電性の配線８は、第３図のＡＡｌｉｌの断面図に相当
する第４図のようにチップの一部に乗り上げていても良
い。

また、上記ではイオン注入時の静電破壊について述べた
が、プラズマアッシング、プラズマドライエツチング等
のプロセス中の帯電に対しても極めて有効である。

〔発明の効果〕

以上説明したように、この発明は、ウェハチップのそれ
ぞれのダイジノグライン上に、導電性の配線を配置し、
この導電性の配線を介して半導体装置の製造工程中に発
生する帯電電荷を逃がすようにしたので、ウェハ上の帯
電は中心周辺に偏りがなくなり、かつリークパス（リー
ク抵抗）も非常に小さくなり、帯電しに＜＜、イオン注
入時等の静電破壊防止対策としてきわめて有効である。

したがって、帯電量がウェハの径に依存しなくなること
から、大口径化に対し極めて有効である。

【図面の簡単な説明】 第１図はこの発明の一実施例を示すＣＭＯＳＩＣの工程
断面図、第２図はこの発明による導電性の配線を配置し
なウェハの模式図、第３図は導電性の配線の他の例を示
す平面図、第４図は、第３図のＡ−Ａ線による断面図、
第５図は従来の０ＭＯ８−ＩＣの工程断面図、第６図は
ウェハ上の帯電状況を示す平面図、第７図はウェハ上に
帯電した電荷の流れ状況を説明するための図である。 図において、１はシリコン基板、２はウェル領域、３は
分離酸化膜、４はゲート酸化膜、５はゲト電極、５′は
キャパシタ電極、６はダイシ。 グライン、７はレジスト、８はダイジノグライン上に配
置された導電性の配線である。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　ウェハチップのそれぞれのダイシングライン上に、導
   電性の配線を配置し、この導電性の配線を介して半導体
   装置の製造工程中に発生する帯電電荷を逃がすことを特
   徴とする半導体装置の製造方法。