KR19980063956A - 플라즈마 손상을 억제하기 위한 보호 구조 - Google Patents

플라즈마 손상을 억제하기 위한 보호 구조 Download PDF

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KR19980063956A
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윌리엄비.켐플러
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Abstract

플라즈마 손상을 억제하기 위한 보호 구조. 플라즈마 손상은 에칭의 과도에칭 기간 동안 또한 일어나는 것과는 대조적으로 금속 에칭의 금속 클리어 기간 동안 주로 일어나는 것으로 나타난다. 보호 구조(202)는 에칭의 클리어 기간 동안 에칭되는 금속층(210)과 기판 또는 보호 장치 사이에 일시적 접속을 제공한다. 이 일시적 접속(202)는 금속(210)이 클리어됨에 따라 제거된다.

Description

플라즈마 손상을 억제하기 위한 보호 구조
본 발명은 반도체 공정 동안에 플라즈마 손상으로부터의 디바이스의 보호에 관한 것이다.
반도체 디바이스 제조업자들은 공정 중의 손상을 매우 심각하게 염려하고 있다. 이러한 손상은 디바이스의 성능 저하와 수율의 감소를 일으킨다. 공정 중의 손상의 한 형태는 애싱, 플라즈마 에칭 및 플라즈마 강화 증착 공정들(통칭하여 플라즈마 차징 손상), 및 이온 주입 동안에 발생할 수 있다. 차징에 의한 손상은, 다음의 기술들로서의 게이트 산화물 두께 및 채널 길이의 축소; 배선(metalization ) 레벨의 증가; 및 에칭과 증착을 위한 고 밀도 플라즈마 원의 출현으로 인해 특히 중요시되고 있다.
차징에 의한 손상에 있어서, 안테나 내에 모인 전하는 디바이스의 산화물에 응력을 가한다. 구체적으로, MOSFET 구조에서, 안테나 내에 모인 전하는 MOSFET의 게이트 산화물에 응력을 가함으로써, MOSFET의 응력 관련 성능 저하를 발생시킨다. 이러한 응력 관련 성능 저하는 디바이스의 수명 단축, 디바이스의 게이트 누설 증가, 또는 디바이스의 임계 전압 변화를 포함할 수 있다.
진보된 기술의 노드들은 현재 5 및 6 레벨의 배선을 요한다. 이는 웨이퍼를 금속 에치 반응기에 여러 번 노출시킨다. 이는 또한 게이트 산화물 두께의 60Å 이하로의 감소에 따라 금속 에치 공정 개발 동안에 플라즈마 손상을 중요한 문제화한다. 따라서, 이러한 플라즈마 손상의 메카니즘을 더 이해하고 이를 최소화하기 위한 해결책을 개발하는 것이 필요하다.
플라즈마 손상을 억제하기 위한 보호 구조가 본 명세서에 개시되어 있다. 플라즈마 손상은 오버에치(overetch) 동안이 아닌 금속 제거 기간 동안에 주로 발생한다. 본 명세서에서 제안된 보호 구조는 금속 제거 이전 및 금속 제거 동안에 에칭될 금속층과 기판 사이에 일시적인 접속을 제공한다. 이러한 일시적인 접속은 어떠한 추가 단계 없이 오버에치 기간 동안에 에칭에 의해 제거된다.
본 발명의 장점은 최종 디바이스에서는 존재하지 않는 일시적인 접속을 사용하여 플라즈마 차징 손상을 억제시키는 것이다.
본 발명의 또다른 장점은 근접 간격의 금속 구조를 에칭할 때 잠재적인 안테나 효과를 억제하는 것이다. 잠재적인 안테나 효과라는 용어는 도선의 안테나 효과가 금속 에치의 제거 동안에 주변 구조의 안테나 효과로 상승되는 경우를 언급하는 데 사용된다.
상기 및 다른 장점은 도면과 함께 본 명세서를 참조함으로써 본 기술 분야에 숙련된 자에게 명백해질 것이다.
도 1은 다양한 안테나 주변 길이 변화에 대한 누설 전류의 그래프.
도 2는 다양한 오버에치 조건에 대한 누설 전류의 그래프.
도 3은 여러 에치 조건에 대한 누설 전류의 그래프.
도 4a는 다양한 안테나 크기에 대한 Vt변화의 그래프.
도 4b는 8cm 갭을 사용하여 35Å 게이트 산화물의 오버에치에 따른 Vt의 그래프.
도 5는 다양한 레지스트 두께에 대한 게이트 누설의 그래프.
도 6은 포개진 안테나의 잠재적인 안테나 효과의 그래프.
도 7은 본 발명에 따른 과도 퓨즈의 상부도.
도 8은 본 발명에 따른 다수의 과도 퓨즈들의 상부도.
도 9는 분리된 라인에 인접한 과도 퓨즈의 상부도.
도 10은 부분적으로 분리된 인접한 과도 퓨즈의 상부도.
도 11a-c는 도 18의 과도 퓨즈의 제조 공정의 단면도.
도 12a,b는 각각 제1 및 제2 플레이트를 포함하는 과도 퓨즈의 상부도.
도 13은 본 발명의 제2 실시예에 따른 접촉/비아의 단면도.
도 14는 금속 라인에 의해 부분적으로 오버랩된 본 발명의 제2 실시예에 따른 접족/비아의 단면도.
도 15a-d는 다양한 제조 단계에서의 도 13의 접촉/비아의 단면도.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 몸체
102 : 과도 퓨즈
104 : 상호 접속층
108 : 기판
여러 도면들에서 대응하는 부분은 대응하는 참조 숫자 및 기호로서 참조되며 그렇지 않은 부분은 기호가 표시되었다.
본 발명은 유도 결합 플라즈마(inductively-coupled plasma : ICP) 금속 에치와 관련하여 설명된다. 본 발명의 장점이 다른 형태의 반응기로부터의 플라즈마 손상을 포함하는 일반적인 플라즈마 차징 손상 및 금속이 아닌(예를 들면, 폴리실리콘) 재료의 에칭 동안 플라즈마 손상을 감소시키는 데 적용될 수 있다는 것은 본 기술 분야에 숙련된 자에게 명백할 것이다.
반도체 디바이스 상의 게이트 산화물 두께가 60 Å 이하로 감소됨에 따라, 플라즈마 금속 에치(ICP 금속 에치 등)로부터의 손상이 발생한다. 플라즈마 손상의 메카니즘을 더 잘 이해하고 이러한 손상을 억제하기 위한 방법을 개발하기 위한 실험이 실시되었다.
(플라즈마 손상의 평가)
CMOS 디바이스 또는 회로에 접속된 안테나 구조를 채용한 테스트 칩을 사용하여 차징이 검출된다. 상기 테스트 칩에 사용된 퓨즈는 정확한 전기적 측정이 필요한 경우에 단절(플라즈마 에치에 의해)된다. 에피텍셜 성장된 p형 실리콘 웨이퍼는 0.25 ㎛ 노드(50-60Å 게이트 산화물) 또는 0.18 ㎛ 노드(35 또는 45Å 게이트 산화물)를 대상으로 CMOS 공정 플로우를 사용하여 처리된다. 금속 에치는 BCl3/Cl2를 사용하여 상용 ICP 반응기에서 수행된다. 파라미터 테스팅(parametric testing)은 공정에 의해 발생된 디바이스 성능의 변화를 포착하기 위해 인 라인(in-line) 상으로 신터링(sintering) 전에 행해진다. 신터링 후 및 신터링 없이 핫 캐리어 스트레스(Hot carrier stress)가 안테나 디바이스 상에 수행된다. 차지 펌핑 측정(charge pumping measurement)이 2V 대칭 정사각 펄스로 100 Khz에서 수행된다.
5 cm 높이의 체임버를 가진 ICP 반응기를 통해 처리될 때 안테나 비율 또는 주변 길이의 증가와 함께 60Å 디바이스에서 게이트 누설 전류(Ig)의 심한 변화가 관찰된다. 큰 공정 편차에 있어서도 유사한 결과가 얻어진다. 그러나, 손상은 오버에치 정도에 따라 변하지 않는다. 도 2는 30% - 150%의 오버에치 효과를 도시하고 있다. 누설 전류의 변화는 거의 관찰되지 않는다. 이것은 금속이 제거될 때 차징이 발생한다는 사실을 의미한다.
다음에, 웨이퍼들은 저 손상 MERIE(자기적으로 강화된 반응성 이온 에칭) 반응기 내에서 프리에칭(pre-etched)되고 다음에 근접 간격의 라인을 포함하는 고 종횡비 더미 레이아웃(high aspect ratio dummy layout)으로 재패터닝된다. 상기 웨이퍼가 ICP 금속 에치로 처리될 때, 무시해도 좋은 성능 저하가 도 3에 도시된 바와 같이 발생한다. 도 3은 (1) MERIE 반응기에서 에칭된 웨이퍼, (2) ICP 애싱을 통해 처리된 더미 패턴을 갖는 프리에칭된 웨이퍼, (3) ICP 금속 에치를 통해 처리된 더미 패턴을 갖는 프리에칭된 웨이퍼의 게이트 누설 전류를 도시하고 있다. 그러나,프리에칭된 웨이퍼가 200Å-700Å의 CVD 알루미늄(Al) 또는 질화 티타늄(TiN) 중 하나로 코팅되고 다음에 ICP 금속 에치 처리되는 경우, 표 1에 표시된 바와 같이 심한 손상이 발생한다.
소 안테나 소 안테나 W/주위 지형
도전막 없음+20초 재에칭 1.00E-11 1.00E-11
CVD 알루미늄 690A+20초 재에칭 2.00E-05 6.00E-10
CVD TiN 200A+20초 재에칭 1.00E-03 5.00E-09
상기 세 개의 실험은 손상이 단지 금속 제거 동안(종점) 발생한다는 명백한 증거이다. 이는 디바이스 응력이 에치 동안에 금속 내에서 발생된 임의의 표면 전류의 차단으로부터 발생한다는 것을 나타낸다. 전술한 문제점은 플라즈마 소스와 웨이퍼 거리를 8cm로 증가시키는 것을 포함하는 하드웨어의 개선에 의해 해결된다. 그러나, 도 4a에 도시된 바와 같이, 60Å 디바이스에 대한 낮은 손상을 위해 최적화된 하드웨어에서도, 도 4a에 도시된 바와 같이 35Å 디바이스에는 심한 차징이 관찰될 수 있다. 35Å 디바이스의 Vt는 안테나 크기와 함께 증가하여, 심한 손상을 나타낸다.
8cm 갭 간격의 35Å PMOS 디바이스의 Vt변화는 또한 오버에치 정도에 따라 변하지 않는다. 도 4b는 50% - 150%로 변화하는 오버에치를 도시하고 있다. 이는 5cm 갭의 60Å 디바이스의 손상 메카니즘과 유사한 손상 메카니즘을 나타낸다. 전자 차단 효과(electron shading effect)는 오버에치와 유사한 변화를 갖는 특성이 있고 고 종횡비에서 더 커진다. 두꺼운 레지스트( 1.6 ㎛ 또는 2.0 ㎛)로 패터닝된 웨이퍼는 도 5에 도시된 바와 같이 NMOS 및 PMOS 모두 누설 전류의 심각한 증가가 나타난다. 이로써 전자 차단이 차징의 주 메카니즘인 것을 확인할 수 있다.
도 6에 도시된 바와 같이 잠재적인 안테나 효과가 또한 관찰된다. 도 6은 포개진 0.5㎛ 핑거 안테나(0.5㎛ 간격)에 접속된 PMOS 디바이스의 Vt를 도시하고 있다. 포개진 핑거들은 120 Kum의 주변 길이를 갖는다. 금속 도선의 안테나 효과는 주변 구조의 안테나 효과로 상승된다. 10 Kum 및 20 Kum의 포개진 핑거들은 주변 네스트(nest)의 120 Kum 주변 길이에 비해 동일한 Vt변화를 나타낸다. 이는 금속 제거 동안에 조밀한 간격의 최종 금속 제거와 차징을 발생에 기인한다.
(본 발명에 따른 플라즈마 손상 억제)
본 발명은 플라즈마 손상을 억제하기 위한 두가지 원칙을 사용한다. 먼저, 금속 에치 손상은 금속 제거 동안에 주로 발생하고, 다음에, 로딩 효과(loading effect)로 인해, 조밀한 간격의 최종 금속 제거 시에 발생한다. 따라서, 본 발명은 금속층과 기판 사이의 일시적인 접속을 제공한다. 이러한 일시적인 접속은 오버에치 동안 금속이 조밀한 간격 내에서 제거됨으로써 단절된다. 본 발명은 두 개의 근접 간격 패턴 구조 사이에 배치된 금속 재료를 사용하여 기판으로의 접속의 최소한 일부를 제공한다. 조밀한 간격 내의 상기 금속 물질이 제거될 때 접속이 단절된다. 본 기술 분야에 숙련된 자에게 명백한 많은 실시예들이 존재한다. 두 개의 특정 실시예가 다음에서 논의된다.
본 발명의 제1 실시예는 도 7에 도시된 과도 표즈(102)이다. 과도 퓨즈(102)는 반도체 몸체(100) 상에 배치된다. 반도체 몸체(100)는 트랜지스터들(도시 생략) 및 최소한 하나 이상의 금속 상호 접속층(104)를 포함한다. 과도 퓨즈(102)는 상호 접속층(104)들 중 하나의 일부로서 형성된다. 유사한 과도 퓨즈들(102)이 각각의 상호 접속층으로 형성될 것이다. 과도 퓨즈(102)는 최소한 두 개의 조밀 간격 금속 라인들 또는 플레이트들을 포함한다. 금속 라인들은 디바이스를 레이아웃하는 데 사용되는 디자인 룰에 따라 피치를 갖는다. 예를 들면, 만약 특정 기술의 디자인 룰이 상호 접속층(104)의 금속 라인들 사이가 최소한 0.25 ㎛인 간격을 요구한다면, 과도 퓨즈(102)의 금속 라인들(106) 사이의 간격은 0.25 ㎛정도(예를 들면, 0.20-0.30 ㎛)가 될 수 있다. 양호하게, 과도 퓨즈(102)의 피치는 다음에 논의되는 이유로 인해 상호 접속층(104)의 금속 라인들 사이의 간격보다 작다. 상기 논의된 바와 같이, 상호 접속층(104)의 최소한 일부는 최소 디자인 룰을 사용하여 레이아웃된다. 만약 그렇지 않다면, 피치는 또한 상호 접속층(104)의 두 금속 라인 사이의 최소 간격과 비교된다. 다음의 논의에서는 최소 디자인 룰이 사용되었다고 가정한다.
도 7에 도시된 바와 같이, 과도 퓨즈(102)는 상호 접속층(104)의 최소 간격 금속 라인들 한 세트의 한 금속 라인에 접속된다. 만약 최소 디자인 룰 거리보다 큰 거리 d만큼 다른 세트들로부터 분리된 여러 세트의 최소 간격 금속 라인들이 존재한다면, 과도 퓨즈는 도 8에 도시된 바와 같이 각각의 세트에 인접하게 배치된다. 과도 퓨즈(102)는 도 9에 도시된 바와 같이 차단 라인(150)에 인접하게,및 부분적인 차단 라인(152)에 인접하게, 추가 또는 대안적으로 배치될 수 있다.
과도 퓨즈(102)는 상호 접속층(104)의 금속 라인으로부터 전하를 소모시키도록 접속된다. 이를 이루기 위해, 과도 퓨즈(102)은 기판(108)에 접속될 수 있다. 과도 퓨즈(102)는 다이오드, 반도체 몸체(100)의 웰 영역, 트랜지스터, 커패시터, 또는 다른 디바이스에 대안으로서 접속될 수 있다.
과도 퓨즈(102)의 제조 및 동작이 다음에서 논의될 것이다.
반도체 몸체(100)는 도 11a에 도시된 바와 같이 금속(110)층의 증착을 통해 처리된다. 금속층(110)은 제1 또는 다음의 금속 상호 접속층의 일부가 될 수 있다. 금속층(110)은 바람직한 상호 접속층을 형성하기 위해 마스크(112)를 사용하여 패터닝된다. 마스크(112)는 보편적으로 금속층(110)으로부터 다음에 형성되는 금속 라인 사이에서 최소 디자인 룰 간격을 형성하도록 최소한 하나의 세트로 구성된다. 종래의 구조에 추가하여, 마스크(112)는 또한 과도 퓨즈부(114)를 포함한다. 과도 퓨즈부(114)는 다음에 형성되는 금속 라인들 사이에서 간격을 형성하도록 분리되는 최소한 하나 또는 둘(6개가 도시)의 라인을 포함한다. 상기 간격은 또한 도 12a,b에 도시된 바와 같이 다음에 형성되는 금속 라인에 근접한 하나 이상의 플레이트(160)를 배치함으로써 이루어질 수 있다. 플레이트(160)가 하나인 경우에, 플레이트(160)와 그 플레이트에 가장 근접한 금속 라인(116)이 그 간격이 된다. 플레이트(160)가 다수인 경우에, 임계인 플레이트(106)들 사이의 간격이 상기 간격이 된다.
그 다음에 상기 구조는 도 11b에 도시된 바와 같이 ICP 금속 에치로 처리된다. 도 11b에 도시된 바와 같이, 최소 디자인 룰 간격 라인(116) 사이의 금속은 더 넓은 간격의 라인(118)이 사라진 후에 몇가지 금속 재료들을 포함한다. 그러므로, 과도 퓨즈(102)를 통해 접지(108)로 최소 디자인 룰 간격의 라인(116)이 사이의 접속이 존재하게 된다. 금속 라인(116)들 사이의 간격이 커지는 지에 따라 과도 퓨즈(102) 내의 금속이 각각 도 11b의 과도 퓨즈(102) 내의 간격보다 크거나, 동일하거나, 또는 작기 이전, 동안, 또는 이후에 라인(116)들 사이의 금속이 제거되든지는 과도 퓨즈(102) 내의 간격보다 큰 금속 라인들(116) 사이의 간격을 나타낸다. 때문에, 라인들(116) 사이의, 조밀한 간격의 최종 금속 제거는 도 11c에 도시된 경우에서 과도 퓨즈(102) 내의 금속 이전에 이루어진다. 에칭이 계속되고 과도 퓨즈(102) 사이의 금속 물질이 제거됨에 따라, 접지(108)로의 접속은 단절된다.
본 발명의 제2 실시예가 도 13에 도시되어 있으며 접지로의 희생 접촉/비아(202)를 포함한다. 접촉/비아(202)는 유전층(201)을 통해 기판 접속부로 연장한다. 다르게는, 접촉/비아(202)는 다이오드, 트랜지스터, MOS 커패시터, 또는 웰 영역과 같은 보호 디바이스로 접속될 수 있다. 상호 접속층(204)은 유전층(201) 상에 형성된다. 접촉/비아(202)는 상호 접속층(104)의 두 개의 조밀 간격 배선들 사이에 배치된다. 하나 이상의 접촉/비아(202)가 사용될 수 있다. 제1 실시예에서와 같이, 조밀한 간격의 라인들 각각의 세트가 배치되어 다수의 상호 접속층들 상에 형성될 수 있다. 접촉/비아는 또한 도 14에 도시된 바와 같이 라인들 사이에 부분적으로 배치될 수 있다. 금속 라인들(206)의 미소한 오버랩 및 접촉 비아(202)는 접촉/비아(202)으 완전한 커버리지가 발생하지만 않으면 양호하다. 작은 미소한 오버랩은 디자인 또는 리소그래피 허용오차로 인해 발생할 수 있다.
제2 실시예의 제조 및 동작이 논의될 것이다. 먼저, 비아(202)는 도 15a에 도시된 바와 같이 유전층(201)을 통해 에칭된다. 상기와 같이, 반도체 몸체(200)는 미리 형성된 트랜지스터들(도시 생략)을 포함한다. 비아(202)의 위치는 접촉/비아(202)가 두 개의 다음에 형성되는 금속 라인들 사이에 배치되도록 선택된다. 그 다음에 비아(202)는 본 기술 분야에 공지된 공정들을 사용하여 채워진다. 다음에, 금속층(210)이 상기 구조 위에 증착된다. 다음에, 금속층(210)은 마스크(212)를 사용하여 도 15b에 도시된 바와 같이 패터닝된다. 마스크(212)는 바람직한 금속 상호 접속을 형성하는 데 사용되는 종래의 마스크이다.
그 다음에, 상기 구조는 도 15c에 도시된 바와 같이 금속 에치 처리된다. 도 15c에 도시된 바와 같이, 금속이 넓은 간격에서 제거된 후에 최소 디자인 룰 간격 라인들(216) 사이의 금속은 몇가지 금속 물질을 포함한다. 그러므로, 접촉/비아(202)를 통한 기판으로의 최소 디자인 룰 간격의 라인(216)들 간의 접촉이 여전히 존재하게 된다. 에칭이 계속되고 접촉/비아(202) 내의 몇가지 물질뿐만 아니라 라인들(216) 사이의 금속 물질이 제거됨에 따라, 기판으로의 접속은 단절된다.
도 15d에 도시된 바와 같이, 접촉/비아(202)는 하부 전극(220)으로 접속될 수 있다. 하부 전극(220)은 또다른 유전층(222)을 통한 기판으로의 접촉/비아일 수 있다. 하부 전극(220)은 다르게는 다이오드, 트랜지스터, MOS 커패시터, 웰 영역, 다른 디바이스와 같은 디바이스로의 접속일 수 있다.
상술한 두 개의 실시예는, 금속 에치의 금속 제거 단계 동안에, 디바이스의 손상이 발생할 때, 일시적이며, 고정되지 않은, 접속을 제공한다. 이러한 기판으로의 일시적인 접속은 임의의 차징 전류를 기판으로 션트(shunt)시킴으로써, 임의의 차징 손상 발생을 억제시킨다. 상기 일시적인 접속은 금속 오버에치 동안에 단절되므로 자기 단절이 된다.
본 발명이 설명된 실시예들을 참조로 기술되었지만, 이는 본 발명을 제한하자는 것은 아니다. 본 명세서를 참조로 하여, 본 발명의 다른 실시예들 뿐만 아니라, 설명된 실시예들의 다양한 수정 및 조합이 가능하다는 것은, 본 기술 분야에 숙련된 자에게 명백할 것이다. 예를 들면, 상호 접속층(104) 대신에, 과도 퓨즈(102)가 폴리실리콘 에치 동안 인접한 폴리실리콘 라인들에 사용될 수 있다. 그러므로, 첨부된 특허 청구의 범위는 상기의 어떠한 수정 및 실시예들도 포함하는 것을 의도로 한다.

Claims (25)

  1. 에칭 공정 중에 장치에 대한 플라즈마 손상을 억제하는 방법에 있어서,
    도전층을 증착하는 단계;
    최소 디자인 룰 정도로 일정 거리로 간격진 다수의 라인을 갖는 부분을 포함하는 패턴을 상기 도전층 위에 형성하는 단계; 및
    상기 패턴을 사용하여 상기 도전층을 에칭하는 단계를 포함하고,
    전하를 소모시키기 위해 상기 패턴의 상기 부분 아래의 위치에서 에칭하는 동안 상기 도전층 내에는 일시적 접속이 형성되고, 상기 일시적 접속이 상기 도전층으로부터의 물질이 상기 다수의 라인들 사이에서 클리어됨에 따라 자동적으로 접속 차단되는 방법.
  2. 제1항에 있어서, 상기 도전층은 금속 상호 접속층인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 도전층은 폴리실리콘을 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 거리는 상기 최소 디자인 룰 보다 작은 방법.
  5. 제1항에 있어서, 상기 거리는 상기 최소 디자인 룰 보다 큰 방법.
  6. 제1항에 있어서, 상기 거리는 상기 최소 다자인 룰과 거의 동일한 방법.
  7. 제1항에 있어서, 상기 일시적 접속은 기판에 접속되는 방법.
  8. 제1항에 있어서, 상기 일시적 접속은 장치에 접속되는 방법.
  9. 제1항에 있어서, 상기 일시적 접속은 기판내의 웰 영역에 접속되는 방법.
  10. 제1항에 있어서, 상기 일시적 접속은 MOS 커패시터에 접속되는 방법.
  11. 에칭 공정 중에 플라즈마 손상을 억제하는 방법에 있어서,
    도전층을 증착하는 단계; 및
    정규부 및 최소 디자인 룰 정도로 하나 이상의 일정 거리로 간격진 라인을 갖는 임시 퓨즈부를 포함하는 패턴을 상기 도전층 위에 형성하는 단계로서, 상기 임시 퓨즈부는 과잉 전하를 소모시키기 위해 상기 정규부에 접속되고 상기 도전층내에 일시적 접속을 형성하도록 설계되는 단계; 및
    상기 도정성층으로부터의 물질이 상기 임시 퓨즈부의 상기 라인들 사이에서 마지막으로 클리어되도록 반응기내에서 상기 도전층을 에칭하는 단계를 포함하고,
    상기 플라즈마로부터의 과잉 전하는 상기 일시적 접속이 상기 임시 퓨즈부의 상기 라인들 사이에서 상기 물질이 클리어링됨으로써 자동적으로 접속 차단될 때까지 상기 일시적 접속을 통하여 에칭 중에 소모되는 방법.
  12. 제11항에 있어서, 상기 도전층은 금속 상호 접속층인 방법.
  13. 제11항에 있어서, 상기 도전층은 폴리실리콘을 포함하는 방법.
  14. 제11항에 있어서, 상기 거리는 상기 최소 디자인 룰보다 작은 방법.
  15. 제11항에 있어서, 상기 거리는 상기 최소 디자인 룰보다 큰 방법.
  16. 제11항에 있어서, 상기 일시적 접속은 기판에 접속되는 방법.
  17. 제11항에 있어서, 상기 일시적 접속은 보호 장치에 접속되는 방법.
  18. 금속 에칭 중에 장치에 대한 플라즈마 손상을 억제하는 방법에 있어서,
    하부 전극에 유전체층을 통해 제1 비아를 형성하는 단계;
    상기 제1 비아를 채워 희생 접점을 형성하는 단계;
    상기 유전체층 위에 금속층을 증착하는 단계;
    상기 금속층을 패터닝하는 단계; 및
    다수의 조밀하게 간격진 라인을 형성하도록 플라즈마 반응기내에서 상기 금속층을 에칭하는 단계를 포함하고,
    상기 희생 접점은 과잉 전하를 일시적으로 션트(shunt)시키기 위해 상기 다수의 조밀하게 간격진 라인들중 2개의 라인 사이에 위치되고, 상기 에칭 단계는 상기 금속층으로부터의 물질이 상기 다수의 조밀하게 간격진 라인들 사이로부터 제거될 때까지 계속되고, 상기 희생 접점의 일부가 제거되어 상기 희생 접점이 과잉 전하를 더 이상 션트하지 않도록 접속 차단되는 방법.
  19. 제18항에 있어서, 상기 하부 전극은 제2 비아/접점인 방법.
  20. 제18항에 있어서, 상기 하부 전극은 기판에 접속되는 방법.
  21. 제18항에 있어서, 상기 하부 전극은 기판에 접속된 금속 라인인 방법.
  22. 제18항에 있어서, 상기 하부 전극은 장치에 접속된 금속 라인인 방법.
  23. 제18항에 있어서, 상기 하부 전극은 웰 영역에 접속된 금속 라인인 방법.
  24. 제18항에 있어서, 상기 하부 전극은 MOS 커패시터에 접속된 금속 라인인 방법.
  25. 제18항에 있어서, 상기 조밀하게 간격진 라인 들중 상기 2개의 라인은 상기 희생 접점과 부분적으로 중첩하는 방법.
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