KR100302600B1

KR100302600B1 - 반도체장치제조방법

Info

Publication number: KR100302600B1
Application number: KR1019980059378A
Authority: KR
Inventors: 김하중
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2001-11-02
Also published as: KR20000043071A

Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 종래 반도체 장치 제조방법은 반도체 소자간을 전기적로 분리하는 수단이 있으나, 단위 칩을 분리하는 수단이 없어 반도체 소자 형성시 플라즈마를 사용하면 그 플라즈마의 전하 불균일로 인해 플라즈마 챠징 데미지 현상이 발생하여 반도체 장치의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 웨이퍼의 상부에 산화막과 단결정실리콘층 적층구조를 형성하는 절연패턴 및 소자형성영역 준비단계와; 사진식각공정을 통해 상기 단결정실리콘층의 일부를 식각하여 그 하부의 산화막을 노출시킴으로써 그 단결정실리콘층을 단위칩의 형태로 분리하는 소자형성영역 형성단계와; 상기 소자형성영역의 상부에 필드산화막에 의해 절연되는 반도체소자를 형성하는 소자형성단계를 포함하여 웨이퍼 상에 산화막을 형성하고, 그 산화막의 상부에서 각각 분리되어 위치하는 칩영역을 형성하고, 그 칩영역의 상부에 반도체 소자를 형성함으로써, 반도체 소자 형성과정에서 사용하는 플라즈마공정에 의한 플라즈마 챠징 데미지의 발생을 방지하여 반도체 장치의 특성을 향상시키는 효과와 아울러 공정의 신뢰성을 향상시키는 효과가 있다.

Description

반도체 장치 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 웨이퍼상에 제조되는 단위 칩(chip)을 격리시켜 플라즈마 챠징 데미지(plasma charging damage)를 감소시키는데 적당하도록 한 반도체 장치 제조방법에 관한 것이다.

일반적으로, 플라즈마를 이용하여 반도체 장치를 제조하는 경우, 장비의 특성에 관계되는 플라즈마 상의 전하 불균일로 인하여 공정진행 중에 단위 칩내에 형성된 모스 트랜지스터의 게이트에 서로다른 양의전하를 축적시키며, 이는 게이트산화막에 전압을 인가하고, 이 전압은 게이트산화막을 통해 게이트전류가 흐르게 하는 원인이 되며, 이와 같이 게이트전류가 흐를 경우 게이트산화막은 비가역적인 손상을 입게 된다. 상기 게이트산화막이 손상되면, 그 게이트산화막이 절연체로서 갖는 특성을 파괴시키거나 저하시켜 모스 트랜지스터의 동작이 이루어지지 않거나 그 수명이 단축되는 것으로, 이와 같은 플라즈마에 의한 게이트산화막의 손상과 그에 따른 반도체 장치의 특성저하를 플라즈마 챠징 데미지(plasma charging damage)효과라 한다. 이와 같은 플라즈마 챠징 데미지 효과의 주 원인은 플라즈마 공정중에 웨이퍼상의 위치에 따른 플라즈마 전하의 불균일이다. 종래의 반도체 장치 제조방법은 웨이퍼 상의 단위 칩내에 제조하는 소자들은 필드산화막을 형성하여 절연시켰으나, 각 단위 칩 간에는 절연이 되지 않았으며, 이와 같은 종래 반도체 장치 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 반도체 장치의 단면도로서, 이에 도시한 바와 같이 웨이퍼(1)의 상부에 필드산화막(2)을 형성하여 각 단위 칩(CHIP1~CHIP3) 내에서 소자형성영역을 정의하고, 그 소자형성영역에 모스 트랜지스터와 같은 반도체소자(3)를 형성한다.

이때, 각 단위 칩(CHIP1~CHIP3)은 서로 전기적으로 분리되지 않은 상태이며, 각 단위 칩(CHIP1~CHIP3)에 반도체소자(3)를 형성하기 위해 플라즈마를 이용하여 게이트식각, 금속식각, 절연막식각 등의 식각공정과, 포토레지스트 제거와 같은 애싱(ashing)공정을 진행하는 과정에서, 플라즈마의 전하 불균일에 의해 각 소자의 게이트에 전압이 인가된다.

실질적으로, 동일 단위 칩내에 위치하는 게이트에 인가되는 전압의 차이는 지리적으로 가까운 영향으로, 전압의 차가 상대적으로 크지 않다. 이는 플라즈마의 불균일이 국소적으로 나타나기 보다 플라즈마 공정이 진행되는 챔버 내부를 통틀어 발생하는 것이기 때문이다.

이와 같은 이유로 각 단위 칩의 내에서의 각 게이트의 전압차는 그리 크지않고 또한 필드산화막(2)의 형성으로, 각 반도체소자(3)가 전기적으로 분리되어 플라즈마 챠징 데미지 현상이 거의 발생하지 않으나, 서로 다른 칩에 형성된 게이트간의 전압차, 즉 플라즈마 밀도의 차는 크게 되며, 또한 각 단위 칩을 절연하는 수단이 없기 때문에 서로 다른 칩에 형성된 게이트간에 전압차에 의한 전류의 영향으로 게이트가 파손되는 플라즈마 챠징 데미지 효과가 발생한다.

상기한 바와 같이 종래 반도체 장치 제조방법은 웨이퍼의 상부에 단위 칩 및 그 단위 칩상에 반도체 소자를 형성하게 되나, 각 단위 칩간에 전기적으로 연결되어 있어 플라즈마를 이용한 공정에서, 서로다른 단위 칩에 형성된 모스 트랜지스터 간에 전류가 흐르게 되어, 게이트산화막에 손상을 주게되어, 반도체 장치의 특성이 열화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 각 단위 칩을 전기적으로 분리시켜 플라즈마 공정시 각 칩에 형성된 모스 트랜지스터 간에 전류의 발생을 방지할 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.

도1은 종래 반도체 장치의 단면도.

도2는 본 발명 반도체 장치의 단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:웨이퍼 2:필드산화막

3:반도체소자 4:산화막

5:단결정 실리콘층

상기와 같은 목적은 웨이퍼의 상부에 산화막과 단결정실리콘층 적층구조를 형성하는 절연패턴 및 소자형성영역 준비단계와; 사진식각공정을 통해 상기 단결정실리콘층의 일부를 식각하여 그 하부의 산화막을 노출시킴으로써 그 단결정실리콘층을 단위칩의 형태로 분리하는 소자형성영역 형성단계와; 상기 소자형성영역의 상부에 필드산화막에 의해 절연되는 반도체소자를 형성하는 소자형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 반도체 장치의 단면도로서, 이에 도시한 바와 같이 웨이퍼(1)의 상부에 산소이온주입 후 열처리방법(SIMOX) 또는 웨이퍼(1) 상에 산화막을 성장한 다음 단결정실리콘층을 성장시키는 방법을 통해 상기 웨이퍼(1)상에 산화막(4)을 형성하고, 그 산화막(4)의 상부에 단결정 실리콘층(5)을 형성하는 단계와; 상기 단결정 실리콘층(5)을 사진식각공정을 통해 각 칩영역(CHIP1~CHIP3)의 주변부 단결정실리콘층(5)을 식각하여 그 하부의 산화막(4)을 노출시키는 단계와; 상기 단결정 실리콘층(5)의 상부에 필드산화막(2)을 형성한 후, 그 필드산화막(2) 사이의 단결정 실리콘층(5)의 상부에 반도체 소자(3)를 형성하는 단계를 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명을 좀 더 상세히 설명한다.

먼저, 단결정실리콘인 웨이퍼(1)에 소정깊이로 산소이온을 주입하고, 열처리하여 웨이퍼(1) 내에 산화막(4)을 형성하고, 그 산화막(2)의 상부측 웨이퍼(1)를 단결정 실리콘층(5)으로 사용하거나, 상기 웨이퍼(1) 상에 산화막 증착을 통해 산화막(4)을 형성하고, 그 산화막(4)의 상부에 단결정실리콘을 성장시켜 단결정 실리콘층(5)을 형성한다.

그 다음, 상기 단결정 실리콘층(5)의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 단위 칩(CHIP1~CHIP3) 영역의 상부측에 위치하는 포토레지스트 패턴을 형성한다.

그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로, 상기 포토레지스트 패턴의 사이에서 노출되어 있는 단결정 실리콘층(5)을 식각하여 그 하부의 산화막(4)을 노출시킨다.

이와 같은 과정을 통해 각 단위 칩이 형성될 위치에만 단결정 실리콘층(5)이 남게되며, 그 단결정 실리콘층(5)은 단위 칩의 형태로 각각 분리되어 전기적으로도 서로 영향을 주지 않게 된다.

그 다음, 상기 포토레지스트 패턴을 제거한 후, 상기 각각 전기적으로 독립적인 다수의 단결정 실리콘층(5) 패턴의 상부에 필드산화막(2)을 형성하고, 그필드산화막(2)의 사이에 노출된 단결정 실리콘층(5)의 일부에 반도체소자(3)를 형성한다.

상기 설명한 바와 같이 플라즈마 챠징 데미지는 동일 칩 내에 형성된 소자간에서보다 서로다른 칩내에 형성된 소자간에서 발생하는 것으로, 본 발명은 소자가 형성될 기판영역을 단위 칩의 형태로 분할하여 전기적으로 분리시킴으로써, 상기 플라즈마 챠징 데미지의 발생을 방지할 수 있게 된다.

상기한 바와 같이 본 발명 반도체 장치 제조방법은 웨이퍼 상에 산화막을 형성하고, 그 산화막의 상부에서 각각 분리되어 위치하는 칩영역을 형성하고, 그 칩영역의 상부에 반도체 소자를 형성함으로써, 반도체 소자 형성과정에서 사용하는 플라즈마공정에 의한 플라즈마 챠징 데미지의 발생을 방지하여 반도체 장치의 특성을 향상시키는 효과와 아울러 공정의 신뢰성을 향상시키는 효과가 있다.

Claims

복수개의 칩을 형성할 수 있는 웨이퍼 또는 그 웨이퍼 상에 형성된 단결정실리콘층을 사진식각공정을 통해 상기 칩의 경계영역을 식각하여 웨이퍼 또는 단결정실리콘층 상에 복수의 칩 패턴을 형성하는 단계와; 상기 소자형성영역의 상부에 필드산화막에 의해 절연되는 반도체소자를 형성하는 소자형성단계를 포함하여 된 것을 특징으로 하는 반도체 장치 제조방법.