JPH10125695A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10125695A
JPH10125695A JP8273360A JP27336096A JPH10125695A JP H10125695 A JPH10125695 A JP H10125695A JP 8273360 A JP8273360 A JP 8273360A JP 27336096 A JP27336096 A JP 27336096A JP H10125695 A JPH10125695 A JP H10125695A
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gate
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重治 松下
Shigeyoshi Fujii
栄美 藤井
Daijiro Inoue
大二朗 井上
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Abstract

(57)【要約】 【課題】 メサパターンの縁部での水分の侵入が防止さ
れ、耐湿性が向上された半導体装置およびその製造方法
を提供することである。 【解決手段】 ダミーゲート4をその上のSiO2 膜6
とともにリフトオフ法により除去し、SiO2 膜6から
なるダミーゲート反転パターン60を形成する。ダミー
ゲート反転パターン60およびそれらの間のSiN保護
膜3上を覆うようにフォトレジストパターン7を形成
し、メサエッチングを行ってメサパターン8を形成す
る。フォトレジストパターン7の端縁がメサパターン8
の端縁とダミーゲート反転パターン60の端縁との間に
くるようにフォトレジストパターン7をエッチングし、
露出したSiN保護膜3をエッチングする。これによ
り、SiN保護膜3の端縁がメサパターン8の端縁より
も内側に位置する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、メサエッチングに
より形成される半導体装置およびその製造方法に関す
る。
【0002】
【従来の技術】GaAsを始めとする化合物半導体を用
いたMESFET(金属−半導体電界効果トランジス
タ)等の電界効果トランジスタにおいては、表面空乏層
の影響を極力を抑えてソース抵抗の低減化を図るために
各種セルフアラインプロセスが開発されている。このよ
うな電界効果トランジスタの製造の際には、例えばGa
As基板上にMBE法(分子線エピタキシャル成長法)
等により所定の層が形成される。そして、素子分離のた
めに、このエピタキシャル成長基板にメサエッチングが
行われる。
【0003】図9はMESFETの概略平面図であり、
図10〜図12は従来のMESFETの製造方法を示す
工程断面図である。図13(a)はメサエッチング時の
主としてフォトジストパターンを示す平面図、図13
(b)はメサエッチング後のメサパターンを示す平面図
である。
【0004】図9に示すように、n層2上にゲート電極
11が形成され、ゲート電極11の両側にソース電極9
およびドレイン電極10がそれぞれ配置されている。図
9において、ゲート電極11の長手方向(ゲート幅方
向)に平行な方向を方向Aとし、ゲート電極11の長手
方向に垂直な方向を方向Bとする。
【0005】図10〜図12の左側に方向Aから見た工
程断面図を示し、右側に方向Bから見た工程断面図を示
す。この製造方法では、GaAsエピタキシャル成長基
板を用いてダミーゲート反転パターンを利用したセルフ
アラインプロセスが行われる。
【0006】図10(a)に示すように、半絶縁性Ga
As基板1の表面にn層2が形成されている。そのn層
2上にECRプラズマCVD法(電子サイクロトロン共
鳴プラズマ化学的気相成長法)により膜厚50nmのS
iN保護膜3を形成し、そのSiN保護膜3上にフォト
レジストによりダミーゲート4を形成する。そして、ダ
ミーゲート4をマスクとしてセルフアラインイオン注入
によりGaAs基板1の表面にオーミック接触を得るた
めのn+ 層(高濃度ドープ領域)5a,5bを形成す
る。
【0007】次に、図10(b)に示すように、酸素プ
ラズマによりダミーゲート4をエッチングし、ダミーゲ
ート長の短縮化を行う。これにより、ダミーゲート長を
W1からW2に短縮する。
【0008】次いで、図10(c)に示すように、EC
RプラズマCVD法によりSiN保護膜3およびダミー
ゲート4の全面にSiO2 膜6を形成する。その後、H
FおよびNH4 Fの1:100の混合液からなる緩衝フ
ッ酸を用いてダミーゲート4の側壁に付着しているSi
2 膜6のみを選択的にエッチングする。
【0009】さらに、図11(d)に示すように、ダミ
ーゲート4をその上のSiO2 膜6とともにリフトオフ
法により除去し、ダミーゲート4のパターンを反転す
る。それにより、SiO2 膜6からなるダミーゲート反
転パターン60が形成される。そして、n+ 層5a,5
bを活性化するために、ハロゲンランプによる短時間ア
ニールを行う。
【0010】次に、図11(e)に示すように、ダミー
ゲート反転パターン60上およびそれらの間のSiN保
護膜3上にフォトレジストパターン7を形成し(図13
(a)参照)、ダミーゲート反転パターン60およびフ
ォトレジストパターン7をマスクとして露出しているS
iN保護膜3をエッチングした後、酒石酸および過酸化
水素の混合液を用いて素子分離のためのメサエッチング
を行う。これにより、メサパターン8が形成される(図
13(b)参照)。
【0011】次に、図11(f)に示すように、メサエ
ッチングのためのフォトレジストパターン7を除去した
後、パターニング技術を用いてn+ 層5a,5b上にA
uGe/Ni/Auからなるソース電極9およびドレイ
ン電極10をそれぞれ形成し、n層2上にTi/Pd/
Auからなるゲート電極11を形成する。
【0012】最後に、図12(g)に示すように、全面
に耐湿等のための保護膜12を形成し、ソース電極9お
よびドレイン電極10の上部の保護膜12の領域にコン
タクトホールを形成した後、パターニング技術を用いて
外部バイアス電源との接続のための取り出し電極13,
14をそれぞれ形成する。
【0013】図13(b)に示すように、上記のメサパ
ターン8のゲート幅方向(方向A)の辺の長さW3は、
MESFETのゲート幅に相当している。また、ダミー
ゲート反転パターン60の下部に位置するn+ 層5a,
5bのゲート幅方向の長さは、ゲート幅と同じかまたは
それよりも長くなっている。
【0014】
【発明が解決しようとする課題】上記の従来のMESF
ETの製造方法においては、図11(e)のメサエッチ
ング工程で、メサパターン8の縁部上にSiN保護膜3
による庇(ひさし)が形成される。
【0015】そのため、図12(g)の工程で耐湿用の
保護膜12を形成しても、図14(a)に示すように、
この庇によりメサパターン8とSiN保護膜3との段差
部(メサ段差部)上の保護膜12にわずかな隙間Dが発
生する。耐湿試験によると、図14(b)に矢印X,Y
で示すように、水分がこの隙間Dを通ってゲート電極1
1とGaAs基板1との接触部分に流れ込み、MESF
ETの特性を劣化させることになる。
【0016】本発明の目的は、メサパターンの縁部での
水分の浸入が防止され、耐湿性が向上された半導体装置
およびその製造方法を提供することである。
【0017】
【課題を解決するための手段および発明の効果】本発明
に係る半導体装置は、所定の層が形成された半導体基板
にゲート領域を含む素子領域がメサ状に形成され、メサ
状の領域上に保護膜が形成され、少なくともゲート幅方
向における保護膜の端縁がメサ状の領域の端縁に対して
同一また内側の位置にあるものである。
【0018】メサ状の領域上に形成された保護膜の端縁
が少なくともゲート幅方向においてメサ状の領域の端縁
よりも外側に突出しないので、メサ状の領域の縁部上に
保護膜による庇ができない。そのため、ゲート長方向に
おけるメサ状の領域の縁部に沿って水分の浸入経路が形
成されず、ゲート電極と半導体基板との接触部分への水
分の浸入が防止される。したがって、半導体装置の耐湿
性が向上する。
【0019】特に、保護膜上のゲート領域を除く領域に
絶縁膜が形成され、少なくともゲート幅方向における絶
縁膜の端縁がメサ状の領域の端縁に対して同一または内
側の位置にあってもよい。これにより、半導体基板のメ
サ状の領域、保護膜および絶縁膜を覆うように耐湿用保
護膜が形成された場合に、メサ状の領域と保護膜との段
差部上の耐湿用保護膜に隙間が生じることが防止され
る。その結果、メサ状の領域の縁部に沿って水分の浸入
経路が形成されない。
【0020】また、絶縁膜が、製造時に保護膜上に形成
されるダミーゲートの反転パターンであってもよい。こ
の場合、ダミーゲート反転パターンを利用したセルフア
ラインプロセスにより製造される半導体装置の耐湿性が
向上する。
【0021】さらに、絶縁膜の下方における半導体基板
に高濃度ドープ領域が設けられ、高濃度ドープ領域のゲ
ート幅方向における長さがメサ状の領域のゲート領域の
幅よりも短くてもよい。
【0022】本発明に係る半導体装置の製造方法は、所
定の層が形成された半導体基板上に保護膜を形成し、半
導体基板のゲート領域を含む素子領域の周囲を保護膜と
ともにエッチングしてメサ状の領域を形成した後、少な
くともゲート幅方向における保護膜の端縁がメサ状の領
域の端縁よりも外側に突出しないように保護膜をエッチ
ングするものである。
【0023】それにより、少なくともゲート幅方向にお
いてメサ状の領域の縁部上に保護膜による庇ができな
い。そのため、ゲート長方向におけるメサ状の領域の縁
部に沿って水分の浸入経路が形成されず、ゲート電極と
半導体基板との接触部分への水分の浸入が防止される。
その結果、半導体装置の耐湿性が向上する。
【0024】特に、保護膜上にゲート電極形成用のマス
クパターンを形成し、マスクパターンおよびゲート領域
を含む素子領域上にメサエッチング用のレジストパター
ンを形成し、レジストパターンをマスクとして半導体基
板を保護膜とともにメサエッチングすることによりメサ
状の領域を形成し、少なくともゲート幅方向におけるレ
ジストパターンの端縁がメサ状の領域の端縁とマスクパ
ターンの端縁との間に位置するようにレジストパターン
をエッチングした後、レジストパターンをマスクとして
保護膜をエッチングすることが好ましい。
【0025】この場合、共通のレジストパターンを用い
て半導体基板のメサエッチングおよび保護膜のエッチン
グを行うことができる。特に、マスクパターンが、保護
膜上に形成されるダミーゲートの反転パターンであって
もよい。この場合、ダミーゲート反転パターンを利用し
たセルフアラインプロセスにより製造される半導体装置
の耐湿性が向上する。
【0026】
【発明の実施の形態】図1〜図3は本発明の一実施例に
よる半導体装置の製造方法を示す工程断面図である。図
4(a)はメサエッチング時の主としてフォトレジスト
パターンを示す平面図、図4(b)はメサエッチング後
のメサパターンを示す平面図である。本実施例では、半
導体装置の一例としてGaAs−MESFETについて
説明する。
【0027】図9に示したように、ゲート電極11の長
手方向(ゲート幅方向)に平行な方向を方向Aとし、ゲ
ート電極11の長手方向に垂直な方向をBとし、図1〜
図3の左側に方向Aから見た工程断面図を示し、右側に
方向Bから見た工程断面図を示す。本実施例の製造方法
では、ダミーゲート反転パターンを利用したセルフアラ
インプロセスを用いる。
【0028】図1(a)に示すように、半絶縁性GaA
s基板1の表面にn層2が形成されている。そのn層2
上にECRプラズマCVD法により膜厚50nmのSi
N保護膜3を形成し、そのSiN保護膜3上にフォトレ
ジストによりダミーゲート4を形成する。SiN保護膜
3は、フォトレジストによりn層2の表面が汚染される
ことを防止するために設けられる。そして、ダミーゲー
ト4をマスクとしてセルフアラインイオン注入によりG
aAs基板1の表面にオーミック接触を得るためのn+
層(高濃度ドープ領域)5a,5bを形成する。
【0029】次に、図1(b)に示すように、酸素プラ
ズマによりダミーゲート4をエッチングし、ダミーゲー
ト長の短縮化を行う。これにより、ダミーゲート長をW
1からW2に短縮する。この工程は、以下に続く工程か
らわかるように、ゲート電極の端部とn+ 層5a,5b
の内側の端部との間の距離を規定するものである。一般
にGaAs−MESFETでは、この距離として200
〜500nmが用いられる。
【0030】次いで、図1(c)に示すように、ECR
プラズマCVD法よりSiN保護膜3およびダミーゲー
ト4の全面にSiO2 膜6を形成する。その後、HFお
よびNH4 Fの1:100の混合液からなる緩衝フッ酸
を用いてダミーゲート4の側壁に付着しているSiO2
膜6のみを選択的にエッチングする。
【0031】さらに、図2(d)に示すように、ダミー
ゲート4をその上のSiO2 膜6とともにリフトオフ法
により除去し、ダミーゲート4のパターンを反転する。
それにより、SiO2 膜6からなるダミーゲート反転パ
ターン60が形成される。そして、n+ 層5a,5bを
活性化するために、ハロゲンランプによる短時間アニー
ルを行う。
【0032】その後、図2(e)に示すように、ダミー
ゲート反転パターン60およびそれらの間のSiN保護
膜3上を覆うようにフォトレジストパターン7を形成し
(図4(a)参照)、ダミーゲート反転パターン60お
よびフォトレジストパターン7をマスクとして露出して
いるSiN保護膜3をエッチングした後、酒石酸および
過酸化水素の混合液を用いて素子分離のためのメサエッ
チングを行う。これにより、メサパターン8が形成され
る。
【0033】次に、図2(f)に示すように、フォトレ
ジストパターン7の端縁がメサパターン8の端縁とダミ
ーゲート反転パターン60の端縁との間にくるように酸
素プラズマを用いてフォトレジストパターン7をエッチ
ングし、続いてCF4 およびO2 の混合ガスのプラズマ
を用いて露出したSiN保護膜3をエッチングする。
【0034】次いで、図3(g)に示すように、メサエ
ッチングのためのフォトレジストパターン7 を除去した
後、パターニング技術を用いてn+ 層5a,5b上にA
uGe/Ni/Auからなるソース電極9およびドレイ
ン電極10をそれぞれ形成し、n層2上にTi/Pd/
Auからなるゲート電極11を形成する。
【0035】最後に、図3(h)に示すように、全面に
耐湿等のための保護膜12を形成し、ソース電極9およ
びドレイン電極10の上部の保護膜12の領域にコンタ
クトホールを形成した後、パターニング技術を用いて外
部バイアス電源との接続のための取り出し電極13,1
4をそれぞれ形成する。
【0036】図4(b)に示すように、上記のメサパタ
ーン8のゲート幅方向(方向A)の辺の長さW4は、ダ
ミーゲート反転パターン60の下部に位置するn+ 層5
a,5bのゲート方向の幅よりも長くなっている。
【0037】ゲート幅方向におけるメサパターン8の端
縁とダミーゲート反転パターン600の端縁との間の距
離d1は、特性の低下を抑えるために、単位ゲート幅の
5%以下であることが好ましく、通常5μm以下である
ことが好ましい。その場合、ドレイン飽和電流Idss
の低下を10%以下に抑えることができる。
【0038】上記の製造方法により、SiN保護膜3の
端縁がメサパターン8の端縁よりも内側に位置するよう
になるので、図5(a)に示すように、メサパターン8
の縁部上にSiN保護膜3による庇ができない。そのた
め、メサパターン8とSiN保護膜3との段差部(メサ
段差部)上の保護膜12に隙間ができず、図5(b)に
示すように、メサパターン8のゲート長方向(方向B)
に水分の浸入経路が形成されない。したがって、ゲート
電極11とGaAs基板1との接触部分への水分の浸入
が防止され、半導体装置の信頼性が向上する。
【0039】なお、SiN保護膜3の端縁がメサパター
ン8の端縁と同一位置にあってもよい。この場合も、メ
サパターン8の縁部上にSiN保護膜3による庇ができ
ず、メサパターン8とSiN保護膜3との段差部(メサ
段差部)上の保護膜12に隙間ができず、ゲート電極1
1とGaAs基板1との接触部分への水分の浸入が防止
される。
【0040】ここで、上記実施例の製造方法を用いて図
6に示す構造を有するMESFETを作製し、高温加湿
試験を行った。また、比較例として従来の製造方法を用
いてメサ段差部に庇を有するMESFETを作製し、高
温加湿試験を行った。なお、比較例のMESFETも図
6に示す構造を有する。図6にはMESFETの単位ゲ
ートのみが示される。
【0041】図6において、半絶縁性GaAs基板31
上に、厚さ20nmのn型GaAs層32が形成され、
n型GaAs層32上に厚さ20nmのアンドープGa
As層33が形成されている。n型GaAs層32に
は、Siが濃度2×1018cm -3でドープされている。
また、アンドープGaAs層33、n型GaAs層32
およびGaAs基板31には、所定間隔を隔てて、ピー
クキャリア濃度2×10 18cm-3のSiイオン注入で形
成されたn+ 層34a,34bが形成されている。
【0042】n+ 層34a,34b上には、それぞれソ
ース電極35およびドレイン電極36が形成されてい
る。また、n+ 層34a,34b間のアンドープGaA
s層33上にはゲート電極37が形成されている。この
MESFETのゲート長L5は0.5μmであり、ゲー
ト幅は400μm(単位ゲート幅100μm×4)であ
る。
【0043】表1に高温加湿試験における本実施例およ
び比較例のFETの相互コンダクタンスgmおよびドレ
イン飽和電流Idssの初期値を示す。また、図7に高
温加湿試験における本実施例および比較例のFETの相
互コンダクタンgmの変化率の経時変化を示し、図8に
高温加湿試験における本実施例および比較例のFETの
ドレイン飽和電流Idssの変化率の経時変化を示す。
【0044】これらの相互コンダクタンスgmおよびド
レイン飽和電流Idssの値はいずれもゲート電圧が0
Vのときの値である。高温加湿試験は、温度121°
C、湿度100%(2気圧)の下で行った。
【0045】
【表1】
【0046】なお、図7において、L1およびL2はそ
れぞれ本実施例および比較例における相互コンダクタン
スgmの変化率の経時変化を示す。図8において、L3
およびL4はそれぞれ本実施例および比較例におけるド
レイン飽和電流Idssの変化率の経時変化を示す。
【0047】表1、図7および図8に示すように、相互
コンダクタンスgmおよびドレイン飽和電流Idssの
初期値は本実施例および比較例のFETにおいて大きな
差はないが、高温加湿試験の経時変化において、本実施
例のFETでは150時間経過後も相互コンダクタンス
gmおよびドレイン飽和電流Idssの変化率が10%
程度であるのに対して、メサ段差部に庇を有する比較例
のFETでは、相互コンダクタンスgmおよびドレイン
飽和電流Idssの変化率が最大70%にも達してい
る。これらの結果から、本実施例のFETは耐湿性に優
れた構造を有することがわかる。
【0048】なお、本発明は上記実施例に限らず、メサ
エッチングにより形成される種々の半導体装置に適用す
ることができる。例えば、本発明をHEMT(高電子移
動度トランジスタ)や、IEEE ELECTRON DEVICE LETTER
S, VOL.14, NO.7, JULY 1993,pp.354-356 に報告されて
いるTMT(Two-Mode Channel FET) に適用してもよ
い。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体装置の製造方法
を示す第1の工程断面図である。
【図2】本発明の一実施例による半導体装置の製造方法
を示す第2の工程断面図である。
【図3】本発明の一実施例による半導体装置の製造方法
を示す第3の工程断面図である。
【図4】メサエッチング時のフォトレジストパターンお
よびメサエッチング後のメサパターンを示す平面図であ
る。
【図5】図1〜図3の製造方法により製造された半導体
装置の耐湿性を説明するための図である。
【図6】高温加湿試験に用いた実施例および比較例のF
ETの構造を示す模式的断面図である。
【図7】高温加湿試験における実施例および比較例のF
ETの相互コンダクタンスの変化率の経時変化を示す図
である。
【図8】高温加湿試験における実施例および比較例のF
ETのドレイン飽和電流の変化率の経時変化を示す図で
ある。
【図9】MESFETの概略平面図である。
【図10】従来のMESFETの製造方法を示す第1の
工程断面図である。
【図11】従来のMESFETの製造方法を示す第2の
工程断面図である。
【図12】従来のMESFETの製造方法を示す第3の
工程断面図である。
【図13】メサエッチング時の主としてフォトレジスト
パターンおよびメサエッチング後のメサパターンを示す
平面図である。
【図14】従来のMESFETの製造方法における問題
点を説明するための図である。
【符号の説明】
1 GaAs基板 3 SiN保護膜 4 ダミーゲート 5a,5b n+ 層 6 SiO2 膜 60 ダミーゲート反転パターン 7 レジストパターン 8 メサパターン 11 ゲート電極 12 保護膜

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 所定の層が形成された半導体基板にゲー
    ト領域を含む素子領域がメサ状に形成され、前記メサ状
    の領域上に保護膜が形成され、少なくともゲート幅方向
    における前記保護膜の端縁が前記メサ状の領域の端縁に
    対して同一または内側の位置にあることを特徴とする半
    導体装置。
  2. 【請求項2】 前記保護膜上のゲート領域を除く領域に
    絶縁膜が形成され、少なくともゲート幅方向における前
    記絶縁膜の端縁が前記メサ状の領域の端縁に対して同一
    または内側の位置にあることを特徴とする請求項1記載
    の半導体装置。
  3. 【請求項3】 前記絶縁膜は、製造時に前記保護膜上に
    形成されるダミーゲートの反転パターンであることを特
    徴とする請求項1または2記載の半導体装置。
  4. 【請求項4】 前記絶縁膜の下方における前記半導体基
    板に高濃度ドープ領域が設けられ、前記高濃度ドープ領
    域の前記ゲート幅方向における長さが前記メサ状の領域
    のゲート領域の幅よりも短いことを特徴とする請求項2
    または3記載の半導体装置。
  5. 【請求項5】 所定の層が形成された半導体基板上に保
    護膜を形成し、前記半導体基板のゲート領域を含む素子
    領域の周囲を前記保護膜とともにエッチングしてメサ状
    の領域を形成した後、少なくともゲート幅方向における
    前記保護膜の端縁が前記メサ状の領域の端縁よりも外側
    に突出しないように前記保護膜をエッチングすることを
    特徴とする半導体装置の製造方法。
  6. 【請求項6】 前記保護膜上にゲート電極形成用のマス
    クパターンを形成し、前記マスクパターンおよびゲート
    領域を含む素子領域上にメサエッチング用のレジストパ
    ターンを形成し、前記レジストパターンをマスクとして
    前記半導体基板を前記保護膜とともにメサエッチングす
    ることにより前記メサ状の領域を形成し、少なくともゲ
    ート幅方向における前記レジストパターンの端縁が前記
    メサ状の領域の端縁と前記マスクパターンの端縁との間
    に位置するように前記レジストパターンをエッチングし
    た後、前記レジストパターンをマスクとして前記保護膜
    をエッチングすることを特徴とする請求項5記載の半導
    体装置の製造方法。
  7. 【請求項7】 前記マスクパターンは、前記保護膜上に
    形成されるダミーゲートの反転パターンであることを特
    徴とする請求項5または6記載の半導体装置の製造方
    法。
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