JP2012521082A - 垂直接触電子部品及びその製造方法 - Google Patents

垂直接触電子部品及びその製造方法 Download PDF

Info

Publication number
JP2012521082A
JP2012521082A JP2012500155A JP2012500155A JP2012521082A JP 2012521082 A JP2012521082 A JP 2012521082A JP 2012500155 A JP2012500155 A JP 2012500155A JP 2012500155 A JP2012500155 A JP 2012500155A JP 2012521082 A JP2012521082 A JP 2012521082A
Authority
JP
Japan
Prior art keywords
contact
layer
opening
electronic component
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012500155A
Other languages
English (en)
Other versions
JP2012521082A5 (ja
JP5732035B2 (ja
Inventor
インゴ ドーミラー
ウルリッヒ ハインレ
ミケ クンツェ
ドミトリー ニコラエフ
Original Assignee
ミクロガン ゲーエムベーハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ミクロガン ゲーエムベーハー filed Critical ミクロガン ゲーエムベーハー
Publication of JP2012521082A publication Critical patent/JP2012521082A/ja
Publication of JP2012521082A5 publication Critical patent/JP2012521082A5/ja
Application granted granted Critical
Publication of JP5732035B2 publication Critical patent/JP5732035B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Wire Bonding (AREA)

Abstract

本発明は、電子部品に関するもので、接触平面に位置する少なくとも一つの接触表面と、前記接触平面の上方にある少なくとも一つの絶縁層と、該部品の機械的安定性を高めるために、前記絶縁層に接して配置される少なくとも一つの安定化層と、少なくとも一つのボンディング及び／または半田接点とを有し、前記絶縁層及び前記安定化層が少なくとも一つの開口を有し、その開口が、前記接触表面から離れて対向する前記安定化層の一表面に向かって開口するとともに、前記安定化層及び前記絶縁層を通じて前記接触表面まで達し、前記ボンディング及び／または半田接点が、前記安定化層を横切って延び、前記開口を通じて前記接触表面に接する。
【選択図】図４

Description

本発明は、垂直に接触可能な電子部品、すなわち、対応する接点に接触される電子部品の活性領域の上に位置するボンディング及び／または半田接点を介して接触可能な、電子部品に関する。また、本発明は、垂直接点を備えるそのような部品の製造方法に関する。
半導体電子部品の製造では、とりわけ表面形状／チップ形状の小型化により、製造コストが低減されるが、その理由は、小型化により、所与のウェハまたは基板表面積において、部品の数が増えるからである。
ディスクリートな電子部品は、通常、電気的接触用の接点を２つ以上有し、これらの接点は、ハウジングまたはモジュールにおいて、ボンディング、半田、及び／またはフリップチップ技術等の種々の技術を用いて、接続される。
半導体電子部品の種類により、接点の位置及び場所は異なる。接点の位置及び場所により、半導体電子部品の基本的なグループを２つ形成することができる。一方は、部品の表側及び裏側で接触が生じる半導体電子部品であり（“垂直部品”。しかしながら、この表現は、垂直及び側方部品で可能な“垂直接触”とは区別される必要がある。）、他方は、半導体材料の固有の特性及び／または側方実施形態としての機能に基づいて形成可能であり、接点が一面、例えば、部品（側方部品）の表側にある部品である。
通常、部品の活性領域における接触ゾーンの要求表面は、接触に必要であり、それらを介して、部品が例えばハウジングに接続される、ボンディング表面または半田表面よりも非常に小さい。従って、部品を接続するためのボンディング表面または半田表面は、基板またはウェハ表面の有効な表面積を占めない。この問題は、特に、側方配置の接点を有する半導体部品の場合に生じる。
部品のサイズの低減または無効な表面積の低減のための一つの可能性は、活性領域が十分に広い表面積を有する場合、対応する技術を用いて、ボンディング表面または半田表面を、活性領域に対して側方ではなく、部品の活性領域の上に直接配置することである。
例えば、パワーエレクトロニクスの場合、半導体部品は、通常、基板またはウェハ面上で並列接続される同一の個別部品を多数有する。個別部品の並列接続は、各接点の対応する接続及び配線により行われる。このような方法で、数百の個別部品が接続可能であり、一つの個別部品を形成する。複数の個別部品の一体接続により、活性領域の表面積は増加する。その結果、活性領域でのボンディング表面または半田表面に適切及び利用可能な、活性表面に対する面積が作り出される。
従来技術によれば、低電圧（最大約200V）の大電流（例えば、10Aから100A）が接続される部品（例えば、ダイオードまたはトランジスタ）において、垂直接触が適用されている。大電流の結果、供給ラインに起因する抵抗損失は可能な限り小さいことが要求される。垂直接触は活性部品の上方にあるという事実により、極端に短い供給ライン長が可能となる（コンタクトホールの数により決まる）。
この方法の場合、供給ライン（またはボンディング表面）が部品の接点と交差する。これは、ラインに対する接点の間隔が大きくなければならず、電気的な破過がないことを意味する。間隔または破過は、誘電体層により決まる。
低電圧の場合、これはさほど問題ではなく、通常SINで作られる標準的な保護が用いられる。
高電圧の場合、この層は非常に厚い（2μmより大きい）必要がある。これは、多数の問題を引き起こす。従って、例えば、部品において、大きな歪み及びクラックが生じ得る。
本発明の目的は、従来技術の不利点を克服することであり、特に、簡単で信頼性のある形成を可能とすることであり、同時に、特にボンディングまたは半田中に生じるストレスに耐える十分な機械的安定性を保証することである。
この目的は、請求項１に記載の電子部品と、請求項１１に記載の電子部品の製造方法とにより達成される。本発明による電子部品及び方法の有利な発展は、各従属項によりもたらされる。
本発明による電子部品は、まず、接触平面に位置する接触表面を有する。この接触表面は、例えば、活性領域の表面、または金属化表面、または半導体部品のそのような活性領域に接する層であってもよい。一般に、接触表面は、ボンディング接点及び／または半田接点を介して電気的接点が形成される領域または表面である。
さらに、電子部品は、接触表面及び／または接触平面に接して、接触平面の上に、あるいは接触平面の上方に位置する、絶縁層を有する。接触表面に垂直な方向を上記のように定義する場合、これは、絶縁層が接触表面のさらに上方に配置されることを意味する。必ずしも必要ではないが、絶縁層は、接触表面の一部の上方に配置されてもよく、これは、絶縁層の垂直な突起部分が、接触平面の接触表面の一部に落ちることを意味する。しかしながら、絶縁層は、接触表面の端部の上方で正確に終端し、接触表面の上方に位置しない部分のみに存在してもよい。
ここで、少なくとも一つの安定化層が、本発明により、少なくとも一つの絶縁層に接して、及び／または上方に配置される。安定化層は、絶縁層に直接接して配置されることが好ましい。
本発明によれば、安定化層及び絶縁層を通じて接触表面まで達する、少なくとも一つの開口が備えられる。従って、これらの開口は、絶縁層における開口及びその上に配置される安定化層における開口に相当する。この開口の貫通方向は、接触表面に垂直であることが好ましい。
また、本発明による部品は、安定化層の上方に及び／または安定化層に接して広がるとともに、少なくとも一つの開口を通じて接触表面まで延び、接触表面に接して電気的に接触する、少なくとも一つのボンディング接点及び／または半田接点を有する。
従って、ボンディング接点及び／または半田接点は、安定化層の表面または上側の少なくとも一部をカバーするとともに、接触表面を少なくとも部分的にカバーする。接触表面に対向する位置にある、ボンディング接点または半田接点の下面は、その下方に直接位置する層の表面、すなわち、安定化層の表面、開口の内部の側壁、及び接触表面に接することが好ましい。
続いて、少なくとも一つのボンディングワイヤーまたは半田ワイヤーが、接触表面から離れた位置にあるボンディング接点または半田接点の表面に適用される。
本発明によるこの配置は、電子部品のボンディング表面または半田表面を、活性領域、すなわち接触表面の上方に配置することを可能とする。これにより、絶縁層は、接触表面または活性領域とボンディング表面または半田表面との間の絶縁を保証する。一方で、開口は、絶縁層または誘電体層及び安定化層を通じて、関連するボンディング表面または半田表面に対し、例えば活性領域上で、活性領域の貫通接触を可能とする。安定化層は、ボンディング表面または半田表面に対してボンディングワイヤーまたは半田ワイヤーの適用を可能とするために必要な、機械的安定性を保証する。
絶縁層及び安定化層双方は、多数の層を有する層システムであってもよい。しかしながら、それらは、それぞれ、単一の層を有するか、単一の層であってもよい。
特に、絶縁層が接触表面の上方に部分的に配置される場合、少なくとも一つの保護層または保護層システムが、絶縁層と接触表面との間に配置され、この保護層が、特に、好ましくは絶縁層から接触表面を分離することが有利である。この場合、前述した開口は、ボンディング接点または半田接点が接触表面と接するように、保護層または保護層システムをも通じて延びる。
保護層は、接触平面または接触表面に直接接して配置され、及び／または、絶縁層は、保護層あるいは接触平面または表面に直接接して配置されることが好ましい。また、安定化層は、絶縁層に直接接して配置されることが好ましい。
ボンディング接点または半田接点は、その下に位置する、前述した安定化層、開口壁、及び／または接触表面に直接接して配置されることが好ましい。
絶縁、すなわち誘電体層の層厚は、好ましくは100nm以上、好ましくは120nm以上、特に好ましくは200nm以上、特に好ましくは300nm、及び／または、600nm以下、好ましくは500nm以下、特に好ましくは400nm以下である。
少なくとも一つの開口が、その断面積及び／またはその直径が、接触表面から始まり上に向かって、好ましくは厳密に単調で着実に増加するように設計されることが好ましい。この目的のために、開口の壁は、接触平面に対して90°未満の角度で外側に傾いてもよい。これによって、壁は、例えば漏斗形状にそびえ立ち、及び／または開口の側面は、正であり、または正の形状を有してもよい。
開口の断面積が上方に向かって増えるという事実の結果、ボンディング接点または半田接点の形成時に、ボンディング接点または半田接点の材料で開口が完全に塞がれ、または、薄板上のボンディング接点または半田接点が、壁とボンディング接点または半田接点のとの間に孔を形成することなく、開口の壁に対して隣接することが保証される。
開口の断面積は、円形、矩形、正方形、または他の形状で作られてもよい。
安定化層の材料の硬度は、絶縁層の材料硬度よりも高いことが好ましい。その結果、安定化層は、安定化層なしで絶縁層のみの場合に比べ、全体的により安定した層システムをもたらすことになる。
誘電体層または誘電体層システムの利用可能な材料は、一方では、SiN、SiO2等の無機材料、金属酸化物、金属窒化物、Al2O3、TiO2、TiO3であり、他方では、ベンゾシクロブテン（BCB）等の、有機及び／またはポリマーベースの材料である。
BCBは、溶液／液体として存在し、例えばフォトレジストのように、サンプルを遠心分離して固めることが可能である、という利点を有する。従って、数マイクロメートル厚の高品質の誘電体及び絶縁層が、比較的容易に形成可能である。例えば、SiO2またはSiNを含む錯体は、蒸着には不要である。構造化／エッチングは、他の誘電体と同様に行われることが好ましい。BCBのさらなる利点は、BCBの塗布と一般特性のために、平滑作用を有することである。プロセストポロジーでの高さの差異は、BCBプロセスの後、平滑化される。BCBは伸縮性があるため、内部ストレスを生じない。
誘電体層に対するポリマーベース材料の使用は、これらが無機材料よりも機械的に不安定であり、ボンディング表面または半田表面へのボンディングワイヤーまたは半田ワイヤーの適用を難しくまたは不可能にするため、問題がある。ボンディングワイヤーまたは半田ワイヤーと、ボンディング表面またはボンディングパッド（半田表面または半田パッド）との間の良好な接続は、実際に、ワイヤーが、十分に高い圧力で、ボンディング層または半田層に適用されることを要する。ポリマーベース材料の場合にように、絶縁層が塑性的に変形する場合、ワイヤーと表面との間の接続は、不完全に形成されるか、または全く形成されない。
本発明による安定化層は、この問題を解決する。ここで、好ましくは絶縁層より硬い材料で作られる安定化層は、場合によっては塑性変形する絶縁層の材料の上に適用される。ここで、この適用は、塑性変形材料の熱的安定化後に、直接行われる。これにより、安定化層の蒸着温度は、絶縁層の復元可能温度を超えてもよい。
安定化層は、例えば、SiN及び／またはSiO2を含み、またはそれらで成ってもよい。場合によっては、存在する保護層も、SiN及び／またはSiO2を含み、またはそれらで成ってもよい。
本発明による電子部品は、半導体部品であることが好ましい。本発明は、全ての公知の半導体部品に対して適用可能である。しかしながら、少なくとも一つの窒化物または3族物質、特に好ましくはGaNを有する半導体で特に好ましく適用可能であり、これは、これらが、とりわけ、本発明による垂直接触により多数の部品がスペースを節約して並列接続され得る、パワーエレクトロニクスで用いられるからである。
本発明による部品は、一つ、二つ、三つ、またはそれ以上の接点を備える部品であってもよい。ここで、それぞれ一つのボンディング接点及び／または半田接点により接触可能な接触表面は、一つの接点に対応する。しかしながら、多数の接触表面が、同様の機能を有するか、電気的に接続されることを目的とする場合、共通のボンディング接点及び／または半田接点により接触されてもよい。接触表面の上方に配置される複数の層における個別の開口が、各接触表面に対して提供されることが好ましい。
本発明による部品は、互いに電気的に絶縁された２つのボンディング接点及び／または半田接点を介して接触される２つの接点または接触表面を備えるダイオードであることが特に有利である。本発明による部品は、それぞれ個別のボンディング接点及び／または半田接点により接触される３つの接点、すなわち、ドレイン、ゲート、及びソースを備えるトランジスタであってもよい。
部品の絶縁層は、特に好ましくは、以下の一つ以上のプロセス：化学蒸着（CVD）、プラズマ化学蒸着（PECVD）、カソードスパッタリング等の機械的プロセス、スパッタリングまたは例えば気化等の他の熱的プロセス、遠心分離及び／またはスプレー、を介して、形成可能である。場合によっては、存在する保護層も、これらのプロセスにより適用されてもよい。
本発明の部品の製造中、前述した開口は、ボンディング接点または半田接点の適用前に形成されることが好ましい。このような開口は、特に好ましくは、反応イオンエッチング、対応する層の物理的除去、誘導結合プラズマエッチング、及び／またはレーザー光による対応する材料の気化から選択される一つ以上のプロセスにより、安定化層及び絶縁層を通じて行われる。
開口の形成中、上述したように、ボンディングまたは半田接点により、開口が塞がれ、または特に開口の側面が隙間無くコーティングされ得ることを保証する形状が好ましくは形成される。上述したように、孔の形状は、この目的のために正の形状であるべきであり、すなわち、孔の直径は、開口の下方から開口の上方へ向けて、大きくなる。
開口の完成後、開口は対応するボンディングまたは半田接点の材料で塞がれ、または開口の側面と通常接触表面により形成される開口の底面が、接点の材料でコーティングされ、開口の壁のコーティングは、安定化層の表面の、ボンディングまたは半田接点の材料での対応するコーティングと、電気的に接触し、この材料で連続的に構成されることが好ましい。
垂直でない側壁を備える前述した開口の形状は、ガス、圧力、ガス流、加速電圧、HF出力及び／または誘導結合プラズマの出力等の適切な選択等の、プロセスパラメータの適切な選択により、調整可能である。このような開口の形成のために、マルチステージのエッチングプロセスが特に適しており、このステップの間、層システムへのエッチングプロセスの進行中に、最も上に位置する層がほとんどがエッチングされ、より上方に位置する層が、それぞれ、より下方にある層よりもエッチングされるように、上方の層がさらにエッチングされるように、最上層のエッチングの後に、その下方に位置する層がエッチングされる。このようにして、開口表面が底部に向かって減少する開口が形成される。
製造中に、絶縁層及び安定化層の所望の機能性を得るため、プロセスの特有のパラメータが変化してもよい。特に、ガス流、ガスの部分的圧力、ICP出力、IRE出力、プロセス温度等の、製造パラメータの工場特有の変化が、ここで可能である。また、プロセスで得られる結果に互換性がある場合、用いられるガスの組成を変えることも可能である。これにより、分子の反応成分、例えばフッ素が、変化されたガス（例えばCF4からCxFyへの転換）の中にさらに存在し、好ましくはRF出力、プロセス温度、及びガス圧力と互換性を備えるプラズマ内で個別成分（すなわち、ここでは炭素及びフッ素）に同様に分解可能である場合、特に有利である。
本発明によるシステムの製造のために、保護層がまず配置され、続いて構造化される。例えばBCBから作られる誘電体層、そして安定化層は、その後に適用可能である。その後に、開口がエッチングされ得る。
しかしながら、まず保護層が配置されるが、構造化はされない方法が好ましい。その後に、誘電体層及び安定化層が適用される。その後に、開口が、三つの層全てを通じて、例えばエッチングで形成される。開口の形成は、まず安定化層をエッチングし、続いて絶縁層（誘電体層）をエッチングし、最後に保護層をエッチングする、３ステージのドライエッチングプロセスにより行われてもよい。
製造プロセスは、個別プロセスの利用によっても達成可能である。前述した開口の形状は、複数の独立した個別のプロセスで形成可能であり、例えば、それぞれ個別に適用された層は、それぞれ個別に構造化され、エッチングされる。絶縁層の適用後、絶縁層は、その後の層のエッチングの配置仕様のために、一時的に適用される例えばリソグラフ的に構造化可能な層により構造化され、安定化層も同様である。ここで、一時的なマスク層は、その上に位置する半導体部品の層の適用前に除去される。
さらに、本発明の部品は、例えばBCBの場合にように、それ自体が感光性であってもよい。この場合、層自体は、リソグラフプロセスにより構造化可能である。例えば、絶縁層は、感光性BCBを有し、適切な形状を備えた適切な開口を形成するために、リソグラフにより構造化されてもよい。次のステップでは、例えばSiNから作られた安定化層が、全表面に亘り適用され、リソグラフ的に構造化されたフォトレジストが一時的に適用される。そして、ドライエッチングプロセスにおいて、安定化層は、適切に傾斜した開口壁が得られるようにエッチングされ得る。
本発明による部品は、例えばダイオードまたはトランジスタ等、2ポートの部品または3ポートの部品であることが好ましい。しかしながら、例えばパワーエレクトロニクスで使用されるような、複雑な半導体部品であってもよい。3族窒化物ベースのダイオード及びトランジスタは、特に有利に形成可能である。特に、エネルギー効率の良いシステムの製造に対して、本発明の構造を有する3族窒化物ベースのショットキーダイオード及びトランジスタは、低い出力損失を示し、従って非常に有利である。このタイプのダイオード及びトランジスタは、例えば、高周波組み合わせ回路部品、ハイブリッド原動力技術における効率のよいコンバータ、または太陽光技術において、利用可能である。
本発明は、以降、図を参照して、例として説明される。
ボンディング表面または半田表面が活性領域の側方に配置される側方接触部品である。 ２つのボンディング表面が活性領域の上に配置される垂直接触部品である。 本発明による部品において利用可能な層システムの２つの実施形態の断面である。 本発明による、３つの接点を有する部品である。
図１は、活性領域６が、活性領域６の隣に配置される、第一のボンディング及び／または半田表面１と、第二のボンディング及び／または半田表面２とにより接触される、側方接触電子部品を示す。ボンディング表面１及び２が活性領域の上に配置できないという事実の結果、基板５上の部品の全表面は、ボンディング表面１及び２及び活性領域６の表面の和により決定される。図例において、ボンディング及び半田接点それぞれは、同様に形成されてもよい。
活性領域６とボンディング表面１との間には、接点３ａ及び３ｂにより電気的接点が形成される。活性領域６とボンディング表面２との間には、接点表面４ａ及び４ｂにより電気的接点が形成される。接点表面３ａ、３ｂ、４ａ、４ｂは、対応するボンディング表面１または２の側方端で終端し、活性領域６の表面に上方から接触する。図例では、ボンディング表面１の接点は、ボンディング表面２の接点と交互に配置されている。
図２は、本発明による部品で使用可能な、ボンディング表面１及び２を介した、活性領域６の接触の代案を示す。ボンディング表面１及び２は、ここでは、活性領域６を少なくとも部分的にカバーする。従って、ボンディング表面１及び２は、活性領域６の上方に、少なくとも部分的に配置される。この配置により基板５上を占める表面積、よって、部品の表面積またはサイズ自体は、図１に示す例よりもかなり小さく設計可能であることが分かる。しかしながら、図２に示す配置は、ボンディング表面１及び２の下方の活性領域を、ボンディング表面１及び２に電気的に接続可能とする、垂直接触技術を必要とする。この目的のために、本発明により、部品が構成され得る。
図３は、本発明による部品において提示可能な層システムの２つの実施形態を示す。左の部分図では、まず保護層７が接触表面６の上に配置され、次に誘電体絶縁層８がその保護層の上に直接配置される、層システムが示されている。続いて、絶縁層８の上に、安定化層９が直接配置される。図例では、保護層７及び安定化層９はSiN層であり、誘電体層８はBCBで作られるポリマー層である。保護層７及び安定化層９に対する他の材料は、例えばSiO2であってもよい。絶縁層８は、例えば、SiN、SiO2、金属酸化物、金属窒化物、Al2O3、TiO2、及び／またはTiO3等の、無機材料を有してもよい。
図３に示す例では、層７、８、及び９において、開口１３が形成されており、この開口は、反応イオンエッチング、材料の物理的除去、誘導結合プラズマエッチング、レーザー光等による気化により、形成可能である。ここで、開口の壁１１は、左の部分図では、接触表面６に対して垂直であり、右の部分図では、正の形状を有し、すなわち、接触表面６が位置する接触平面に対して外側に90°未満の角度を含む。図例では、接触表面６がそのまま活性領域１２の表面にはなっておらず、活性領域１２の表面には金属層６が配置され、活性領域１２から離れた位置にあるこの金属層の表面６が接触表面に相当する。
図３の左の実施形態では、保護層７と絶縁層８と安定化層９とが、開口１３に対して隣接し、これらの３つの層が開口の壁１１に現れる。これに対して、右の部分図では、開口１３の壁１１は、安定化層９及び絶縁層８の材料のみで形成され、開口１３の壁１１の絶縁層８は、しかしながら開口１３を通じて保護層７に向かい、接触表面６に達する。従って、絶縁層８は、開口１３に対向する位置にある保護層７の端と開口１３との間に存在する。
層７、８及び９の形成は、例えば化学蒸着（CVD）、プラズマ化学蒸着（PECVD）、カソードスパッタリング等の機械的プロセス、スパッタリング等、特に気化等の熱的プロセスにより、また、遠心分離またはスプレーにより、可能である。層７、８及び９それぞれは、個別の層を有してもよく、多層システムであってもよい。
図４は、３つの接触表面６ａ、６ｂ及び６ｃが接触される、本発明による部品を示す。図３の右の部分に示すように、接触表面６ａ及び６ｃの上方に、まず保護層７が配置され、その上に絶縁層８が配置され、その上に安定化層９が配置される。層システムの構造は、図３の右の部分に示すものと一致する。また、開口１３は、開口１３の断面積が上に向かって拡大するように構成される。図４に示す部品では、ボンディング接点１０が層システムに接して配置される。このボンディング接点１０は、接触表面６ａに対向する位置にある安定化層９の表面上及び開口１３の中に広がり、開口１３の内部の壁１１と、接触表面６ａまたは６ｃとを完全にカバーする。これで、本発明による部品は、ボンディング接点１０を介して、外部から接触可能となる。この目的のために、一つ以上のボンディングワイヤーが、例えば、接触表面６ａ、６ｃから離れた位置にある、ボンディング接点１０の表面に取り付けられてもよい。
接点６ｂは、部品の他の位置で接触される。ここで、形成プロセスは、他の接点と同じである。
絶縁層８の蒸着を以下に例として示す。ここで、この例は、シリコン窒化物層で保護される、シリコンサファイア、またはシリコンカーバイド基板上のAlGaN/GaNベースの電子部品に関する。図示した製造プロセスは当然のことながら例であり、他の形成プロセスも考慮可能である。
最初のステップでは、シリコン窒化物が、Oxford Plasmalab 80 Plus PECVDユニットにおいて、温度340℃、圧力0.6mTorr、出力40W、71sccmシラン及び900sccm窒素のガス流で蒸着される。蒸着された層は、ドライエッチングステップを用いて構造化される。Oxford Plasmalab 100 ICPユニットにおいて、開口が、圧力25mTorr、ICP出力500W、HF出力20W、SF6流40sccm及びO2流6sccmでエッチングされる。
続いて、樹脂（BCB、シクロテン）が、4,000（または2,000または6,000）回転で遠心分離され、ホットプレート上で70℃で固められる。この樹脂は、250℃の加熱炉に60分間で、熱的に安定する。
機械的安定性を高めるために、シリコン窒化物層が、Oxford Plasmalab 80 Plus PECVDユニットにおいて、温度340℃、圧力0.6mTorr、出力40W、71sccmシラン及び900sccm窒素のガス流で、この樹脂に蒸着される。得られる層厚は、プロセス時間の関数として、200から500nmの間である。
上記の層厚は、十分な張力のボンディングワイヤーの適用を可能とする、十分な機械的安定性をもたらす。
ここで、開口１３を形成する一つの可能性を、以降に例として説明する。
Oxford Plasmalab 100 ICPユニットにおける2ステージのエッチングを用いることで、接触開口が、まず、シリコン窒化物層にエッチングされ、続いて樹脂にエッチングされる。第一のステップでは、エッチングが、ICPユニットにおいて、圧力25mTorr、ICP出力500W、HF出力20W、SF6流40sccm及びO2流6sccmで生じる。第二のステップでは、続いて樹脂が、次のパラメータ：圧力30mTorr、ICP出力1,000W、HF出力50W、SF6流10sccm及びO2流50sccmでエッチングされる。
このエッチングプロセスにより、開口は正の側面を有し、続く金属化ステップにおいて影となる領域は形成されないことが保証される。この結果、開口の側壁は、金属で完全に蒸着コーティングされ、電気的蒸着により金属で完全に塞がれる。同時に、この金属化ステップで、ボンディングパッドが形成される。

Claims (18)

  1. 電子部品であって、
    接触平面に位置する少なくとも一つの接触表面と、
    前記接触平面の上方に配置される少なくとも一つの絶縁層と、
    前記部品の機械的安定性を高めるために、前記絶縁層に接して配置される少なくとも一つの安定化層と、
    少なくとも一つのボンディング及び／または半田接点と、
    を有し、
    前記絶縁層及び前記安定化層が、前記接触表面とは離れた位置にある前記安定化層の上側に開口するとともに、前記安定化層及び前記絶縁層を通じて前記接触表面まで達する、少なくとも一つの開口を有し、前記ボンディング及び／または半田接点が、前記安定化層の上に広がるとともに、前記開口を通じて前記接触表面に接する、
    電子部品。
  2. 前記絶縁層が、少なくとも部分的に、前記接触表面の上に配置され、少なくとも一つの保護層が、前記絶縁層と前記接触表面との間に配置され、前記開口が該保護層を通じて延びること、
    を特徴とする請求項１に記載の電子部品。
  3. 前記開口の断面積が、前記安定化層の前記上側から前記接触表面に向かう方向において減少し、好ましくは厳密に単調に減少すること、
    を特徴とする請求項１または２に記載の電子部品。
  4. 前記ボンディング及び／または半田接点が、前記開口を完全に塞ぎ、または、前記開口の内部壁の少なくとも一部及び前記接触表面の少なくとも一部に接する層として構成されること、
    を特徴とする請求項１から３のいずれか１項に記載の電子部品。
  5. 前記安定化層の硬度が、前記絶縁層の硬度より高いこと、
    を特徴とする請求項１から４のいずれか１項に記載の電子部品。
  6. 前記保護層が、SiN及び／またはSiO2を含み、及び／または、前記絶縁層が、有機材料、ベンゾシクロブテン、SiN、SiO2、金属酸化物、金属窒化物、Al2O3、TiO2、及び／またはTiO3から選択される一つ以上の材料を含み、またはそれらから成ること、
    を特徴とする請求項１から５のいずれか１項に記載の電子部品。
  7. 前記電子部品が、好ましくは3族窒化物を含み、特に好ましくはGaNを含み、またはそれから成る半導体部品であること、
    を特徴とする請求項１から６のいずれか１項に記載の電子部品。
  8. 前記電子部品が、２つ、３つ、あるいはそれ以上の接触表面を有し、開口が該接触表面それぞれの上方に配置され、その開口が対応する前記接触表面に対して好ましくは垂直に延び、複数の接触表面が共通のボンディング及び／または半田接点により接触され、または、前記接触表面全てが、好ましくは互いに絶縁された個別のボンディング及び／または半田接点により接触されること、
    を特徴とする請求項１から７のいずれか１項に記載の電子部品。
  9. 前記ボンディング及び／または半田接点が、対応する前記接触表面に平行な表面により対応する前記接触表面の上に配置される、ボンディング及び／または半田表面をそれぞれ含むこと、
    を特徴とする請求項１から８のいずれか１項に記載の電子部品。
  10. 前記電子部品が、ダイオードまたはトランジスタであること、
    を特徴とする請求項１から９のいずれか１項に記載の電子部品。
  11. 前記接触表面の上にまず少なくとも一つの前記絶縁層が適用され、その後に少なくとも一つの前記安定化層が適用され、次に、少なくとも一つの前記開口が形成されること、
    を特徴とする請求項１から１０のいずれか１項に記載の電子部品を製造する方法。
  12. 少なくとも一つの保護層が、前記絶縁層の適用前に適用されること、
    を特徴とする請求項１１に記載の方法。
  13. 前記保護層が、前記絶縁層の適用前に構造化されること、
    を特徴とする請求項１２に記載の方法。
  14. 前記保護層が、前記絶縁層の適用前に構造化されず、前記開口が、前記安定化層が適用された後に、適用された層全てを通じて形成されること、
    を特徴とする請求項１２に記載の方法。
  15. 少なくとも一つの前記絶縁層が、復元可能な塑性変形材料から形成され、少なくとも一つの前記安定化層が、前記絶縁層の復元可能温度を超える蒸着温度で適用されること、
    を特徴とする請求項１から１４のいずれか１項に記載の方法。
  16. 少なくとも一つの前記絶縁層及び／または少なくとも一つの前記安定化層が、化学蒸着（CVD）、プラズマ化学蒸着（PECVD）、機械的プロセス、カソードスパッタリング、スパッタリング、蒸着、遠心分離及び／またはスプレーにより適用されること、
    を特徴とする請求項１１から１５のいずれか１項に記載の方法。
  17. 少なくとも一つの前記開口が、材料を連続的に除去し、この材料の除去が、前記接触表面から離れて位置する前記部品の上側ら始まり、前記表面に垂直な方向に進むように実施され、前記開口の断面積が深さが増すに従い前記接触平面の方向で減少するように、より深い深度に対する材料の除去中に、得られる前記開口のより浅い深度に対しても材料が除去されるプロセスにより形成される、
    請求項１１から１６のいずれか１項に記載の方法。
  18. 少なくとも一つの前記開口が、反応イオンエッチング、物理的除去、誘導結合プラズマエッチング、及び／またはレーザー光による気化により形成されること、
    を特徴とする請求項１１から１７のいずれか１項に記載の方法。
JP2012500155A 2009-03-20 2010-03-22 垂直接触電子部品及びその製造方法 Active JP5732035B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102009014237 2009-03-20
DE102009014237.1 2009-03-20
PCT/EP2010/001792 WO2010105853A1 (de) 2009-03-20 2010-03-22 Vertikal kontaktiertes elektronisches bauelement sowie verfahren zur herstellung eines solchen

Publications (3)

Publication Number Publication Date
JP2012521082A true JP2012521082A (ja) 2012-09-10
JP2012521082A5 JP2012521082A5 (ja) 2014-06-19
JP5732035B2 JP5732035B2 (ja) 2015-06-10

Family

ID=42289085

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012500155A Active JP5732035B2 (ja) 2009-03-20 2010-03-22 垂直接触電子部品及びその製造方法

Country Status (4)

Country Link
US (1) US20120038058A1 (ja)
EP (1) EP2409327A1 (ja)
JP (1) JP5732035B2 (ja)
WO (1) WO2010105853A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8964260B2 (en) * 2012-10-17 2015-02-24 Samsung Electronics Co., Ltd. Method of controlling scan speed of scanner including automatic document feeder and scanner performing the same
US9214423B2 (en) 2013-03-15 2015-12-15 Semiconductor Components Industries, Llc Method of forming a HEMT semiconductor device and structure therefor
KR102044244B1 (ko) 2016-12-13 2019-12-02 (주)웨이비스 질화물계 전자소자 및 그 제조방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61203654A (ja) * 1985-03-07 1986-09-09 Toshiba Corp 半導体装置及びその製造方法
JPH06204277A (ja) * 1992-09-10 1994-07-22 Texas Instr Inc <Ti> ワイヤボンディングの方法およびそれにより作られた集積回路デバイス
JP2002532882A (ja) * 1998-12-04 2002-10-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路デバイス
JP2003347407A (ja) * 1997-03-14 2003-12-05 Toshiba Corp マイクロ波集積回路素子
JP2006501633A (ja) * 2001-11-30 2006-01-12 フリースケール セミコンダクター インコーポレイテッド 半導体電力デバイスおよび形成方法
US20060199306A1 (en) * 2005-02-21 2006-09-07 Mon-Chin Tsai Chip structure and manufacturing process thereof
WO2008061865A1 (en) * 2006-11-20 2008-05-29 International Business Machines Corporation Wire and solder bond forming methods

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159754A (en) * 1998-05-07 2000-12-12 Intel Corporation Method of making a circuit edit interconnect structure through the backside of an integrated circuit die
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US7294565B2 (en) * 2003-10-01 2007-11-13 International Business Machines Corporation Method of fabricating a wire bond pad with Ni/Au metallization
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US20060065989A1 (en) * 2004-09-29 2006-03-30 Thad Druffel Lens forming systems and methods
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
TWI245345B (en) * 2005-02-17 2005-12-11 Touch Micro System Tech Method of forming a wear-resistant dielectric layer
US7601628B2 (en) * 2006-11-20 2009-10-13 International Business Machines Corporation Wire and solder bond forming methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61203654A (ja) * 1985-03-07 1986-09-09 Toshiba Corp 半導体装置及びその製造方法
JPH06204277A (ja) * 1992-09-10 1994-07-22 Texas Instr Inc <Ti> ワイヤボンディングの方法およびそれにより作られた集積回路デバイス
JP2003347407A (ja) * 1997-03-14 2003-12-05 Toshiba Corp マイクロ波集積回路素子
JP2002532882A (ja) * 1998-12-04 2002-10-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 集積回路デバイス
JP2006501633A (ja) * 2001-11-30 2006-01-12 フリースケール セミコンダクター インコーポレイテッド 半導体電力デバイスおよび形成方法
US20060199306A1 (en) * 2005-02-21 2006-09-07 Mon-Chin Tsai Chip structure and manufacturing process thereof
WO2008061865A1 (en) * 2006-11-20 2008-05-29 International Business Machines Corporation Wire and solder bond forming methods

Also Published As

Publication number Publication date
WO2010105853A1 (de) 2010-09-23
US20120038058A1 (en) 2012-02-16
JP5732035B2 (ja) 2015-06-10
EP2409327A1 (de) 2012-01-25

Similar Documents

Publication Publication Date Title
KR20190008399A (ko) 스캘롭 프로파일을 가지는 딥 트렌치 커패시터
US7701004B2 (en) Semiconductor device and method of manufacturing thereof
KR20100126853A (ko) 관통전극의 형성방법 및 반도체 장치
CN102148191B (zh) 接触孔形成方法
CN103811414B (zh) 铜蚀刻集成方法
CN213124449U (zh) 电子功率器件
US20220020642A1 (en) Ald (atomic layer deposition) liner for via profile control and related applications
US20110180922A1 (en) Semiconductor chip, seal-ring structure and manufacturing process thereof
JP5732035B2 (ja) 垂直接触電子部品及びその製造方法
US5858882A (en) In-situ low wafer temperature oxidized gas plasma surface treatment process
US6225183B1 (en) Method of fabricating a thin-film resistor having stable resistance
JP2012521082A5 (ja)
KR100342639B1 (ko) 반도체 구조물의 제조 방법
US20080174029A1 (en) semiconductor device and method of forming metal pad of semiconductor device
EP3312874A1 (en) Method of forming a through-substrate via and a semiconductor device comprising a through-substrate via
TWI722058B (zh) 半導體結構及其製造方法
KR102295357B1 (ko) 다층 구조 및 형성 방법
KR102341024B1 (ko) 다층 구조 및 형성 방법
CN103426745A (zh) 半导体结构的形成方法
KR100866683B1 (ko) 반도체 소자의 캐패시터 형성 방법
JP4250584B2 (ja) 半導体装置の製造方法
US20060105573A1 (en) Method for selective plasma etch of an oxide layer
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100405933B1 (ko) 반도체 소자의 캐패시터 형성 방법
CN112838048A (zh) 互连结构以及其制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130322

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A524 Written submission of copy of amendment under article 19 pct

Free format text: JAPANESE INTERMEDIATE CODE: A524

Effective date: 20140430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141014

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150410

R150 Certificate of patent or registration of utility model

Ref document number: 5732035

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250