KR20100126853A - 관통전극의 형성방법 및 반도체 장치 - Google Patents

관통전극의 형성방법 및 반도체 장치 Download PDF

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Abstract

반도체 기판(1)의 한쪽 면(1a)의 전극(5)과 반도체 기판의 다른쪽 면(1b)을 관통전극(3)에서 접속한다. 반도체 기판의 다른쪽 면에서 한쪽 면의 층간절연막(2) 까지 반도체 기판에 관통구멍(6)을 형성하고, 관통구멍의 측면 및 저면과 반도체 기판의 다른쪽 면에 절연막(4)을 형성하여, 형성한 관통구멍의 저면의 절연막 및 층간절연막을 동시에 에칭가공하고, 반도체 기판의 한쪽 면의 전극까지 도달시켜서 관통구멍을 형성한다.

Description

관통전극의 형성방법 및 반도체 장치{METHOD FOR FORMING THROUGH ELECTRODE, AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 기판의 한쪽 면에, 능동소자를 포함하는 전자회로가 있고, 그 한쪽 면 위의 전극과 상기 반도체 기판의 다른쪽 면의 도전층을, 상기 반도체 기판을 관통하는 관통전극에서 전기적으로 접속하는 반도체 장치에 관한 것이다. 또한, 그러한 관통전극의 형성방법 및 상기 관통전극을 가지는 상기 반도체 기판을 구비하는 반도체 장치에 관한 것이다.
집적회로의 패키지 면적을 저감시키기 위하여, 종래의 와이어 본딩을 대신해, 반도체 기판(101)을 관통하는 관통전극(103)이 이용되고 있다(예를 들면, 특허문헌 1의 도 5 참조). 도 17 ~ 도 19G는 각각 종래의 반도체 기판(101)을 관통하는 관통전극(103)의 구성도와 작성 흐름도 및 공정도이다.
종래의 반도체 기판의 제조방법을 도 17 ~ 도 19G를 보면서 설명한다.
반도체 기판(101)의 한쪽 면(101a)에, 트랜지스터 등의 능동소자(107)(도 20 참조)를 형성한 후, 층간절연막(102) 내에 패드전극(105)을 형성하고 있다. 한편, 반도체 기판(101)의 다른쪽 면(101b)으로부터, 상기 층간절연막(102) 내의 패드전극(105)을 전기적으로 접속하기 위하여, 도 18과 같은 흐름으로 관통전극(103)을 작성한다. 여기서, 도 17의 패드전극(105)과 도 20의 능동소자(107)는 반도체 기판(101)과 같은 면(101a)에 있다. 층간절연막(102)의 두께는 1㎛이고, 패드전극(105)의 재질로서 알루미늄(두께 800㎚)을 이용하는 동시에, 밀착층으로서 질화티탄 및 티탄(질화티탄과 티탄을 합쳐 두께 200㎚)의 3층을 이용하고 있다. 여기서, 밀착층으로는, 질화티탄만으로 150㎚의 두께여도 좋고, 티탄만으로 150㎚의 두께여도 좋으며, 질화티탄과 티탄을 더한 막두께가 150㎚이어도 좋다. 패드전극(105)의 표면측에는 패시베이션(passivation)막(108)으로서, 두께 1㎛의 질화실리콘을 형성하고 있다. 또한, 반도체 기판(101)은 p형에 도핑한 실리콘을 이용하며, 글라인더에 의해 박화(薄化)하고 있다(도 21). 종래의 기술에서는, 실리콘의 반도체 기판(101)을 두께 200㎛까지 박화하고 있다. 패드전극(105)의 크기는 150㎛×150㎛이다. 또한, 도 20 및 도 21에 나타내는 바와 같이, 캐리어 기판(120)에 의해, 실리콘의 반도체 기판(101)의 능동소자(107)측 면을 덮고, 능동소자(107) 및 그 외의 전극을 캐리어 기판(120)으로 보호하고 있다. 캐리어 기판(120)은 유리를 사용하고 있다.
이하, 도 18과 같은 흐름에서의 관통전극(103)의 작성방법에 대하여 설명한다.
우선, 도 19A에 나타내는 바와 같이, 제11 공정에서, 에칭에 의해 반도체 기판(101)에 관통구멍(106)을 형성한다. 여기서, 반도체 기판(101)의 능동소자(107)(도 20 참조)가 배치되어 있는 면(101a)에는 패드전극(금속전극)(105)이 있다. 그리고, 패드전극(105)과 반도체 기판(101) 사이에는 층간절연막(102)이 있고, 반도체 기판(101)의 반대측 면(101b)에, 관통전극 형성부분(101c) 이외의 부분에, 두께 30㎛의 레지스트 마스크(Resist Mask)(130)를 작성한다.
이어서, 도 19B에 나타내는 바와 같이, 반도체 기판(101)의 반대측 면(101b)의 레지스트 마스크(130)로 덮이지 않은 부분, 즉, 관통전극 형성부분(101c)을, 드라이에칭에 의해 층간절연막(102)까지 반도체 기판(101)을 에칭하여 관통구멍(106)을 형성한다. 예시하자면, 도 17의 실리콘의 반도체 기판(101)의 두께는 200㎛, 관통구멍(106)의 입구 직경은 100㎛, 관통구멍(106)은 89°의 테이퍼(Taper) 형상이다.
이어서, 도 19C에 나타내는 바와 같이, 에칭 후, 애싱(ashing)에 의하여, 레지스트 마스크(130)를 반도체 기판(101)의 반대측 면(101b)에서 모두 제거한다.
그 후, 도 19D에 나타내는 바와 같이, 제12 공정에서, 관통구멍(106)의 저면의 층간절연막(102)의 1㎛의 두께 부분을 드라이에칭에 의하여 모두 제거하고, 상기 패드전극(105)의 하면측 티탄을 관통구멍(106)의 저면 내에 노출시킨다.
이어서, 도 19E에 나타내는 바와 같이, 제13 공정에서, 관통구멍(106)의 저면 및 측면과 반도체 기판(101)의 관통구멍(106)의 개구측 표면(반도체 기판(101)의 반대측 면(101b))에, CVD법에 의해 절연막(104)을 형성한다. 관통구멍(106)의 개구측 표면의 절연막(104)의 두께는 2㎛, 관통구멍(106)의 저면의 절연막(104)의 두께는 0.2㎛이다. 관통구멍(106)의 측면의 절연막(104)의 두께에 관하여, 관통구멍(106)의 표면(101b) 부근 측면에 부착하는 절연막(104)의 두께는, 반도체 기판(101)의 반대측 면(101b)의 절연막(104)의 두께와 거의 같으며, 관통구멍(106)의 표면(101b)측에서 저면측에 걸쳐 서서히 적어지고, 관통구멍(106)의 저면 부근의 측면에 부착하는 절연막(104)의 두께는, 관통구멍(106)의 저면에 부착하는 절연막(104)의 두께와 거의 같게 된다. 또한, 도 19D는, 개략도시로서, 이 설명과는 치수적으로 다르게 도시되어 있다.
이어서, 도 19F에 나타내는 바와 같이, 제14 공정에서, 관통구멍(106)의 측면의 절연막(104)을 에칭하지 않도록, 관통구멍(106)의 저면의 절연막(104)의 0.5㎛ 두께의 부분 및 반도체 기판(101)의 관통구멍(106)의 개구측 표면(101)의 절연막(104)의 일부를 드라이에칭에 의해 제거하고, 상기 패드전극(105)의 하면측 티탄을 다시 관통구멍(106)의 저면에 노출시킨다.
이어서, 제15 공정에서는, 스패터법(spatter法)에 의해 금속막(131)을 관통구멍(106)의 내부에 부착시키고, 제16 공정의 도금을 위한 시드층(seed layer)을 형성한다. 종래예의 기술로서, 관통전극(103)의 금속막의 전극재료로는 구리(銅)를 이용하고 있다. 또한, 밀착층으로서 티탄을 사용하고 있다. 관통구멍(106)의 저면에 부착하는 티탄의 두께는 50㎚ 정도이다. 또한, 밀착층용 티탄은, 관통구멍(106)의 측면 및 저면과 관통구멍(106)측의 반도체 기판(101)의 표면(101b)에 형성한다.
이어서, 제16 공정에서, 상기 티탄 및 구리에 전류를 흐르게 함으로써, 구리의 전해도금을 행하고, 관통구멍(106)의 내부 및 표면(101b)에 구리를 성장시켜서 금속층(131)을 더욱 두껍게 형성하고, 관통전극(103)을 구성하도록 한다.
이어서, 구체적으로 도시하지 않지만, 제17 공정에서, 레지스트 마스크의 형성 및 에칭에 의하여, 전극배선 패턴을 형성하고, 그 후, 레지스트 마스크를 제거한다.
이어서, 도 22에서 나타내는 바와 같이, 마지막 공정에서, 도 17과 같이 개편화(個片化)한다.
또한, 특허문헌 1 및 특허문헌 2의 예에서는, 관통구멍 에칭가공 후, 반도체 기판(101)의 양면에 전극을 각각 형성하고 있다.
또한, 실리콘 기판의 표면의 패드전극을 해당 실리콘 기판의 뒷면으로 끌어내기 위하여 관통전극을 형성하는 방법으로서, 특허문헌 3의 예가 있다. 특허문헌 3의 예에서는, 실리콘 기판의 뒷면에서 해당 실리콘 기판과 층간절연막을 에칭하여 패드전극을 저면으로 하는 관통구멍을 형성하고, 이 관통구멍의 실리콘 기판으로 이루어진 측벽과, 해당 실리콘 기판의 뒷면에 절연막을 형성하여, 그 후, 이 관통구멍을 메워넣도록 절연막 위에 구리 등의 금속재료를 형성하는 동시에, 이 금속재료를 소정 형상으로 가공하여 전극을 형성하고 있다.
또한, 반도체 기판의 표면의 패드전극을 해당 반도체 기판의 뒷면으로 끌어내기 위하여 관통전극을 형성하는 방법으로서, 특허문헌 4의 예가 있다. 특허문헌 4의 예에서는, 반도체 기판의 표면의 제1 절연막의 일부를 에칭하여 개구부를 형성하고, 그 개구부 내에서 패드전극을 형성한 후, 제2 절연막을 형성한다. 나아가, 개구부 보다도 큰 개구경을 가지는 비아홀(Via Hole)을 형성하고, 비아홀 내에서 제2 절연막 위로 연장된 제3 절연막을 형성하고, 비아홀 저부의 제3 절연막을 에칭하고 패드전극을 노출시켜, 비아홀 내에 관통전극과 배선층을 형성한다.
JP2006-114568 A JP2004-95849 A JP2005-093486 A JP2006-032699 A
그러나, 상기 종래의 방법에서는, 에칭을 2회 별도로 행하기 때문에 공정수가 많아지고, 각각의 공정을 행하기 위하여 별도의 장치가 필요하며, 제조비용이 커지게 되는 동시에, 패드전극(105)이 2회 깎여서 신뢰성이 저하된다고 하는 문제가 있었다.
즉, 능동소자(107)측의 면에 있는 패드전극(105)에 있어서, 제12 공정(층간절연막(102)의 에칭) 및 제14 공정(절연막(104)의 에칭)에 있어서, 패드전극(105)이 2회 노출되고, 패드전극(105)이 깎인다는 문제점을 들 수 있다. 패드전극(105)이 깎인 경우, 패드전극(105)과 도금에 의한 전극이 접속되지 않고 개방될 가능성이 있으며, 능동소자(107)의 전류를 능동소자(107)측의 반대면으로 전류를 제거할 수 없을 수 있다.
또한, 제12 공정 및 제14 공정의 산화막 드라이에칭공정에 있어서, 관통구멍(106)의 내부보다도 관통구멍(106)의 개구측 표면(101b)의 산화막의 에칭속도가 빠르기 때문에, 표면(101b)의 산화막이 제거되어 버려, 후 공정에서 형성되는 금속층으로서 형성되는 도금전극(131)과 실리콘의 반도체 기판(101)이 합선되어 버릴 가능성도 있었다.
또한, 상기 특허문헌 1 및 특허문헌 2의 예에서는, 관통 에칭가공 후, 반도체 기판(101)의 양면에 전극을 각각 형성하고 있으므로 공정수가 증가했었다.
또한, 상기 특허문헌 3의 예에서는, 실리콘 기판을 에칭할 때와, 층간절연막을 에칭할 때, 각각 레지스트 마스크를 필요로 하고 있으므로 공정수가 증가했었다.
또한, 상기 특허문헌 4의 예에서는, 층간절연막(제1 절연막)을 에칭할 때, 비아홀에 제2 절연막과 제3 절연막이라고 하는 2개의 절연막을 필요로 하므로 공정수가 증가했었다.
따라서, 본 발명의 목적은, 상기 문제들을 해결함에 있어서, 패드전극과 관통전극을, 전기적인 접속을 확실하게 하는 동시에, 관통전극과 반도체 기판의 합선을 방지함으로써, 공정삭감 및 신뢰성의 향상을 확보할 수 있는 관통전극의 형성방법 및 반도체 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위하여, 본 발명은 아래와 같이 구성한다.
본 발명의 제1 태양에 의하면, 반도체 기판의 한쪽 면에 층간절연막이 형성되는 동시에 상기 층간절연막에 능동소자를 포함하는 전자회로가 배치되고, 상기 전자회로에 접속되는 동시에 상기 한쪽 면 위에 설치된 전극과, 상기 반도체 기판의 다른쪽 면측에 형성된 도전층을 관통전극에서 접속하는 관통전극의 형성방법에 있어서,
상기 전극을 향해 다른쪽 면에서 상기 층간절연막까지 통하는 관통구멍을 상기 반도체 기판에 형성하는 제1 공정과,
상기 관통구멍의 측면 및 저면과 상기 다른쪽 면에 절연막을 형성하는 제2 공정과,
상기 저면에 형성된 상기 절연막과 상기 전극상의 상기 층간절연막을 에칭가공하는 것으로 상기 전극 중 한쪽 면측의 표면을 노출시키는 제3 공정과,
상기 반도체 기판의 상기 다른쪽 면 및 상기 관통구멍의 측면 및 저면에 금속층을 각각 형성하여 상기 관통전극을 형성하고, 상기 관통전극에 의하여, 상기 제3 공정에서 노출시킨 상기 전극과 상기 금속층을 접속시키는 제4 공정을 구비하는 관통전극의 형성방법을 제공한다.
본 발명의 제2 태양에 의하면, 상기 제2 공정에 있어서 상기 다른쪽 면에 형성하는 상기 절연막의 두께 A와 상기 관퉁구멍의 상기 저면에 형성하는 상기 절연막의 두께 B와, 상기 한쪽 면의 상기 층간절연막의 두께 C와, 상기 제3 공정에 있어서 상기 다른쪽 면의 상기 절연막을 상기 에칭으로 제거할 때의 에칭속도 D와, 상기 제2 공정에서 형성된 상기 관통구멍의 상기 저면의 상기 절연막과 상기 층간절연막의 두께 C를 에칭할 때의 평균 에칭속도 E와의 관계가,
(B + C) / A < E / D
인 것을 특징으로 하는 제1 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제3 태양에 의하면, 상기 제1 공정에 있어서, 관통구멍 형성 시에, 상기 다른쪽 면의 관통전극 형성부분 이외의 부분을 덮는 레지스트 마스크를 상기 다른쪽 면에 배치하고, 상기 레지스트 마스크로 덮이지 않은 상기 관통전극 형성부분의 상기 반도체 기판에 상기 관통구멍을 형성하고, 그 후, 상기 레지스트 마스크를 상기 다른쪽 면에서 제거하는 것을 특징으로 하는 제1 또는 제2 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제4 태양에 의하면, 상기 제1 공정 및 상기 제2 공정에 있어서, 세정공정을 포함하는 것을 특징으로 하는 제1 ~ 제3 중 어느 하나의 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제5 태양에 의하면, 상기 제3 공정은, 제2 공정에서 형성한 상기 관통구멍의 상기 저면의 상기 절연막과 상기 관통구멍의 상기 저면과 상기 전극 사이에 있는 상기 층간절연막을 드라이에칭에 의해 가공하고, 상기 관통구멍의 상기 저면의 상기 절연막과 상기 관통구멍의 상기 저면과 상기 전극 사이에 있는 상기 층간절연막을 제거하여 상기 관통구멍을 더욱 상기 층간절연막 내까지 연장하고, 상기 한쪽 면의 상기 전극을 상기 관통구멍의 상기 저면에 노출시키는 것을 특징으로 하는 제1 ~ 제4 중 어느 하나의 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제6 태양에 의하면, 상기 제2 공정에 있어서, 상기 절연막을 형성할 때, 열(熱)CVD, 플라즈마 CVD, 상압(常壓) CVD 및 TEOSCVD 중 어느 하나를 사용하는 것을 특징으로 하는 제1 ~ 제5 중 어느 하나의 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제7 태양에 의하면, 상기 제3 공정의 에칭을 드라이에칭으로 행하는 동시에, 상기 관통구멍의 상기 저면의 상기 절연막 및 상기 한쪽 면에 있으면서 상기 관통구멍의 상기 저면과 상기 전극 사이에 있는 상기 층간절연막을 상기 드라이에칭으로 가공할 때, 고밀도 플라즈마 소스인 유도결합 플라즈마, 헬리콘 플라즈마(Helicon Plasma), 전자사이크로트론공조 플라즈마(Electron Cyclotron Resonance Plasma), VHF 플라즈마 소스 중 어느 하나를 사용하여 드라이에칭용의 플라즈마를 발생시키는 것을 특징으로 하는 제5 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제8 태양에 의하면, 상기 제3 공정의 에칭을 드라이에칭으로 행할 때, 상기 반도체 기판을 배치하는 드라이에칭용 진공용기 내에 도입하는 드라이에칭용 가스압력이 5Pa 이하인 것을 특징으로 하는 제5 또는 제7 태양에 기재된 관통전극의 형성방법을 제공한다.
본 발명의 제9 태양에 의하면, 상기 제1 ~ 제8 중 어느 하나의 태양에 기재된 상기 관통전극의 형성방법에 의해 형성된 관통전극을 가지는 상기 반도체 기판으로 구성되는 반도체 장치를 제공한다.
본 발명의 제10 태양에 의하면, 반도체 기판의 한쪽 면에 층간절연막이 형성되는 동시에 상기 층간절연막에 능동소자를 포함하는 전자회로가 배치되고, 상기 전자회로에 접속됨과 동시에 상기 한쪽 면 위에 설치된 전극과, 상기 반도체 기판의 다른쪽 면측에 형성된 도전층을 관통전극에 접속하는 반도체 장치에 있어서,
상기 관통전극과 상기 반도체 기판 사이에 동시에 상기 관통구멍 내에 배치되어 상기 관통전극과 상기 반도체 기판을 절연하는 절연막과,
상기 한쪽 면에 배치되어 상기 전극과 상기 반도체 기판을 절연하고, 또한, 상기 관통전극에 접촉하는 층간절연막을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명은, 종래에, 층간절연막을 에칭에 의해 제거하는 공정과, 관통구멍의 저면의 절연막을 에칭에 의해 제거하는 공정을 별도로 행하였던 경우와 비교하여, 에칭공정을 1회로 공용화할 수 있고, 공정수가 적어져서, 필요한 장치도 1 공정 만큼 적어진다. 그 때문에, 단시간에 처리할 수 있으며, 생산성이 향상하는 동시에 제조비용을 저감할 수 있다. 보다 구체적으로는, 예를 들면, 에칭(예를 들어, 산화막 드라이에칭)공정을 공용화하고, CVD 및 드라이에칭 등의 에칭공정의 반도체 기판의 다른쪽 면의 절연막의 형성속도 및 에칭속도를 제어함으로써, 1 공정 만큼의 장치가 불필요해지고, 단시간에 처리할 수 있는 동시에, 제조비용을 저감할 수 있다. 또한, 능동소자측의 면에 있는 패드전극이 노출되는 회수가 1회가 되고, 패드전극이 깎일 가능성이 적어져서, 패드전극과 관통전극을, 전기적인 접속을 확실하게 하는 동시에, 관통전극과 반도체 기판의 합선을 방지함으로써, 신뢰성의 향상을 확보할 수 있다.
본 발명의 이것들과 다른 목적과 특징은, 첨부된 도면에 대한 바람직한 실시형태와 관련한 다음 기술에서 명확해진다. 이 도면에 있어서는,
도 1은, 본 발명의 실시형태에 의한 관통전극의 작성방법에 따라 작성된 관통전극 부근의 반도체 장치의 개략확대단면도이며,
도 2는, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 흐름도이며,
도 3은, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법에 따라 작성된 관통전극을 이용한 반도체 장치의 개략도이며,
도 4A는, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4B는, 도 4A에 이어지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4C는, 도 4B에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4D는, 도 4C에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4E는, 도 4D에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4F는, 도 4E에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4G는, 도 4F에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4H는, 도 4G에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4I는, 도 4H에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4J는, 도 4I에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 4K는, 도 4J에 이이지는 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 공정도이며,
도 5A는, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 드라이에칭공정에서 관통구멍 내의 절연막 가공 시의 관통구멍의 개략단면도이며,
도 5B는, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 드라이에칭공정에서 관통구멍 내의 절연막 가공 시의 관통구멍의 개략단면도이며,
도 6은, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법에 있어서, 관통구멍의 절연막을 가공하는 드라이에칭장치의 개략단면도이며,
도 7은, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 제3 공정에 있어서, 반도체 기판의 다른쪽 면의 절연막의 에칭속도와 관통구멍 내의 저면의 절연막의 에칭속도와의 비(比)의 압력의존성을 나타내는 그래프이며,
도 8은, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 제2 공정에 있어서, 반도체 기판의 다른쪽 면에 퇴적시키는 절연막의 필요한 두께의 압력의존성을 나타내는 그래프이며,
도 9는, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법의 제2 공정 및 제3 공정에 있어서, 반도체 기판의 다른쪽 면의 나머지 절연막 두께의 확보가 필요한 에칭속도 균일성의 압력의존성을 나타내는 그래프이며,
도 10은, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법에 따라 작성된 관통전극을 가지는 반도체 기판에 캐리어 기판을 부착하는 공정을 설명하는 단면도이며,
도 11은, 도 10에 이어서, 상기 반도체 기판의 박화공정을 설명하는 단면도이며,
도 12는, 도 11에 이어서, 상기 반도체 기판을 개편화하여 반도체 장치를 제조하기 전의 상태를 설명하는 단면도이며,
도 13은, 종래예에 의한 관통전극 작성 시의 단면도로서, 드라이에칭공정에서 관통구멍 내의 절연막 가공 시에, 관통구멍 내의 에칭속도가 낮은 경우의 관통구멍 형상단면도이며,
도 14A는, 종래예에 의하여 관통전극 작성했을 때, 실리콘의 반도체 기판과 전극이 접속하여 누출(leak)을 발생시키는 상태를 설명하기 위한 관통전극의 패드전극 부근의 확대단면도이며,
도 14B는, 본 발명의 상기 실시형태에 의한 관통전극의 작성방법에 따라 관통전극 작성했을 때, 실리콘의 반도체 기판과 전극이 접속하지 않고, 누출의 발생을 방지할 수 있는 상태를 설명하기 위한 관통전극의 패드전극 부근의 확대단면도이며,
도 15A는, 종래예의 도 14A에 있어서, 반도체 장치의 동작 중 온도상승으로 뒤틀림이 발생하여 절연막이 파단(破斷)하는 상태를 설명하기 위하여, 관통전극의 패드전극 부근을 더욱 크게 확대한 단면도이며,
도 15B는, 종래예의 도 14A에 있어서, 누출을 발생시키는 상태를 설명하기 위하여, 관통전극의 패드전극 부근을 더욱 크게 확대한 단면도이며,
도 16A는, 본 발명의 상기 실시형태의 도 14B에 있어서, 반도체 장치의 동작 중 온도상승으로도 뒤틀림이 발생하지 않고 절연막이 파단하는 것을 방지할 수 있음을 설명하기 위하여, 관통전극의 패드전극 부근을 더욱 크게 확대한 단면도이며,
도 16B는, 본 발명의 상기 실시형태의 도 14B에 있어서, 누출의 발생을 방지할 수 있음을 설명하기 위하여, 관통전극의 패드전극 부근을 더욱 크게 확대한 단면도이며,
도 17은, 종래의 관통전극의 작성방법에 의해 작성된 관통전극 부근의 반도체 장치의 개략확대단면도이며,
도 18은, 종래의 관통전극의 작성방법의 흐름도이며,
도 19A는, 종래의 관통전극의 작성방법의 공정도이며,
도 19B는, 도 19A에 이어지는 종래의 관통전극의 작성방법의 공정도이며,
도 19C는, 도 19B에 이어지는 종래의 관통전극의 작성방법의 공정도이며,
도 19D는, 도 19C에 이어지는 종래의 관통전극의 작성방법의 공정도이며,
도 19E는, 도 19D에 이어지는 종래의 관통전극의 작성방법의 공정도이며,
도 19F는, 도 19E에 이어지는 종래의 관통전극의 작성방법의 공정도이며,
도 19G는, 도 19F에 이어지는 종래의 관통전극의 작성방법의 공정도이며,
도 20은, 종래의 관통전극의 작성방법에 의해 작성된 관통전극을 가지는 반도체 기판에 캐리어 기판을 부착하는 공정을 설명하는 단면도이며,
도 21은, 도 20에 이어서, 상기 반도체 기판의 박화공정을 설명하는 단면도이며,
도 22는, 도 21에 이어서, 상기 반도체 기판을 개편화하여 반도체 장치를 제조하기 전의 상태를 설명하는 단면도이다.
본 발명의 기술(記述)을 이어가기 전에, 첨부도면에 있어서 같은 부품에 대해서는 같은 참조부호를 붙이고 있다.
본 발명의 실시형태에 의한 관통전극(3)의 작성방법을 도 1 ~ 도 16B를 나타내면서 설명한다.
도 1에, 본 발명의 상기 실시형태에 의한 관통전극(3)의 작성방법으로 작성된 관통전극(3) 부근의 반도체 기판의 개략단면도를 나타낸다. 도 2에, 본 발명의 상기 실시형태에 의한 관통전극(3)의 작성방법으로 작성된 관통전극(3)의 작성 흐름도를 나타낸다. 또한, 도 3에, 반도체 기판(1)을 관통하는 상기 관통전극(3)을 이용한 반도체 장치의 개략도이다.
일례로서, 반도체 기판(1)의 능동소자(7)측의 구조는, 상기 배경기술에서의 설명과 같은 구조이지만, 이것에 한정되는 것은 아니다.
반도체 기판(1)의 한쪽 면(1a)에, 트랜지스터 등의 능동소자(7)를 포함한 전자회로를 형성한 후(도 3 참조), 층간절연막(2) 내에 패드(PAD)전극(5)을 형성하고 있다. 한편, 반도체 기판(1)의 다른쪽 면(1b) 보다, 반도체 기판(1)의 다른쪽 면(1b)의 도전층(32a)과 반도체 기판(1)의 한쪽 면(1a)의 상기 층간절연막(2) 내의 패드전극(5)을 전기적으로 접속하기 위하여, 도 2와 같은 흐름으로 관통전극(3)을, 반도체 기판(1)을 관통하는 동시에 층간절연막(2)의 일부를 관통하여 작성한다. 상세하게는 아래에 기술하겠지만, 관통전극(3)은, 반도체 기판(1)을 다른쪽 면(1b)에서 한쪽 면(1a)까지 관통하는 관통구멍(6)의 내면을 전면적으로 덮는 절연막(4) 위와, 반도체 기판(1)의 한쪽 면(1a)에서 전극(5)까지의 층간절연막(2)의 관통구멍(6a) 내에 연속하여 형성된 금속층 등의 도체(導體)로 구성되어 있다. 이로써, 관통전극(3)은, 반도체 기판(1)과는 절연막(4)으로 절연되는 동시에, 반도체 기판(1)의 한쪽 면(1a)의 외측에서는 층간절연막(2)으로 반도체 기판(1)과는 절연되어 있다.
패드전극(5)의 재료의 예로는, 알루미늄, 또는 티탄을 예시하는데, 폴리실리콘, 텅스텐, 탄탈, 질화티탄, 질화탄탈, 금, 또는 은 등의 도전체면 된다.
층간절연막(2)은, 적어도 1종류 이상의 절연막으로 구성되어 있고, 소자분리의 열산화막, 질화실리콘, 논도프드 실리콘 글래스(Non-doped Silicon Glass), BP 도프드 실리콘 글래스, 저유전율 절연막의 조합, 또는 그 중 하나이어도 된다.
그래서, 도 3에 나타내는 바와 같이, 패드전극(5)과 능동소자(7)는 반도체 기판(1)의 같은 면(1a)에 있다.
일례로, 층간절연막(2)의 두께는 1㎛, 패드전극(5)의 재질로서 알루미늄(두께 800㎚)과 밀착층으로서 질화티탄 및 티탄(질화티탄과 티탄을 합쳐 두께 200㎚)을 이용하고 있다. 여기서, 밀착층으로는, 질화티탄으로만 150㎚의 두께여도 좋고, 티탄만으로 150㎚의 두께여도 좋으며, 질화티탄과 티탄을 더한 막두께가 150㎚이어도 된다. 패드전극(5)의 표면측에는 패시베이션막(8)으로서, 일례로, 질화실리콘(두께 1㎛)을 형성하고 있다. 또한, 반도체 기판(1)은, 일례로, p형에 도핑한 실리콘을 사용하고 있으며, 글라인더에 의해 박화하고 있다(도 11). 도 10에서와 같이, 반도체 기판(1)을, 일례로, 두께 200㎛까지 박화했다. 일례로서, 패드전극(5)의 크기는 가로 150㎛ × 세로 150㎛이다. 또한, 글라인더에 의해 박화하기 전에, 일례로, 도 10 및 도 11에 나타내는 바와 같이, 캐리어 기판(20)에 의해, 반도체 기판(1)의 능동소자(7)측의 면(패시베이션막(9)측의 면)을 덮고, 능동소자(7) 및 그 외의 전극을 캐리어 기판(20)으로 보호하고 있다. 캐리어 기판(20)은 일례로 유리를 사용하고 있다.
이어서, 도 12에 나타내는 바와 같이, 마지막 공정에서, 상기 반도체 기판(1)을 개편화하고, 도 3의 반도체 장치를 제조한다.
또한, 도 1에 있어서, 9는 반도체 기판(1)의 다른쪽 면(1b)에 배치된 BGA(Ball Grid Array)용 전극이다. 이 BGA용 전극(9)과 패드전극(5)이 관통전극(3)에서 전기적으로 접속된다. 도 3에 있어서, 9a는 BGA용 전극(9)에 고정된 볼범프이다.
이러한 구조를 가지는 반도체 장치에 있어서, 반도체 기판(1)에 관통전극(3)을 형성하는 방법의 제1 공정 S1 ~ 제6 공정 S6에 대하여, 아래에 설명한다.
(제1 공정 S1)
우선, 제1 공정 S1(도 2 참조)은, 도 4A, 도 4B, 도 4C에 각각 나타내는 3 공정으로 구성되어 있다.
제1 공정 S1(도 2 참조)의 도 4A에 나타내는 레지스트 마스크 형성공정에서는, 반도체 기판(1)의 능동소자(7)가 배치되어 있는 면(한쪽 면)(1a)에 금속전극(패드전극)(5)이 있다. 그리고, 금속전극(5)과 반도체 기판(1) 사이에는 층간절연막(2)이 있고, 반도체 기판(1)의 반대측 면(1b)에, 관통전극 형성부분(1c) 이외의 부분에, 일례로 두께 30㎛의 레지스트 마스크(30)를 형성하다.
이어서, 제1 공정 S1(도 2 참조)의 도 4B에 나타내는 관통구멍 형성용 드라이에칭공정에서는, 반도체 기판(1)의 상기 면(1a)과는 반대측 면(다른쪽 면)(1b)의 레지스트 마스크(30)로 덮이지 않은 부분, 즉, 관통전극 형성부분(1c)을, 드라이에칭에 의해, 층간절연막(2)에 도달하기까지 반도체 기판(1)을 에칭하여 반도체 기판(1)에 관통구멍(6)을 형성한다. 일례로, 반도체 기판(1)의 두께는 200㎛, 관통구멍(6)의 입구 직경은 100㎛, 관통구멍(6)은, 관통구멍 축중심에 대하여 89°경사진 테이퍼 형상이다.
이어서, 제1 공정 S1(도 2 참조)의 도 4C에 나타내는 애싱공정에서는, 상기 에칭 후, 애싱에 의하여, 레지스트 마스트(30)를 반도체 기판(1)의 반대측 면(1b)에서 모두 제거한다.
상기 드라이에칭공정(제1 공정 S1) 후, 세정공정을 행하는 것이 바람직하다. 세정공정이란, 관통구멍(6) 내 및 반도체 기판(1)의 반대측 면(1b)의 표면의 에칭생성물을 제거하기 위한 또는 이물질을 제거하기 위한 공정이다. 일례로, 세정액으로는, 이물질을 제거할 때는 깨끗한 물을 사용하고, 산화막 드라이에칭 후(도 2의 제1 공정 S1)의 반응생성물을 제거할 때는 황산을 사용하는 것이 바람직하다.
(제2 공정 S2)
그 후, 도 4D에 나타내는 바와 같이, 제2 공정 S2(도 2 참조)에서, 관통구멍(6) 내의 저면 및 측면과 반도체 기판(1)의 관통구멍(6)의 개구측 표면(반도체 기판(1)의 반대측 면(다른쪽 면)(1b)에, CVD에 의해 절연막(4)을 각각 형성한다. 일례로, 관통구멍(6)의 개구측 표면(1b)의 절연막(4)(도 4D의 4a 참조)의 두께는 3㎛, 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b참조)의 두께는 0.2㎛이다. 통상, 상기 CVD 처리에서는, 관통구멍(6) 내에 TEOS(Tetraethoxysilane)의 래디컬이 도달하는 확률이 낮아지므로, 도 5A에 나타내는 바와 같이, 관통구멍(6) 내의 저면의 절연막(4)(도 5A의 4b 참조)의 두께보다도, 반도체 기판(1)의 관통구멍(6)의 개구측 표면(1b)의 절연막(4)(도 5A의 4a 참조)의 두께쪽이 두꺼워지도록 퇴적시킨다. 그 때문에, 관통구멍(6) 내의 개구측 표면(1b) 부근의 관통구멍(6)의 측면에 부착하는 절연막(4)(도 5A의 4c 참조)의 두께는, 반도체 기판(1)의 관통구멍(6)의 개구측 표면(1b)의 절연막(4)(도 5A의 4a 참조)의 두께와 거의 같으며, 관통구멍(6)의 개구측 표면(1b)에서 관통구멍(6)의 저면에 걸쳐 서서히 적어진다. 그리고, 관통구멍(6)의 저면 부근의 측면에 부착하는 절연막(4)(도 5A의 4c 참조)의 두께는, 관통구멍(6)의 저면에 부착하는 절연막(4)(도 5A의 4b 참조)의 두께와 거의 같아진다. 또한, 도 19D는, 개략도시로서, 이 설명과는 치수적으로 다르게 도시되어 있다.
(제3 공정 S3)
이어서, 도 4E에 나타내는 바와 같이, 제3 공정 S3(도 2 참조)에서, 관통구멍(6)의 측면의 절연막(4)(도 4E의 4c 참조)을 에칭하지 않도록, 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b 참조)의 부분(일례로, 두께 0.2㎛의 부분)의 전부 및 반도체 기판(1)의 관통구멍(6)의 개구측 표면(1b)의 절연막(4)(도 4D의 4a 참조)의 일부를 드라이에칭에 의해 제거하고, 관통구멍(6)의 저면에 있어서 패드전극(5)의 하면측의 티탄을 노출시킨다. 즉, 반도체 기판(1)에 형성된 관통구멍(6)의 저면에서 패드전극(5)까지 존재하는, 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b 참조)과 층간절연막(2)을 동시에 에칭가공한다. 이로써, 반도체 기판(1)에 형성된 관통구멍(6)의 저면에서 패드전극(5)까지의 절연막(4b)과 층간절연막(2)을 에칭으로 제거함으로써, 관통구멍(6)을 더욱 층간절연막(2) 내까지 연장하고, 반도체 기판(1)의 상기 한쪽 면(1a)의 상기 전극(5)을 상기 관통구멍(6)의 상기 저면에 노출시킨다. 통상, 평행평판형 드라이에칭장치를 이용한 경우, 드라이에칭장치의 진공용기 내의 압력이 높아서 평균자유행정이 짧고, 이온 또는 래디컬의 충돌이 빈번하게 발생하기 때문에, 절연막(4) 및 층간절연막(2)의 에칭에 기여하는 이온 및 래디컬이 관통구멍(6) 내에 도달하는 것이 곤란하다. 그 때문에, 관통구멍(6) 내의 저면의 절연막(4) 및 층간절연막(2)의 에칭레이트가 관통구멍(6)의 개구측 표면(1b)의 절연막(4)(도 4D의 4a 참조)의 에칭레이트보다도 현저하게 낮아지고, 관통구멍(6) 내의 저면의 절연막(4) 및 층간절연막(2)을 에칭 제거하기 전에, 표면(1b)의 절연막(4)이 없어져 버린다.
그래서, 저압으로 방전을 유지할 수 있는 유도결합 플라즈마장치(도 6 참조)를 이용하고, 나아가, 5Pa 이하의 고진공으로 에칭함으로써, 관통구멍(6)의 저면의 절연막(4)의 에칭레이트와 관통구멍(6)의 개구측 표면(1b)의 절연막(4)의 에칭레이트를 가까이 할 수 있다. 진공도의 하한치는, 실용상, 방전의 유지가 가능한 0.1 Pa이다.
일례로서, 도 6의 유도결합 플라즈마장치에서 행하는 상기 제3 공정 S3의 에칭에 대하여 설명한다.
도 6에서 나타내는 바와 같이, 진공실(10a)을 내부에 가지는 동시에 접지된 예를 들면 원통형상의 진공용기(10) 내의 하부전극(15)에 반도체 기판(1)을 얹고, 진공용기(10) 내에 에칭가스의 일례로서, CHF₃, 산소, 아르곤과의 혼합가스를 각각 20sccm, 2sccm, 100sccm 만, 가스공급장치의 일례로 기능하는 가스도입유닛(11)에서 진공용기(10)의 측벽의 가스공급구(11a)를 개재하여 진공용기(10) 내에 공급한다. 그리고, 진공용기(10) 내를 배기하는 배기장치의 일례로서 터보분자펌프(12)와, 진공용기(10)의 저면의 배기구(21)의 열림정도(開度)를 조정하는 압력조정밸브 및 메인밸브(13)에 의해, 진공용기(10) 내의 압력을 1Pa로 유지한다. 여기서는, 터보분자펌프(12)와 압력조정밸브 및 메인밸브(13) 등에 의하여, 압력제어장치의 일례를 구성하고 있다. 하부전극(15)은, 진공용기(10) 내에 복수개의 지주인 절연체(60)를 개재하여 배치하고 있다. 하부전극(15)에 대향하여 진공용기(10)의 상부 원형개구에, 일례로서 석영(石英)으로 구성되는 동시에 원형의 유전체창(16)이 설치되어 있다. 유전체창(16)의 외측의 상면 근방에는 코일(17)이 설치되어 있다. 이 코일(17)에는, 정합기(14a)를 개재하고, 플라즈마 발생용 고주파전력 공급장치의 일례로서의 고주파전원(14)이 접속되어 있다. 고주파전원(14)에 의하여, 일례로 13.56㎒의 고주파전력을, 코일(17)에 정합기(14a)를 개재하여 공급한다. 이로써, 코일(17)에서 발생한 전자파를 유전체창(16)을 개재하여 진공용기(10) 내에 통과시키고, 유도결합형 플라즈마를, 진공용기(10) 내의 하부전극(15)의 상방 공간 및 그 주변에 발생시킬 수 있다. 상기한 압력상태를 유지하면서, 유도결합 플라즈마용 코일(17)에 1200W의 고주파전력을 고주파전원(14)에서 정합기(14a)를 개재하여 인가함으로써, 플라즈마를 진공용기(10) 내에 발생시킨다. 또한, 상기 하부전극(15)에 200W의 고주파전력을 고주파전원(19)에서 정합기(19a)를 개재하여 인가함으로써, 자기 바이어스를 발생시킨다. 이로써, 플라즈마 중의 이온을 반도체 기판(1)을 향해 가속시켜서, 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4) 및 관통구멍(6) 내의 절연막(4) 및 층간절연막(2)을 에칭가공한다. 드라이에칭 시의 진공용기(10) 내에 도입하는 가스는, 적어도 1 종류의 퍼플루오로카본(Perfluorocarbon)을 포함한 가스이다. 상기 예에서는, CHF₃를 이용하고 있는데, 이것에 한정되는 것은 아니며, CF₄, C₄F8, C₂F6, 또는 CH₂F₂ 등의 퍼플루오로카본을 이용해도 좋다. 이러한 장치로, 상기 제3 공정 S3를 행할 수 있다.
그래서, 상기 제2 공정 S2(도 4D 참조)에서 상기 반도체 기판(1)의 다른쪽 면(1b)에 퇴적하는 절연막(4)(도 4D의 4a 참조)의 두께 A와 상기 관통구멍(6)의 저면에 퇴적하는 절연막(4)(도 4D의 4b 참조)의 두께 B와, 상기 반도체 기판(1)의 한쪽 면(1a)의 층간절연막(2)의 두께 C와, 상기 제3 공정 S3(도 4E 참조)에서 상기 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)(도 4D의 4a 참조)을 제거하는 에칭속도 D와, 상기 제2 공정 S2에서 형성된 상기 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b 참조)과 상기 층간절연막(2)의 두께 C를 제3 공정 S3에서 에칭하는 평균의 에칭속도 E와의 사이에서는, 이하의 관계식이 성립하게 된다.
(B + C) / A < E / D ..... (식 1)
바꿔말하면, 이 관계식이 성립하도록, 패드전극(5) 아래의 층간절연막(2)의 두께 C와, 제2 공정 S2의 CVD의 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)(도 4D의 4a 참조)의 두께 A 및 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b 참조)의 두께 B와, 제3 공정 S3의 드라이에칭공정에 있어서의 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)(도 4D의 4a 참조)의 에칭속도 D 및 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b 참조)과 상기 층간절연막(2)의 두께 C와의 에칭속도 E를 설정한다. 상기 식 1을 만족한 두께 및 드라이에칭 조건으로 가공함으로써, 도 5B에 나타내는 바와 같은 단면구조의 관통구멍(6) 및 절연막(4)을 얻을 수 있다.
상기 (E / D)의 값은, 반도체 기판(1)의 전면에 있어서의 면내균일성을 고려하고, 5% ~ 10%의 안전계수를 전망하여, (E / D) × (1.05 ~ 1.10)의 값으로 해도 좋다.
여기서, 에칭속도 E의 산출방법의 예로서는, 다음의 하나를 사용한다.
(1) 반도체 기판(1)에 형성된 복수의 관통구멍(6) 중, 적어도 1개 이상의 관통구멍(6)의 저면의 절연막(4b)의 평균 에칭속도를 에칭속도 E로 한다.
(2) 복수의 관통구멍(6)의 저면의 절연막(4b)을 구성하는 막의 적어도 1개의 에칭속도를 산출하고, 이것을 전체의 에칭속도 E로 한다.
(3) 복수의 관통구멍(6)의 저면의 절연막(4c)를 구성하는 막의 적어도 1개의 에칭속도를 산출하고, 산출한 에칭속도에, 각각의 절연막(4c)에 대응하는 계수를 계산하는 것으로, 구해진 값의 평균 에칭속도를 에칭속도 E로 한다.
(4) 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4a)의 에칭속도를 산출하고, 산출한 에칭속도에, 관통구멍(6)의 저면의 절연막(4b)의 에칭속도로 환산하는 계수를 계산하고, 구해진 값의 평균 에칭속도를 에칭속도 E로 한다.
여기서, 제2 및 제3의 공정 S2 및 S3에 있어서, 드라이에칭 방법을 종래의 방법으로 실시하면, 도 13과 같이, 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)이 삭감하고 합선되어 버린다.
상기 실시형태의 이 제3 공정 S3의 하나의 실시예에 대하여 설명한다. 일례로서, 패드전극(5) 아래의 층간절연막(2)의 두께 C가 1㎛, 제2 공정 S2에 있어서의 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)인 퇴적막의 두께 A 및 관통구멍(6)의 저면의 절연막(4)의 두께 B가 각각 3㎛ 및 0.2㎛, 제3 공정 S3에 있어서의 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)의 에칭속도 D 및 관통구멍(6)의 저면의 절연막(4)과 상기 층간절연막(2)의 두께 C의 에칭속도 E가 각각 400㎚/분 및 300㎚/분으로 한다. 따라서, 식 1에 각각의 값을 대입한다.
(B + C) / A = (0.2㎛ + 1㎛) / 3㎛ = 0.4
E / D = 300㎚ / 분 / 400㎚ / 분 = 0.75
0.4 < 0.75
이로써, 이 실시예에서는, 식 1이 성립하고 있다.
여기서, 관통구멍(6)의 저면의 절연막(4)의 두께 B = 0.2㎛와, 층간절연막(2)의 두께 C = 1㎛를, 관통구멍(6)의 저면의 절연막(4)의 에칭속도 E = 300㎚ / 분으로 에칭할 때의 시간으로서, (B + C) / E = (0.2㎛ + 1㎛) / 300㎚ / 분 = 4분으로 계산할 수 있다. 따라서, 제3 공정 S3의 에칭처리시간이, 상기 계산에서는 4분간의 처리이지만, 반도체 기판(1)의 전면에 있어서의 면내균일성으로서 ±5%를 고려하여 넣고, 약 30%의 오버에칭을 포함하여, 5분간 에칭처리를 실시했다. 이 때, 관통구멍(6)의 저면의 절연막(4)(도 4D의 4b 참조)은 모두 제거되고, 패드전극(5)의 하면측의 티탄이 관통구멍(6)의 저면에 노출된다. 또한, 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)(도 4D의 4a 참조)의 나머지 절연막(4a)의 두께 F는 1㎛이었다. 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)의 두께 F가 300㎚까지 허용가능하다(바꿔말하면, 잔류막 두께가 300㎚까지 허용가능하다)고 하면, 제2 공정 S2에서, 반도체 기판(1)의 다른쪽 면(1b)에 퇴적하는 절연막(4A)의 두께가 2.3㎛이어도 좋다.
(제4 공정 S4)
이어서, 제3 공정 S3에 이어지는 제4 공정 S4(도 2 참조)에서는, 스패터법에 의하여 금속막을 관통구멍(6)의 내부에 부착시키기 위하여, 우선, 제5 공정 S5의 도금을 위한 시드층(32)을 형성한다(도 4F 참조). 일례로서, 관통전극(3)의 전극재료로서 구리를 사용하기 때문에, 구리의 시드층(32)을 형성한다. 또한, 시드층(32)의 밀착층(31)의 일례로서 티탄을 사용할 수 있다. 관통구멍(6)의 저면에 부착하는 티탄의 밀착층(31)의 두께의 일례로서는 50㎚ 정도이다. 따라서, 티탄보다 구성하는 밀착층(31)을, 우선, 관통구멍(6)의 측면 및 저면과 관통구멍(6)의 개구측의 반도체 기판(1)의 다른쪽 면(1b)에 스패터법에 의해 형성한다. 그 후, 밀착층(31) 위에 시드층(32)을 스패터법에 의해 형성한다.
(제5 공정 S5)
이어서, 제5 공정 S5(도 2 참조)에서, 상기 티탄의 밀착층(31) 및 구리의 시드층(32)에 각각 전류를 흘려보냄으로써, 구리의 전해도금을 행하고, 관통구멍(6)의 내부 및 다른쪽 면(1b)에 구리를 성장시켜서, 구리의 도전층(32a)을 형성한다(도 4G의 32a 참조). 이 결과, 반도체 기판(1)의 다른쪽 면(1b)에 금속층(31, 32, 32a)을 형성하는 동시에, 관통구멍(6)의 측면 및 저면에 금속층(31, 32, 32a)을 형성하여 관통전극(3)을 형성하고, 관통전극(3)에 의하여, 제3 공정 S3에서 노출시킨 반도체 기판(1)의 한쪽 면(1a)의 전극(5)과 반도체 기판(1)의 다른쪽 면(1b)의 금속층(31, 32, 32a)을 접속시킨다.
(제6 공정 S6)
이어서, 제6 공정 S6(도 2 참조)에서, 반도체 기판(1)의 반대측 면(1b)에 형성된 구리의 도전층(32a)에 대하여 회로형성을 행하기 위한 레지스트 마스크(33)를 형성한다. 즉, 구리의 도전층(32a)에 레지스트 마스크(33)를 전면에 도포한 후(도 4H 참조), 회로형성 불필요부분을 노광(露光)하고, 현상(現像)에 의해 노광된 부분을 제거하며, 남은 레지스트 마스크(33a)를 베이킹(baking)하고, 회로형성부분에만 레지스트 마스크(33a)를 형성한다(도 4I 참조). 그 후, 에칭에 의하여, 레지스트 마스크(33a)로 덮이지 않은 부분의 도전층(32a)을 제거한다(도 4J 참조).
마지막으로, 남은 레지스트 마스크(33a)를 애싱에 의해 제거하고, 도전층(32a)으로 구성되는 전극배선의 형성을 행한다(도 4K 참조).
하나의 실시예에 대하여, 이하에 설명한다. 상기 제2 공정 S2의 CVD 공정에 있어서, 평행평판형의 CVD 장치를 이용했다. 가스는 TEOS를 이용하는 TEOSCVD를 행한다. TEOS의 유량(流量)으로서 2g/min을 CVD 챔버 내에 공급하고, CVD 챔버로 플라즈마를 발생시켜서, 반도체 기판(1)에 절연막(4)을 퇴적했다. CVD에 의한 절연막(4)의 형성에 대해서도, 상기한 드라이에칭과 마찬가지로, 압력으로 관통구멍(6) 내에 퇴적하기 쉬운지 아닌지가 결정된다. 반도체 기판(1)에 도달하는 래디컬 외에, 관통구멍(6) 내에 침입하는 래디컬량으로 관통구멍(6)의 저면에 부착하는 양이 결정되고, 퇴적하여 형성된 절연막(4)의 두께가 결정된다. 퇴적하여 형성된 절연막(4)은, 실리콘 산화막, 또는 실리콘 질화막이고, 플라즈마 CVD, 열 CVD, 또는, 상압 CVD에 의하여 형성된다. 또한, 여기서는, 상기 퇴적의 방법으로서, CVD를 예로 들었지만, 스패터에 의한 실리콘 산화막의 생성, 및 증착에 의한 합성수지 혹은 실리콘 산화막의 생성에도 좋다. 이렇게 생성하면, 특히, 관통구멍(6) 내에 래디컬이 도달하는 양을 감소시킬 수 있고, 관통구멍(6) 내의 저면의 절연막(4)(도 5A의 4b 참조)의 두께보다도, 반도체 기판(1)의 관통구멍(6)의 개구측 표면(1b)의 절연막(4)(도 5A의 4a 참조)의 두께 쪽이 두꺼워지도록 퇴적시킬 수 있다.
상기 제3 공정 S3에 있어서, 상기 진공용기(10) 내의 압력이 높을 때는, 평균 자유행정이 짧아지고, 이온이 중성입자와 충돌할 확률이 증가하기 때문에, 이온이 감속하여 관통구멍(6)의 저면에 도달하지 않는다고 생각된다.
도 7에, 반도체 기판(1)의 다른쪽 면(표면)(1b)의 절연막(4)의 에칭속도 D와 관통구멍(6) 내의 저면의 절연막(4)의 에칭속도 E의 비(E / D)의 압력의존성을 나타낸다. 상기 진공용기(10) 내의 압력이 고진공이 될수록, 관통구멍(6) 내의 저면의 절연막(4)의 에칭속도 E가 향상하고, 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)의 에칭속도 E에 관통구멍(6) 내의 저면의 절연막(4)의 에칭속도 D가 가까워지는 것을 알 수 있다.
도 8은, 상기 식 1에서 기술한 제3 공정 S3에서, 반도체 기판(1)의 다른쪽 면(1b)의 나머지 절연막(4)의 두께 F가 0.3㎛가 되기 위하여 필요한 절연막(4) 두께의 압력의존성을 나타내고 있다. 관통구멍(6) 내의 저면의 절연막(4)의 에칭속도 E가 감속하기 때문에, 상기 진공용기(10) 내의 압력이 증가할수록, 에칭처리시간이 연장된다.
도 9는, 에칭처리 후의 반도체 기판(1)의 다른쪽 면(1b)의 나머지 절연막(4)의 두께 F가 0.3㎛으로 했을 때, 필요한 에칭속도의 면내균일성을 나타내고 있다. 예를 들면, 상기 진공용기(10) 내의 압력이 1Pa일 때, 필요한 에칭속도의 면내균일성은 ±13%인데 반해, 실제 에칭속도의 면내균일성은 ±5% 정도이기 때문에, 0.3㎛는 충분히 확보된다. 그러나, 진공용기(10)의 압력이 8Pa일 때, 필요한 에칭속도의 면내균일성은 ±3.3%이기 때문에, 실제 에칭속도의 면내균일성이 ±5%였던 때에는, 면내의 절연막(4)의 일부가 제거되고, 실리콘의 반도체 기판(1)이 노출하는 것을 의미하고 있다. 그 때문에, 실리콘의 반도체 기판과 전극이 접속하고, 누출을 발생시킨다(도 14A의 화살표 Z 참조). 이러한 누출의 발생을 방지하기 위하여, 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)이 0.3㎛ 이상의 필요한 두께를 확보하면서, 제3 공정 S3의 드라이에칭에 있어서의 에칭속도의 면내균일성 ±5% 정도인 것부터, 제3 공정 S3의 드라이에칭 처리의 진공용기(10) 내의 압력은, 5Pa 이하로 하는 것이 바람직하다. 여기서, 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)의 나머지 두께 F가 0.3㎛ 이상인 것은, 절연내압 특성을 확보하기 위해서이다. 이렇게 하면, 상세하게는 후술하겠지만, 도 14B에 나타내는 바와 같이, 실리콘의 반도체 기판(1)과 전극(5)이 접속하지 않고, 양자의 부재간에서의 누출 발생을 방지할 수 있다.
또한, 압력 5Pa에서 방전을 유지하기 위해서는, 고밀도 플라즈마 소스가 필요하고, 상기 실시형태에서는, 고밀도 플라즈마 소스로서는 유도결합 플라즈마를 들었는데, 이것에 한정되는 것이 아니라, 전자사이크로트론공조 플라즈마, 헬리콘 플라즈마, VHF 플라즈마, 또는, 마그네트론 RIE를 사용하는 것이 적당하다.
제4 공정 S4에 있어서, 상기 실시형태에서는, 일례로서, 스패터를 이용하여 밀착층의 티탄 및 전극 시드층의 구리를 생성하는 것을 설명했는데, CVD에 의해 폴리실리콘 또는 텅스텐을 밀착층 및 전극 시드층으로서 생성할 수도 있다.
여기서, 반도체 기판(1)의 위에 배치하고 있는 회로가 능동소자(7)인 것을 설명했는데, 능동소자(7)는 트랜지스터, 전하결합소자, PN접합, 피에조(piezo)에 의한 저항변화 또는 전압변화 또는 온도변화소자, SHG(2차 고주파발생소자), 또는 비선형 광학효과를 이용한 소자 등의 광도파로(光導波路)의 증폭소자, 액정, 또는 발광소자이다.
상기 실시형태에 의하면, 제3 공정 S3에 있어서, 상기 제2 공정 S2에서 형성한 상기 관통구멍(6)의 상기 저면의 상기 절연막(4b), 및 상기 반도체 기판(1)의 상기 한쪽 면(1a)에 있는 상기 층간절연막(2)을 동시에 에칭가공하고, 상기 관통구멍(6)의 상기 저면의 상기 절연막(4b) 및 층간절연막(2)을 제거하여 상기 반도체 기판(1)의 상기 한쪽 면(1a)의 전극(5)을 노출시키도록 하고 있다. 따라서, 종래, 층간절연막을 에칭에 의해 제거하는 공정과, 관통구멍의 저면의 절연막을 에칭에 의해 제거하는 공정을 별도로 행하였던 경우와 비교하여, 에칭공정을 1회로 공용화할 수 있고, 공정수가 적어지며, 필요한 장치도 적어지기 때문에 단시간에 처리할 수 있으며, 생산성이 향상하는 동시에 제조비용을 저감할 수 있다. 여기서, 종래의 관통구멍 내의 층간절연막의 제거를 위한 드라이에칭공정과 관통구멍의 저면의 절연막 제거를 위한 드라이에칭공정을 공용화하기 위해서는, 일례로서, CVD 및 드라이에칭공정의 반도체 기판(1)의 다른쪽 면(1b)의 절연막(4)의 두께 및 에칭속도 등을 상기한 식 1에 근거하여 설정하면 된다. 이렇게 함으로써, 1 공정 만큼의 장치가 불필요하게 되고, 단시간에 처리할 수 있으며, 제조비용을 저감할 수 있다던 효과를 확실하게 나타낼 수 있다.
또한, 능동소자측의 면에 있는 패드전극(5)이 노출되는 회수가 1회가 되고, 패드전극(5)이 깎일 가능성이 적어지며, 패드전극(5)과, 능동소자측의 면(1a)은 반대측 면(다른쪽 면)(1b)의 도전층(32a)을 관통전극(3)에서 전기적으로 확실하게 접속할 수 있는 동시에, 관통전극(3)과 반도체 기판(1)의 합선을 방지할 수 있고, 신뢰성 향상을 확보할 수 있다.
여기서, 상기 실시형태에 의한 관통전극(3)의 작성방법에 따라 작성된 관통전극(3)을 가지는 반도체 기판(1)으로 구성되는 상기 반도체 장치의 동작과 상기 관통전극(3) 부근의 구성과의 관계에 대하여 거듭 설명한다.
도 1은, 본 발명의 상기 실시형태에 의한 관통전극(3)의 작성방법에 따라 작성된 관통전극(3)을 가지는 반도체 기판(1)의 단면도를 나타내고, 도 3은, 그 반도체 기판(1)을 구비하는 반도체 장치의 단면도를 나타낸다. 도 14B에 관통전극(3)의 패드전극(5) 부근의 단면도를 나타낸다.
반도체 장치의 동작 시에는, 반도체 기판(1)의 온도가 상승한다. 이 때, 반도체 기판(1)의 온도는 80℃ ~ 120℃ 정도로까지 상승하고 있다. 반도체 장치의 동작 시의 동작보증온도가 -55℃ 이상인 경우에는, 최대의 온도상승은, 120℃ + 55℃ = 175℃인 것에서 170℃ 정도로 예상할 수 있다. 반도체 기판(1)의 실리콘 선팽창계수가 2.6E-6 / K ~ 3.5E-6 / K 이기 때문에, 200㎛ 두께의 반도체 기판(1)은, 0.1㎛ 정도, 두께방향으로 팽창한다. 한편, 절연막(4)인 실리콘 산화막의 선팽창계수는 0.4E-6 / K ~ 0.55E-6 / K 이기 때문에, 절연막(4)의 두께방향의 팽창은 0.01㎛이고, 절연막(4)의 뒤틀림 양은 0.05%이다. 절연막(4)인 실리콘 산화막의 영률이 73GPa이기 때문에, 절연막(4)의 내부응력은 37MPa가 된다.
CVD에 의하여 관통구멍(6) 내에 절연막(4)으로서 성막한 막이 실리콘 산화막이라면, 상기 내부응력만으로는 절연막(4)의 파단에 이르는 일은 없다. 그러나, 반도체 장치로서 동작하고, 절연막(4)인 실리콘 산화막에 열(熱)스트레스가 반복하여 지속적으로 걸림으로써, 절연막(4)의 수명이 짧아지고, 응력이 가장 큰 개소에서 절연막(4)이 파단하는 일이 있다. 예를 들면, 도 14A 및 도 15A에 나타내는 종래예의 구조에서는, 실리콘의 반도체 기판(101)의 관통구멍(106) 내에서의 절연막(104)의 형상(반도체 기판(101)의 두께방향에 대한 반도체 기판(101)과 절연막(104)의 계면 경사각도)은 89°정도의 테이퍼형상이 되고, 층간절연막(102)의 형상(반도체 기판(101)의 두께방향에 대한 절연막(104)과 층간절연막(102)의 계면 경사각도)은 60°정도의 테이퍼형상이 된다. 이 때문에, CVD에 의하여 성막된 실리콘 산화막의 절연막(104)에 있어서, 층간절연막(102)과 반도체 기판(101)의 계면 부근(도 15A의 화살표 X 참조)에서 경사각도가 89°정도에서 60°정도로 변하기 때문에, 절연막(104)에 대한 인장(引長)의 벡터가 변하게 된다. 이 결과, 응력이 절연막(104)에 걸리고(도 15A의 화살표 Y 참조), 반도체 장치로서의 사용을 반복하면, 절연막(104)인 실리콘 산화막이 파단하게 된다. 이 때문에, 반도체 장치의 사용 도중에 절연성이 망가지고, 반도체 장치의 오동작, 경우에 따라서는 화재가 발생하게 된다.
또한, 층간절연막(102)의 부근에서는, 절연막(104)과 반도체 기판(101)의 실리콘에 있어서 계면저항이 낮기 때문에, 층간절연막(102)과 절연막(104) 사이의 계면을 따라, 전극(105)에서 반도체 기판(101)을 향해 전류가 흐르기 쉬워, 절연파괴, 또는 전기 누출이 발생할 가능성이 있다(도 14A의 화살표 Z 및 도 15B의 화살표 Z 참조).
이것에 대하여, 본 발명의 상기 실시형태에 있어서는, 제2 공정 S2 및 제3 공정 S3에 있어서, CVD에 의한 관통구멍(6)의 저면의 절연막(4)과 층간절연막(2)을 동시에 가공하기 위하여, 제4 공정 S4에서 성막하는 금속전극(도전층)(32a)에 대해, 절연막(4)과 층간절연막(2)의 2종류의 절연막으로 반도체 기판(1)에 대하여 절연을 행할 수 있다(도 16A 및 도 16B 참조). 즉, 도 16A 및 도 16B에 확대하여 나타내는 바와 같이, 반도체 기판(1)의 두께치수 내에서는, 금속전극(32a)은, 관통구멍(6)의 측면에 형성된 절연막(4)에 의해 반도체 기판(1)에 대하여 절연되어 있다. 반도체 기판(1)의 한쪽 면(1a)에서 전극(5)의 사이에는, 절연막(4)의 일부가 층간절연막(2) 내에 들어가기 때문에, 금속전극(32a)은, 층간절연막(2) 내에 들어간 절연막(4)에 의해 반도체 기판(1)에 대하여 절연되는 동시에, 그 후는, 층간절연막(2)에만 의하여 절연되게 되어 있다.
이러한 구조에서는, 예를 들면, 실리콘의 반도체 기판(1)의 관통구멍(6) 내에서의 절연막(4)의 형상(반도체 기판(1)의 두께방향에 대한 반도체 기판(1)과 절연막(4)의 계면 경사각도)는 89°정도의 테이퍼 형상이 되고, 층간절연막(2)의 형상(반도체 기판(1)의 두께방향에 대한 금속전극(도전층)(32a)과 층간절연막(2)의 계면 경사각도)은 60°정도의 테이퍼 형상이 된다. 이 때문에, CVD에 의하여 성막된 실리콘 산화막의 절연막(4)에 있어서, 층간절연막(2)과 반도체 기판(1)의 계면 부근에서는, 관통구멍(6) 내의 절연막(4)이 층간절연막(2) 내에 들어간 상태가 되어 있고, 상기 계면 부근에서 경사각도가 없으며, 층간절연막(2)과 반도체 기판(1)의 계면 부근에서의 절연막(4)에 대한 인장의 벡터가 없어진다. 따라서, 반도체 장치 즉, 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 제1 공정 S1의 실리콘 에칭에 있어서, 반도체 기판(1)의 실리콘에 대하여, 층간절연막(2)의 선택비가 200 정도이기 때문에, 예를 들면, 30%의 오버에칭 시에 층간절연막(2)을 면내에서는 0.0㎛ ~ 0.3㎛ 정도 깎기 위하여, 실리콘의 반도체 기판(1)과 층간절연막(2)의 계면 부근에서는, 제2 공정 S2의 CVD에서 성막하는 절연막(4)이, 관통구멍(6)의 저면에서, 0.3㎛ 정도, 층간절연막(2) 측에 들어가 있다. 층간절연막(2) 측에 들어가는 수치로서 0.3㎛ 정도로 한 것은, 패드전극(5)까지 도달하지 않도록 하기 위함으로, 패드전극(5)까지 도달하지 않으면 임의의 값으로 좋다.
층간절연막(2)은, 적어도 1종류 이상의 절연막으로 구성되어 있고, 소자분리의 열산화막, 질화실리콘, 논도프드 실리콘 글래스, BP 도프드 실리콘 글래스, 저유전율 절연막의 조합 또는 그 중 하나로 괜찮다.
또한, 상기 여러가지 실시형태 중 임의의 실시형태를 적절히 조합함으로써, 각각이 가지는 효과를 나타내게 할 수 있다.
본 발명의 관통전극의 형성방법 및 반도체 장치는, 반도체 기판의 한쪽 면의 능동소자를 포함하는 전자회로와 반도체 기판의 다른쪽 면의 도전층을 전기적으로 접속하는 관통전극의 형성에 있어서, 저비용으로 형성가능하고, 반도체 장치로서 신뢰성도 확보할 수 있다.
본 발명은, 첨부도면을 참조하면서 바람직한 실시형태와 관련하여 충분하게 기재되어 있는데, 이 기술에 숙련된 사람들에게는 여러가지의 변형 또는 수정은 명백한 일이다. 그러한 변형 또는 수정은, 첨부한 청구의 범위에 의한 본 발명의 범위에서 벗어나지 않는 한, 그 안에 포함된다고 이해해야 한다.

Claims (10)

  1. 반도체 기판의 한쪽 면에 층간절연막이 형성되는 동시에 상기 층간절연막에 능동소자를 포함하는 전자회로가 배치되고, 상기 전자회로에 접속되는 동시에 상기 한쪽 면 위에 설치된 전극과, 상기 반도체 기판의 다른쪽 면측에 형성된 도전층을 관통전극에서 접속하는 관통전극의 형성방법에 있어서,
    상기 전극을 향해 다른쪽 면에서 상기 층간절연막까지 통하는 관통구멍을 상기 반도체 기판에 형성하는 제1 공정과,
    상기 관통구멍의 측면 및 저면과 상기 다른쪽 면에 절연막을 형성하는 제2 공정과,
    상기 저면에 형성된 상기 절연막과 상기 전극 위의 상기 층간절연막을 에칭가공하는 것으로 상기 전극 중 한쪽 면측의 표면을 노출시키는 제3 공정과,
    상기 반도체 기판의 상기 다른쪽 면, 및 상기 관통구멍의 측면 및 저면에 금속층을 각각 형성하여 상기 관통전극을 형성하고, 상기 관통전극에 의하여, 상기 제3 공정에서 노출시킨 상기 전극과 상기 금속층을 접속시킨 제4 공정을 구비하는 관통전극의 형성방법.
  2. 청구항 1에 있어서,
    상기 제2 공정에 있어서 상기 다른쪽 면에 형성하는 상기 절연막의 두께 A와 상기 관통구멍의 상기 저면에 형성하는 상기 절연막의 두께 B와, 상기 한쪽 면의 상기 층간절연막의 두께 C와, 상기 제3 공정에 있어서 상기 다른쪽 면의 상기 절연막을 상기 에칭으로 제거할 때의 에칭속도 D와, 상기 제2 공정에서 형성된 상기 관통구멍의 상기 저면의 상기 절연막과 상기 층간절연막의 두께 C를 에칭할 때의 평균 에칭속도 E와의 관계가,
    (B + C) / A < E < D
    인 관통전극의 형성방법.
  3. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 제1 공정에 있어서, 관통구멍 형성 시에, 상기 다른쪽 면의 관통전극 형성부분 이외의 부분을 덮는 레지스트 마스크를 상기 다른쪽 면에 배치하고, 상기 레지스트 마스크로 덮이지 않은 상기 관통전극 형성부분의 상기 반도체 기판에 상기 관통구멍을 형성하여, 그 후, 상기 레지스트 마스크를 상기 다른쪽 면에서 제거하는 관통전극의 형성방법.
  4. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 제1 공정 및 상기 제2 공정에 있어서, 세정공정을 포함하는 관통전극의 형성방법.
  5. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 제3 공정은, 제2 공정에서 형성한 상기 관통구멍의 상기 저면의 상기 절연막과 상기 관통구멍의 상기 저면과 상기 전극 사이에 있는 상기 층간절연막을 드라이에칭에 의해 가공하고, 상기 관통구멍의 상기 저면의 상기 절연막과 상기 관통구멍의 상기 저면과 상기 전극 사이에 있는 상기 층간절연막을 제거하여 상기 관통구멍을 상기 층간절연막 내까지 더욱 연장하고, 상기 한쪽 면의 상기 전극을 상기 관통구멍의 상기 저면에 노출시키는 관통전극의 형성방법.
  6. 청구항 1 또는 청구항 2 중 어느 한 항에 있어서,
    상기 제2 공정에 있어서, 상기 절연막을 형성할 때, 열(熱) CVD, 플라즈마 CVD, 상압(常壓) CVD, 및 TEOSCVD 중 어느 하나를 사용하는 관통전극의 형성방법.
  7. 청구항 5에 있어서,
    상기 제3 공정의 에칭을 드라이에칭으로 행하는 동시에, 상기 관통구멍의 상기 저면의 상기 절연막 및 상기 한쪽 면에 있으면서 상기 관통구멍의 상기 저면과 상기 전극 사이에 있는 상기 층간절연막을 상기 드라이에칭으로 가공할 때, 고밀도 플라즈마 소스인 유도결합 플라즈마, 헬리콘 플라즈마, 전자사이클로트론공조 플라즈마, VHF 플라즈마 소스 중 어느 하나를 사용하여 드라이에칭용의 플라즈마를 발생시키는 관통전극의 형성방법.
  8. 청구항 5에 있어서,
    상기 제3 공정의 에칭을 드라이에칭으로 행할 때, 상기 반도체 기판을 배치하는 드라이에칭용 진공용기 내에 도입하는 드라이에칭용 가스압력이 5Pa 이하인 관통전극의 형성방법.
  9. 상기 청구항 1 또는 청구항 2에 기재된 상기 관통전극의 형성방법에 의하여 형성된 관통전극을 가지는 상기 반도체 기판으로 구성되는 반도체 장치.
  10. 반도체 기판의 한쪽 면에 층간절연막이 형성되는 동시에 상기 층간절연막에 능동소자를 포함하는 전자회로가 배치되고, 상기 전자회로에 접속되는 동시에 상기 한쪽 면 위에 설치된 전극과, 상기 반도체 기판의 다른쪽 면측에 형성된 도전층을 관통전극에서 접속하는 반도체 장치에 있어서,
    상기 관통전극과 상기 반도체 기판 사이에 동시에 상기 관통구멍 내에 배치되어 상기 관통전극과 상기 반도체 기판을 절연하는 절연막과,
    상기 한쪽 면에 배치되어 상기 전극과 상기 반도체 기판을 절연하고, 또한, 상기 관통전극에 접촉하는 층간절연막을 구비하는 반도체 장치.
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