CN102017099A - 贯通电极的形成方法及半导体装置 - Google Patents

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Abstract

本发明提供一种贯通电极的形成方法及半导体装置。利用贯通电极(3)将半导体基板(1)一侧的面(1a)的电极(5)和半导体基板另一侧的面(1b)连接。在半导体基板，自半导体基板另一侧的面至一侧的面的层间绝缘膜(2)形成通孔(6)，在通孔的侧面及底面、以及半导体基板另一侧的面上形成绝缘膜(4)，同时蚀刻加工所形成的通孔底面的绝缘膜及层间绝缘膜，从而以到达半导体基板一侧的面的电极的方式形成通孔。

Description

贯通电极的形成方法及半导体装置
技术领域
本发明涉及一种半导体装置，该半导体装置在半导体基板一侧的面上具有包含有源元件的电子电路，并利用贯通所述半导体基板的贯通电极将所述半导体基板一侧的面上的电极和所述半导体基板另一侧的面的导电层电连接。而且，涉及一种如上所述的贯通电极的形成方法及具备具有所述贯通电极的所述半导体基板的半导体装置。
背景技术
为了降低集成电路的封装面积，代替现有的引线接合而使用贯通半导体基板101的贯通电极103(例如参照专利文献1的图5)。图17～图19G分别是贯通现有的半导体基板101的贯通电极103的结构图、制作流程图及工序图。
参照图17～图19G说明现有的半导体基板的制造方法。
在半导体基板101一侧的面101a上形成晶体管等有源元件107(参照图20)后，在层间绝缘膜102内形成焊盘电极105。另一方面，为了自半导体基板101另一侧的面101b电连接所述层间绝缘膜102内的焊盘电极105，按照图18所示的流程制成贯通电极103。在此，图17的焊盘电极105和图20的有源元件107处于半导体基板101的相同面101a。层间绝缘膜102的厚度为1μm，作为焊盘电极105的材质使用铝(厚度800nm)，并且，作为密接层而使用氮化钛及钛(将氮化钛和钛合在一起的厚度为200nm)的三层结构。在此，作为密接层，既可以是仅使用氮化钛的150nm的厚度，也可以是仅使用钛的150nm的厚度，还可以是将氮化钛和钛加在一起的膜厚为150nm。在焊盘电极105的表面侧，作为钝化膜108而形成有厚度1μm的氮化硅。另外，半导体基板101使用p型掺杂的硅，利用研磨机使其变薄(图21)。在现有技术中，将硅的半导体基板101减薄至厚度200μm。焊盘电极105的大小为150μm×150μm。另外，如图20及图21所示，利用载体基板120覆盖半导体硅基板101的有源元件107侧的面，以便利用载体基板120保护有源元件107及其他电极。载体基板120使用玻璃。
以下，说明按照图18所示的流程制作贯通电极103的方法。
首先，如图19A所示，在第十一工序中，通过蚀刻在半导体基板101上形成通孔106。在此，在半导体基板101的配置有有源元件107(参照图20)的面101a上存在焊盘电极(金属电极)105。另外，在焊盘电极105和半导体基板101之间存在层间绝缘膜102，在半导体基板101的相反侧的面101b上，在贯通电极形成部分101c之外的部分制作厚度30μm的抗蚀剂掩模130。
接着，如图19B所示，对半导体基板101的相反侧的面101b的未被抗蚀剂掩模130覆盖的部分、即贯通电极形成部分101c，利用干式蚀刻，蚀刻半导体基板101至层间绝缘膜102，以形成通孔106。作为示例，图17的半导体硅基板101的厚度为200μm、通孔106的入口直径为100μm、通孔106为89°的锥形。
接着，如图19C所示，在蚀刻后，通过灰化处理，自半导体基板101的相反侧的面101b将抗蚀剂掩模130全部除去。
之后，如图19D所示，在第十二工序中，利用干式蚀刻将通孔106底面的层间绝缘膜102的1μm的厚度部分全部除去，以使所述焊盘电极105的下表面侧的钛在通孔106的底面内露出。
接着，如图19E所示，在第十三工序中，在通孔106的底面及侧面、以及半导体基板101的通孔106的开口侧的表面(半导体基板101的相反侧的面101b)，利用CVD法形成绝缘膜104。通孔106的开口侧的表面的绝缘膜104的厚度为2μm、通孔106底面的绝缘膜104的厚度为0.2μm。关于通孔106侧面的绝缘膜104的厚度，附着于通孔106的表面101b附近的侧面的绝缘膜104的厚度，与半导体基板101的相反侧的面101b的绝缘膜104的厚度大致相等，并自通孔106的表面101b侧朝向底面侧逐渐减小，附着于通孔106底面附近的侧面的绝缘膜104的厚度，与附着于通孔106底面的绝缘膜104的厚度大致相同。图19D是简略图示，该图19D图示的尺寸与上述说明存在差异。
接着，如图19F所示，在第十四工序中，以不蚀刻通孔106侧面的绝缘膜104的方式，利用干式蚀刻将通孔106底面的绝缘膜104的0.5μm厚度的部分及半导体基板101的通孔106开口侧的表面101b的绝缘膜104的一部分除去，使所述焊盘电极105下表面侧的钛再次在通孔106的底面露出。
接着，在第十五工序中，利用溅射法使金属膜131附着于通孔106的内部，以形成为用于第十六工序的电镀的晶种层。作为现有例的技术，作为贯通电极103的金属膜的电极材料而使用铜。另外，作为密接层而使用钛。附着于通孔106底面的钛的厚度为50nm左右。另外，密接层用钛在通孔106的侧面及底面、以及通孔106侧的半导体基板101的表面101b形成。
接着，在第十六工序中，通过使电流流到所述钛及铜，进行铜的电解电镀，在通孔106的内部及表面101b使铜生长以更厚地形成金属层131，从而构成贯通电极103。
接着，虽未具体图示，但在第十七工序中，利用抗蚀剂掩模的形成及蚀刻，形成电极配线图案，之后除去抗蚀剂掩模。
接着，如图22所示，在最终工序中，如图17所示进行单片化。
并且，在专利文献1及专利文献2的示例中，在通孔蚀刻加工后，在半导体基板101的两面分别形成有电极。
另外，作为为了将硅基板表面的焊盘电极引出到该硅基板背面而形成贯通电极的方法，有专利文献3的示例。在专利文献3的示例中，自硅基板的背面蚀刻该硅基板和层间绝缘膜以形成将焊盘电极作为底面的贯通孔，并在该贯通孔的由硅基板构成的侧壁和该硅基板的背面形成绝缘膜，此后，以埋入该贯通孔的方式在绝缘膜上形成铜等金属材料，并且，将该金属材料加工成规定形状以形成电极。
另外，作为为了将半导体基板表面的焊盘电极引出到该半导体基板背面而形成贯通电极的方法，有专利文献4的示例。在专利文献4的示例中，蚀刻半导体基板表面的第一绝缘膜的一部分以形成开口部，自该开口部内形成焊盘电极后，形成第二绝缘膜。并且，形成具有比开口部的孔径大的开口孔径的通孔，形成自通孔内延伸至第二绝缘膜上的第三绝缘膜，通过蚀刻通孔底部的第三绝缘膜以使焊盘电极露出，并在通孔内形成贯通电极和配线层。
专利文献1：日本特开2006-114568号公报
专利文献2：日本特开2004-95849号公报
专利文献3：日本特开2005-093486号公报
专利文献4：日本特开2006-032699号公报
但是，在上述现有方法中，由于分两次分别进行蚀刻，故工序数增多，为了进行各自的工序而需要单独的装置，导致制造成本增大，并且，焊盘电极105两次被切削而存在可靠性降低的问题。
即，对于位于有源元件107侧的面的焊盘电极105而言例举如下问题：在第十二工序(层间绝缘膜102的蚀刻)及第十四工序(绝缘膜104的蚀刻)中，焊盘电极105露出两次，从而存在焊盘电极105被切削的问题。在焊盘电极105被切削的情况下，焊盘电极105和由电镀而形成的电极不连接而有可能脱开，从而有可能导致不能将有源元件107的电流向有源元件107侧的相反面导出。
另外，在第十二工序及第十四工序的氧化膜干式蚀刻工序中，由于通孔106开口侧的表面101b的氧化膜的蚀刻速度比通孔106内部的蚀刻速度快，因此也存在如下可能性，即表面101b的氧化膜被除去，导致在后工序中形成的作为金属层而形成的电镀电极131和半导体硅基板101短路。
另外，在上述专利文献1及专利文献2的示例中，在贯通蚀刻加工后，由于在半导体基板101的两面分别形成电极，因此，导致工序数增加。
另外，在上述专利文献3的示例中，由于在蚀刻硅基板时以及在蚀刻层间绝缘膜时，分别需要抗蚀剂掩模，因此，导致工序数增加。
另外，在上述专利文献4的示例中，由于在蚀刻层间绝缘膜(第一绝缘膜)时，通孔需要第二绝缘膜和第三绝缘膜这两个绝缘膜，因此导致工序数增加。
发明内容
因此，本发明的目的在于提供一种解决上述问题的贯通电极的形成方法及半导体装置，其能够使焊盘电极与贯通电极可靠地电连接，与此同时，能够防止贯通电极与半导体基板之间的短路，从而可以确保削减工序及提高可靠性。
为了实现上述目的，本发明如下构成。
根据本发明的第一形态，提供一种贯通电极的形成方法，在半导体基板一侧的面上形成有层间绝缘膜且在所述层间绝缘膜配置有包含有源元件的电子电路，利用贯通电极将与所述电子电路连接并设于所述一侧的面上的电极和形成于所述半导体基板另一侧的面侧的导电层相连接，所述贯通电极的形成方法的特征在于，具有如下工序：
第一工序，该工序在所述半导体基板形成自另一侧的面朝向所述电极而通到所述层间绝缘膜的通孔；
第二工序，该工序在所述通孔的侧面及底面、以及所述另一侧的面上形成绝缘膜；
第三工序，该工序通过对形成于所述底面的所述绝缘膜和所述电极上的所述层间绝缘膜进行蚀刻加工，使所述电极的一侧的面侧的表面露出；
第四工序，该工序在所述半导体基板的所述另一侧的面、以及所述通孔的侧面及底面上分别形成金属层而形成所述贯通电极，利用所述贯通电极使在所述第三工序中露出的所述电极和所述金属层连接。
根据本发明的第二形态，提供一种基于第一形态记载的贯通电极的形成方法，其特征在于，在所述第二工序中形成于所述另一侧的面的所述绝缘膜的厚度A和形成于所述通孔的所述底面的所述绝缘膜的厚度B、所述一侧的面的所述层间绝缘膜的厚度C、在所述第三工序中利用所述蚀刻来除去所述另一侧的面的所述绝缘膜时的蚀刻速度D、对在所述第二工序中形成的所述通孔的所述底面的所述绝缘膜和所述层间绝缘膜的厚度C进行蚀刻时的平均蚀刻速度E满足下述关系，
(B+C)/A＜E/D。
根据本发明的第三形态，提供一种基于第一形态或第二形态记载的贯通电极的形成方法，其特征在于，在所述第一工序中，当形成通孔时，在所述另一侧的面配置对所述另一侧的面的贯通电极形成部分之外的部分进行覆盖的抗蚀剂掩模，在所述半导体基板的未被所述抗蚀剂掩模覆盖的所述贯通电极形成部分形成所述通孔，之后，从所述另一侧的面除去所述抗蚀剂掩模。
根据本发明的第四形态，提供一种基于第一形态～第三形态中的任一种记载的贯通电极的形成方法，其特征在于，在所述第一工序及所述第二工序中包含清洗工序。
根据本发明的第五形态，提供一种基于第一形态～第四形态中的任一种记载的贯通电极的形成方法，其特征在于，在所述第三工序中，利用干式蚀刻对在第二工序中形成的所述通孔的所述底面的所述绝缘膜和位于所述通孔的所述底面与所述电极之间的所述层间绝缘膜进行加工，除去所述通孔的所述底面的所述绝缘膜和位于所述通孔的所述底面与所述电极之间的所述层间绝缘膜，将所述通孔进一步延伸至所述层间绝缘膜内，从而使所述一侧的面的所述电极在所述通孔的所述底面露出。
根据本发明的第六形态，提供一种基于第一形态～第五形态中的任一种记载的贯通电极的形成方法，其特征在于，在所述第二工序中，当形成所述绝缘膜时，使用热CVD、等离子体CVD、常压CVD及TEOSCVD中的任一种。
根据本发明的第七形态，提供一种基于第五形态记载的贯通电极的形成方法，其特征在于，当利用干式蚀刻进行所述第三工序的蚀刻、并且利用所述干式蚀刻对所述通孔的所述底面的所述绝缘膜及位于所述一侧的面且位于所述通孔的所述底面与所述电极之间的所述层间绝缘膜进行加工时，使用作为高密度等离子体源的电感耦合等离子体、螺旋波等离子体、电子回旋共振等离子体、VHF等离子体源中的任一种以产生用于干式蚀刻的等离子体。
根据本发明的第八形态，提供一种基于第五或第七形态记载的贯通电极的形成方法，其特征在于，当利用干式蚀刻进行所述第三工序的蚀刻时，向配置所述半导体基板的干式蚀刻用真空容器内导入的干式蚀刻用气体压力为5Pa以下。
根据本发明的第九形态，提供一种半导体装置，其特征在于，该半导体装置由半导体基板构成，所述半导体基板具有利用所述第一～第八形态中的任一形态所记载的贯通电极的形成方法形成的贯通电极。
根据本发明的第十形态，提供一种半导体装置，其在半导体基板一侧的面上形成有层间绝缘膜且在所述层间绝缘膜配置有包含有源元件的电子电路，利用贯通电极将与所述电子电路连接并设于所述一侧的面上的电极和形成于所述半导体基板另一侧的面侧的导电层连接，该半导体装置的特征在于，具有：
位于所述贯通电极和所述半导体基板之间且配置于所述通孔内以使所述贯通电极和所述半导体基板绝缘的绝缘膜；以及
配置于所述一侧的面上使所述电极和所述半导体基板绝缘且与所述贯通电极接触的层间绝缘膜。
发明效果
与以往分别进行利用蚀刻除去层间绝缘膜的工序和利用蚀刻除去通孔底面的绝缘膜的工序这种情况相比，本发明可以在一次蚀刻时共用蚀刻工序，工序数减少，所需要的装置也与一个工序相应地减少。因此，可以在短时间内进行处理，提高生产率，并且，可以降低制造成本。更具体地说，例如通过将蚀刻(例如氧化膜干式蚀刻)工序共用化并控制CVD及干式蚀刻等蚀刻工序的半导体基板另一侧的面的绝缘膜的形成速度及蚀刻速度，与一个工序相应的装置变得不需要，从而可以在短时间内进行处理，并且可以降低制造成本。另外，位于有源元件侧的面上的焊盘电极被露出的次数变为一次，焊盘电极被切削的可能性减小，可以将焊盘电极和贯通电极可靠地电连接，与此同时，可以防止贯通电极和半导体基板之间的短路，从而可以确保提高可靠性。
本发明的上述目的和特征、及其他目的和特征，可以通过对于附图的与优选实施方式相关联的接下来的记述使其更明了。
附图说明
图1是利用本发明实施方式的贯通电极的制作方法制成的贯通电极附近的半导体装置的概略剖面放大图；
图2是本发明上述实施方式的贯通电极的制作方法的流程图；
图3是使用利用本发明上述实施方式的贯通电极的制作方法制成的贯通电极的半导体装置的概略图；
图4A是本发明的上述实施方式的贯通电极的制作方法的工序图；
图4B是接着图4A的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4C是接着图4B的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4D是接着图4C的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4E是接着图4D的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4F是接着图4E的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4G是接着图4F的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4H是接着图4G的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4I是接着图4H的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4J是接着图4I的本发明的上述实施方式的贯通电极的制作方法的工序图；
图4K是接着图4J的本发明的上述实施方式的贯通电极的制作方法的工序图；
图5A是在本发明的上述实施方式的贯通电极的制作方法的干式蚀刻工序中加工通孔内的绝缘膜时通孔的概略剖面图；
图5B是在本发明的上述实施方式的贯通电极的制作方法的干式蚀刻工序中加工通孔内的绝缘膜时通孔的概略剖面图；
图6是在本发明的上述实施方式的贯通电极的制作方法中加工通孔的绝缘膜的干式蚀刻装置的概略剖面图；
图7是在本发明的上述实施方式的贯通电极的制作方法的第三工序中，表示半导体基板另一侧的面的绝缘膜的蚀刻速度与通孔内的底面绝缘膜的蚀刻速度之比的压力依存性的曲线图；
图8是表示在本发明的上述实施方式的贯通电极的制作方法的第二工序中，堆积于半导体基板另一侧的面的绝缘膜所需要的厚度的压力依存性的曲线图；
图9是表示在本发明的上述实施方式的贯通电极的制作方法的第二工序及第三工序中，确保半导体基板另一侧的面的剩余绝缘膜的厚度所需要的蚀刻速度均匀性的压力依存性的曲线图；
图10是说明将载体基板与具有利用本发明的上述实施方式的贯通电极的制作方法制成的贯通电极的半导体基板相贴合的工序的剖面图；
图11是接着图10说明所述半导体基板的薄化工序的剖面图；
图12是接着图11说明将所述半导体基板单片化来制造半导体装置之前的状态的剖面图；
图13是制作现有例的贯通电极时的剖面图，是在干式蚀刻工序中加工通孔内的绝缘膜时，通孔内的蚀刻速度低时的通孔形状剖面图；
图14A是用于说明根据现有例制作贯通电极时半导体硅基板和电极连接而产生泄露的状态的贯通电极的焊盘电极附近的剖面放大图；
图14B是用于说明利用本发明的上述实施方式的贯通电极的制作方法制作贯通电极时半导体硅基板和电极不连接而能够防止产生泄漏的状态的贯通电极的焊盘电极附近的剖面放大图；
图15A是为了说明在现有例的图14A中，因半导体装置工作中的温度上升产生形变而导致绝缘膜断裂的状态，将贯通电极的焊盘电极附近进一步放大后的剖面图；
图15B是为了说明在现有例的图14A中产生泄露的状态，将贯通电极的焊盘电极附近进一步放大后的剖面图；
图16A是为了说明在本发明的上述实施方式的图14B中，即便半导体装置工作中的温度上升也不产生形变而能够防止绝缘膜断裂，将贯通电极的焊盘电极附近进一步放大后的剖面图；
图16B是为了说明在本发明的上述实施方式的图14B中能够防止产生泄漏，将贯通电极的焊盘电极附近进一步放大后的剖面图；
图17是利用现有的贯通电极的制作方法制成的贯通电极附近的半导体装置的概略剖面放大图；
图18是现有的贯通电极的制作方法的流程图；
图19A是现有的贯通电极的制作方法的工序图；
图19B是接着图19A的现有的贯通电极的制作方法的工序图；
图19C是接着图19B的现有的贯通电极的制作方法的工序图；
图19D是接着图19C的现有的贯通电极的制作方法的工序图；
图19E是接着图19D的现有的贯通电极的制作方法的工序图；
图19F是接着图19E的现有的贯通电极的制作方法的工序图；
图19G是接着图19F的现有的贯通电极的制作方法的工序图；
图20是说明将载体基板与具有利用现有的贯通电极的制作方法制成的贯通电极的半导体基板相贴合的工序的剖面图；
图21是接着图20说明所述半导体基板的薄化工序的剖面图；
图22是接着图21说明将所述半导体基板单片化来制造半导体装置之前的状态的剖面图。
具体实施方式
在继续进行本发明的论述之前，在附图中，对于相同部件，标注相同附图标记。
参照图1～图16B说明本发明的实施方式的贯通电极3的制作方法。
图1表示利用本发明的上述实施方式的贯通电极3的制作方法制成的贯通电极3附近的半导体基板的概略剖面图。图2表示利用本发明的上述实施方式的贯通电极3的制作方法制成的贯通电极3的制作流程图。另外，图3是使用贯通半导体基板1的所述贯通电极3的半导体装置的概略图。
作为一例，半导体基板1的有源元件7侧的结构与上述背景技术中说明的结构相同，但并不限于此。
在半导体基板1一侧的面1a上形成包含晶体管等有源元件7的电子电路后(参照图3)，在层间绝缘膜2内形成焊盘(PAD)电极5。另一方面，为了自半导体基板1另一侧的面1b将半导体基板1另一侧的面1b的导电层32a和半导体基板1一侧的面1a的所述层间绝缘膜2内的焊盘电极5电连接，按照图2所示的流程，以贯通半导体基板1并且贯通层间绝缘膜2的一部分的方式制作贯通电极3。详细情况以下论述，贯通电极3由在覆盖通孔6的整个内面的绝缘膜4上和自半导体基板1一侧的面1a至电极5的层间绝缘膜2的通孔6a内连续形成的金属层等导体构成，其中该通孔6自另一侧的面1b至一侧的面1a贯通半导体基板1。因此，贯通电极3与半导体基板1由绝缘膜4绝缘，并且，在半导体基板1一侧的面1a的外侧，通过层间绝缘膜2与半导体基板1绝缘。
作为焊盘电极5的材料的示例，例举铝或钛，但也可以是多晶硅、钨、钽、氮化钛、氮化钽、金、或银等导电体。
层间绝缘膜2由至少一种以上的绝缘膜构成，可以是元件分离的热氧化膜、氮化硅、非掺杂硅玻璃、BP掺杂硅玻璃、低介电常数绝缘膜的组合或它们中的任一种。
在此，如图3所示，焊盘电极5和有源元件7位于半导体基板1的相同面1a。
作为一例，层间绝缘膜2的厚度为1μm、作为焊盘电极5的材质使用铝(厚度800nm)、作为密接层使用氮化钛及钛(使氮化钛和钛合在一起的厚度为200nm)。在此，作为密接层，既可以是仅使用氮化钛的150nm的厚度，也可以是仅使用钛的150nm的厚度，还可以是将氮化钛和钛加在一起的膜厚为150nm。在焊盘电极5的表面侧，作为钝化膜8，作为一例而形成有氮化硅(厚度1μm)。另外，半导体基板1作为一例使用p型掺杂的硅，利用研磨机使其减薄(图11)。如图10所示，作为一例，将半导体基板1减薄至厚度200μm。作为一例，焊盘电极5的大小为纵向150μm×横向150μm。另外，在利用研磨机减薄之前，作为一例，如图10及图11所示，利用载体基板20覆盖半导体基板1的有源元件7侧的面(钝化膜8侧的面)，以便利用载体基板20保护有源元件7及其他电极。载体基板20作为一例而使用玻璃。
接着，如图12所示，在最终工序中，将所述半导体基板1单片化来制造图3的半导体装置。
另外，在图1中，附图标记9是配置于半导体基板1另一侧的面1b的BGA(Ball Grid Array：球栅阵列)用电极。该BGA用电极9和焊盘电极5利用贯通电极3电连接。在图3中，附图标记9a是固定于BGA用电极9的球凸块。
以下对在具有如上所述结构的半导体装置中、在半导体基板1形成贯通电极3的方法的第一工序S1～第六工序S6进行说明。
(第一工序S1)
首先，第一工序S1(参照图2)由图4A、图4B、图4C分别表示的三个工序构成。
在第一工序S1(参照图2)的图4A所示的抗蚀剂掩模形成工序中，在半导体基板1的配置有有源元件7的面(一侧的面)1a上具有金属电极(焊盘电极)5。而且，在金属电极5和半导体基板1之间具有层间绝缘膜2，在半导体基板1的相反侧的面1b上，除贯通电极形成部分1c之外的部分，作为一例而形成厚度30μm的抗蚀剂掩模30。
接着，在第一工序S1(参照图2)的图4B所示的通孔形成用干式蚀刻工序中，对于半导体基板1的与所述面1a相反的一侧的面(另一侧的面)1b的未被抗蚀剂掩模30覆盖的部分、即贯通电极形成部分1c，利用干式蚀刻蚀刻半导体基板1直至到达层间绝缘膜2，以便在半导体基板1形成通孔6。作为一例，半导体基板1的厚度为200μm，通孔6的入口直径为100μm，通孔6为相对于通孔轴芯倾斜89°的锥形。
接着，在第一工序S1(参照图2)的图4C所示的灰化处理工序中，在进行上述蚀刻后，通过灰化处理，自半导体基板1的相反侧的面1b除去所有的抗蚀剂掩模30。
优选在所述干式蚀刻工序(第一工序S1)之后进行清洗工序。清洗工序是用于除去通孔6内及半导体基板1的相反侧的面1b表面的蚀刻生成物或除去异物的工序。作为一例，优选在除去异物时，作为清洗液而使用纯水，在除去氧化膜干式蚀刻后(图2的第一工序S1)的反应生成物时作为清洗液而使用硫酸。
(第二工序S2)
此后，如图4D所示，在第二工序S2(参照图2)中，利用CVD在通孔6内的底面及侧面、以及半导体基板1的通孔6的开口侧表面(半导体基板1的相反侧的面(另一侧的面)1b)分别形成绝缘膜4。作为一例，通孔6的开口侧表面1b的绝缘膜4(参照图4D的4a)的厚度为3μm、通孔6底面的绝缘膜4(参照图4D的4b)的厚度为0.2μm。通常，在上述CVD处理中，由于TEOS(Tetraethoxysilane：正硅酸乙酯)的基团到达通孔6内的概率低，因此，如图5A所示，相比通孔6内的底面的绝缘膜4(参照图5A的4b)的厚度，半导体基板1的通孔6的开口侧表面1b的绝缘膜4(参照图5A的4a)的厚度更厚地堆积。因此，附着于通孔6内的开口侧表面1b附近的通孔6侧面的绝缘膜4(参照图5A的4c)的厚度，与半导体基板1的通孔6的开口侧表面1b的绝缘膜4(参照图5A的4a)的厚度大致相等，自通孔6的开口侧表面1b朝向通孔6的底面逐渐减小。另外，附着于通孔6底面附近的侧面的绝缘膜4(参照图5A的4c)的厚度，与附着于通孔6底面的绝缘膜4(参照图5A的4b)的厚度大致相同。另外，图4D是简略图示，该图4D图示的尺寸与上述说明存在差异。
(第三工序S3)
接着，如图4E所示，在第三工序S3(参照图2)中，以不蚀刻通孔6侧面的绝缘膜4(参照图4E的4c)的方式，利用干式蚀刻将通孔6底面的绝缘膜4(参照图4D的4b)的所有部分(作为一例，厚度0.2μm的部分)及半导体基板1的通孔6的开口侧表面1b的绝缘膜4(参照图4D的4a)的一部分除去，以便在通孔6的底面使焊盘电极5下表面侧的钛露出。即，对自形成于半导体基板1的通孔6的底面至焊盘电极5存在的、通孔6底面的绝缘膜4(参照图4D的4b)和层间绝缘膜2同时进行蚀刻加工。由此，利用蚀刻来除去自形成于半导体基板1的通孔6的底面至焊盘电极5的绝缘膜4b和层间绝缘膜2，从而将通孔6进一步延伸至层间绝缘膜2内，以便将半导体基板1的所述一侧的面1a的所述电极5在所述通孔6的所述底面露出。通常，在使用平行平板型干式蚀刻装置时，由于干式蚀刻装置的真空容器内的压力高，因此，平均自由行程短、离子或基团的碰撞频繁地产生，故有助于蚀刻绝缘膜4及层间绝缘膜2的离子及基团难以到达通孔6内。因此，相比通孔6的开口侧表面1b的绝缘膜4(参照图4D的4a)的蚀刻率，通孔6内的底面绝缘膜4及层间绝缘膜2的蚀刻率显著降低，在将通孔6内的底面绝缘膜4及层间绝缘膜2蚀刻除去之前，表面1b的绝缘膜4已被除掉。
于是，通过使用在低压下能够维持放电的电感耦合等离子体装置(参照图6)，而且在5Pa以下的高真空中进行蚀刻，可以使通孔6底面的绝缘膜4的蚀刻率和通孔6的开口侧表面1b的绝缘膜4的蚀刻率接近。在实用方面，真空度的下限值为能够维持放电的0.1Pa。
作为一例，对使用图6的电感耦合等离子体装置进行的前述第三工序S3的蚀刻进行说明。
如图6所示，在内部具有真空室10a且在被接地的例如圆筒形状的真空容器10内的下部电极15上载置半导体基板1，作为蚀刻气体的一例，从作为气体供给装置的一例而起作用的气体导入单元11经由真空容器10侧壁的气体供给口11a向真空容器10内分别供给20sccm的CHF3、2sccm的氧及100sccm的氩的混合气体。接着，利用作为对真空容器10内部进行排气的排气装置的一例的涡轮分子泵12和调节真空容器10底面的排气口21的开度的压力调节阀及主阀13，将真空容器10内的压力保持在1Pa。在此，利用涡轮分子泵12和压力调节阀及主阀13等，构成压力控制装置的一例。下部电极15经由作为多根支柱的绝缘体60配置于真空容器10内。与下部电极15对置地在真空容器10的上部圆形开口，作为一例设有由石英构成且呈圆形的电介体窗16。在电介体窗16外侧的上表面附近设有线圈17。作为用于产生等离子体的高频电力供给装置的一例的高频电源14，经由匹配器14a与该线圈17连接。利用高频电源14，作为一例将13.56MHz的高频电力经由匹配器14a供给到线圈17。由此，使自线圈17产生的电磁波经由电介体窗16通过真空容器10内，从而可以使电感耦合型等离子体产生于真空容器10内的下部电极15的上方空间及其周边。通过保持上述压力状态并且将1200W的高频电力自高频电源14经由匹配器14a施加于电感耦合等离子体用线圈17，从而使等离子体产生于真空容器10内。另外，通过将200W的高频电力自高频电源19经由匹配器19a施加于所述下部电极15，从而产生自偏压。由此，使等离子体中的离子朝向半导体基板1加速，以便对半导体基板1另一侧的面1b的绝缘膜4及通孔6内的绝缘膜4以及层间绝缘膜2进行蚀刻加工。干式蚀刻时导入真空容器10内的气体为至少包含一种全氟碳化物的气体。虽然在上述例中使用CHF3，但并不限于此，也可以使用CF4、C4F8、C2F6、或CH2F2等全氟碳化物。可以利用如上所述的装置进行前述第三工序S3。
在此，在前述第二工序S2(参照图4D)中堆积于所述半导体基板1另一侧的面1b的绝缘膜4(参照图4D的4a)的厚度A和堆积于所述通孔6底面的绝缘膜4(参照图4D的4b)的厚度B、所述半导体基板1一侧的面1a的层间绝缘膜2的厚度C、在前述第三工序S3(参照图4E)中除去所述半导体基板1另一侧的面1b的绝缘膜4(参照图4D的4a)的蚀刻速度D、在第三工序S3中对在前述第二工序S2中形成的所述通孔6底面的绝缘膜4(参照图4D的4b)和所述层间绝缘膜2的厚度C进行蚀刻的平均蚀刻速度E之间，使以下的关系式成立。
(B+C)/A＜E/D.....(式1)
换言之，为了使该关系式成立，对焊盘电极5下方的层间绝缘膜2的厚度C、第二工序S2的CVD的半导体基板1另一侧的面1b的绝缘膜4(参照图4D的4a)的厚度A及通孔6底面的绝缘膜4(参照图4D的4b)的厚度B、第三工序S3的干式蚀刻工序中半导体基板1另一侧的面1b的绝缘膜4(参照图4D的4a)的蚀刻速度D及通孔6底面的绝缘膜4(参照图4D的4b)和所述层间绝缘膜2的厚度C的蚀刻速度E进行设定。通过在满足上述式1的厚度及干式蚀刻条件下进行加工，可以得到图5B所示的剖面结构的通孔6及绝缘膜4。
考虑到半导体基板1整个面的面内均匀性，预计5％～10％的安全系数，可以将所述(E/D)的值设为(E/D)×(1.05～1.10)的值。
在此，作为蚀刻速度E的算出方法的示例，使用以下任一种。
(1)将形成于半导体基板1的多个通孔6中的、至少一个以上的通孔6底面的绝缘膜4b的平均蚀刻速度作为蚀刻速度E。
(2)算出构成多个通孔6底面的绝缘膜4b的膜中的至少一个的蚀刻速度，并将其作为整体的蚀刻速度E。
(3)算出构成多个通孔6底面的绝缘膜4c的膜中的至少一个的蚀刻速度，并在算出的蚀刻速度上乘以与各个绝缘膜4c对应的系数，从而将求得的值的平均蚀刻速度作为蚀刻速度E。
(4)算出半导体基板1另一侧的面1b的绝缘膜4a的蚀刻速度，并在算出的蚀刻速度上乘以换算为通孔6底面的绝缘膜4b的蚀刻速度的系数，将求得的值的平均蚀刻速度作为蚀刻速度E。
在此，在第二工序S2及第三工序S3中，若利用现有方法实施干式蚀刻方法，则如图13所示，半导体基板1另一侧的面1b的绝缘膜4被消除而导致短路。
对所述实施方式的该第三工序S3的一个实施例进行说明。作为一例，将焊盘电极5下方的层间绝缘膜2的厚度C设为1μm、将第二工序S2中的半导体基板1另一侧的面1b的绝缘膜4即堆积膜的厚度A及通孔6底面的绝缘膜4的厚度B分别设为3μm及0.2μm、将第三工序S3中的半导体基板1另一侧的面1b的绝缘膜4的蚀刻速度D及通孔6底面的绝缘膜4和所述层间绝缘膜2的厚度C的蚀刻速度E分别设为400nm/分及300nm/分。将各值代入式1中。
(B+C)/A＝(0.2μm+1μm)/3μm＝0.4
E/D＝300nm/分/400nm/分＝0.75
0.4＜0.75
由此，在该实施例中，式1成立。
在此，作为以通孔6底面的绝缘膜4的蚀刻速度E＝300nm/分对通孔6底面的绝缘膜4的厚度B＝0.2μm和层间绝缘膜2的厚度C＝1μm进行蚀刻时的时间，可以计算出(B+C)/E＝(0.2μm+1μm)/300nm/分＝4分钟。于是，通过上述计算，第三工序S3的蚀刻处理时间为4分钟，但若作为半导体基板1的整个面的面内均匀性考虑为±5％，则包含约30％的过度蚀刻在内实施了5分钟的蚀刻处理。此时，通孔6底面的绝缘膜4(参照图4D的4b)被全部除去，焊盘电极5底面侧的钛在通孔6的底面露出。另外，半导体基板1另一侧的面1b的绝缘膜4(参照图4D的4a)的剩余绝缘膜4a的厚度F为1μm。若能够容许半导体基板1另一侧的面1b的绝缘膜4的厚度F达到300nm(换言之，能够容许残留膜厚达到300nm)，则在第二工序S2中，堆积于半导体基板1另一侧的面1b的绝缘膜4A的厚度可以是2.3μm。
(第四工序S4)
接着，在接着第三工序S3的第四工序S4(参照图2)中，为了利用溅射法使金属膜附着于通孔6内部，首先，形成用于第五工序S5的电镀的晶种层32(参照图4F)。作为一例，使用铜来作为贯通电极3的电极材料，从而形成铜的晶种层32。另外，作为晶种层32的密接层31的一例，可以使用钛。作为附着于通孔6底面的钛的密接层31的厚度的一例，为50nm左右。由此，首先将由钛构成的密接层31利用溅射法形成于通孔6的侧面及底面、以及通孔6开口侧的半导体基板1另一侧的面1b。此后，在密接层31之上利用溅射法形成晶种层32。
(第五工序S5)
接着，在第五工序S5(参照图2)中，通过使电流分别流到所述钛的密接层31及铜的晶种层32，进行铜的电解电镀，在通孔6的内部及另一侧的面1b上使铜生长以形成铜的导电层32a(参照图4G的32a)。其结果是，在半导体基板1另一侧的面1b上形成金属层31、32、32a，并且，在通孔6的侧面及底面形成金属层31、32、32a以形成贯通电极3，利用贯通电极3，将在第三工序S3中露出的半导体基板1一侧的面1a的电极5和半导体基板1另一侧的面1b的金属层31、32、32a连接。
(第六工序S6)
接着，在第六工序S6(参照图2)中，相对于在半导体基板1的相反侧的面1b上形成的铜的导电层32a，形成用于进行电路形成的抗蚀剂掩模33。即，在铜的导电层32a全面地涂覆抗蚀剂掩模33后(参照图4H)，对电路形成不需要部分进行曝光，并利用显影将被曝光的部分除去，对剩余的抗蚀剂掩模33a进行烘焙，从而仅在电路形成部分形成抗蚀剂掩模33a(参照图4I)。此后，利用蚀刻，将未被抗蚀剂掩模33a覆盖的部分的导电层32a除去(参照图4J)。
最后，通过灰化处理将剩余的抗蚀剂掩模33a除去，以形成由导电层32a构成的电极配线(参照图4K)。
以下对一个实施例进行说明。在前述第二工序S2的CVD工序中，使用了平行平板型CVD装置。气体使用TEOS而进行TEOSCVD。以2g/min的流量向CVD腔内供给TEOS，在CVD腔中产生等离子体，在半导体基板1上堆积绝缘膜4。对于基于CVD的绝缘膜4的形成，与前述干式蚀刻同样地，也由压力来确定是否容易堆积于通孔6内。除到达半导体基板1的基团之外，由侵入通孔6内的基团量确定附着于通孔6底面的量，以确定堆积形成的绝缘膜4的厚度。堆积形成的绝缘膜4为氧化硅膜或者氮化硅膜，通过等离子体CVD、热CVD或者常压CVD而形成。另外，在此作为所述堆积方法，虽然例举了CVD，但也可以是通过溅射来生成氧化硅膜、及通过蒸镀来生成合成树脂或氧化硅膜。若如上所述进行生成，则尤其可以减少基团到达通孔6内的量，相比通孔6内的底面绝缘膜4(参照图5A的4b)的厚度，可以使半导体基板1的通孔6开口侧的表面1b的绝缘膜4(参照图5A的4a)的厚度更厚地堆积。
在前述第三工序S3中，当所述真空容器10内的压力高时，由于平均自由行程短，离子与中性粒子碰撞的概率增加，因此，可认为离子减速而没有到达通孔6的底面。
图7表示半导体基板1另一侧的面(表面)1b的绝缘膜4的蚀刻速度D和通孔6内的底面的绝缘膜4的蚀刻速度E之比(E/D)的压力依存性。由该图可知，所述真空容器10内的压力越成为高真空，通孔6内的底面绝缘膜4的蚀刻速度E越高，通孔6内的底面绝缘膜4的蚀刻速度D越接近半导体基板1另一侧的面1b的绝缘膜4的蚀刻速度E。
图8表示在利用上述式1所述的第三工序S3中，为使半导体基板1另一侧的面1b的剩余绝缘膜4的厚度F成为0.3μm而所需要的绝缘膜4的厚度的压力依存性。由于通孔6内的底面绝缘膜4的蚀刻速度E减少，因此，所述真空容器10内的压力越增大，则蚀刻处理时间越延长。
图9表示蚀刻处理后的半导体基板1另一侧的面1b的剩余绝缘膜4的厚度F为0.3μm时所需要的蚀刻速度的面内均匀性。例如当所述真空容器10内的压力为1Pa时，所需要的蚀刻速度的面内均匀性为±13％，与此相对，实际的蚀刻速度的面内均匀性为±5％左右，因此，可充分确保0.3μm。但是，当真空容器10的压力为8Pa时，由于所需要的蚀刻速度的面内均匀性为±3.3％，故当实际的蚀刻速度的面内均匀性为±5％时，意味着面内的绝缘膜4的一部分被除去而使半导体硅基板1露出。因此，半导体硅基板与电极连接而导致产生泄漏(参照图14A的箭头Z)。为了防止产生如上所述的泄漏而使半导体基板1另一侧的面1b的绝缘膜4确保0.3μm以上的所需要的厚度，并且第三工序S3的干式蚀刻中的蚀刻速度的面内均匀性为±5％左右，因此，第三工序S3的干式蚀刻处理的真空容器10内的压力优选设为5Pa以下。在此，半导体基板1另一侧的面1b的绝缘膜4的剩余厚度F为0.3μm以上是为了确保绝缘耐压特性。若如上述进行设置，虽然详细情况后述，但如图14B所示，使半导体硅基板1和电极5不连接，防止在两部件之间产生泄漏。
另外，为了在压力5Pa下维持放电，需要高密度等离子体源，在前述实施方式中，作为高密度等离子体源，虽然例举了电感耦合等离子体，但并不限于此，可以适当使用电子回旋共振等离子体、螺旋波等离子体、VHF等离子体、或磁控管RIE。
在第四工序S4中，在前述实施方式中，作为一例说明了使用溅射来生成密接层的钛及电极晶种层的铜，但也可以利用CVD将多晶硅或钨作为密接层及电极晶种层而生成。
在此，虽然说明了配置于半导体基板1之上的电路为有源元件7，但有源元件7可以是晶体管、电荷耦合元件、PN结、基于压电的电阻变化或电压变化或温度变化元件、SHG(二次谐波产生元件)、或者使用非线性光学效应的元件等光波导的放大元件、液晶、或者发光元件。
根据上述实施方式，在第三工序S3中，对在前述第二工序S2中形成的所述通孔6的所述底面的所述绝缘膜4b、以及位于所述半导体基板1的所述一侧的面1a的所述层间绝缘膜2同时进行蚀刻加工，除去所述通孔6的所述底面的所述绝缘膜4b及层间绝缘膜2，以使所述半导体基板1的所述一侧的面1a的电极5露出。因此，与以往分别进行利用蚀刻除去层间绝缘膜的工序和利用蚀刻除去通孔底面的绝缘膜的工序这种情况相比，可以在一次蚀刻时共用蚀刻工序，使工序数减少，所需要的装置也减少，故可以在短时间内进行处理，可以提高生产率，并且，可以降低制造成本。在此，为了共用以往的用于除去通孔内的层间绝缘膜的干式蚀刻工序和用于除去通孔底面的绝缘膜的干式蚀刻工序，作为一例，基于上述式1来设定CVD及干式蚀刻工序的半导体基板1另一侧的面1b的绝缘膜4的厚度及蚀刻速度等即可。通过如上所述进行设定，与一个工序相对应的装置变得不需要，从而可以切实地起到能够在短时间内进行处理并能够降低制造成本的效果。
另外，位于有源元件侧的面上的焊盘电极5被露出的次数变为一次，焊盘电极5被切削的可能性减小，可以利用贯通电极3将焊盘电极5和有源元件侧的面1a相反侧的面(另一侧的面)1b的导电层32a可靠地电连接，与此同时，可以防止贯通电极3和半导体基板1之间的短路，可以确保提高可靠性。
在此，对由具有贯通电极3的半导体基板1构成的所述半导体装置的工作和所述贯通电极3附近的结构之间的关系进一步进行说明，其中，该贯通电极3利用上述实施方式中的贯通电极3的制作方法而制成。
图1表示具有利用本发明的上述实施方式的贯通电极3的制作方法制成的贯通电极3的半导体基板1的剖面图，图3表示具备该半导体基板1的半导体装置的剖面图。图14B表示贯通电极3的焊盘电极5附近的剖面图。
在半导体装置工作时，半导体基板1的温度上升。此时，半导体基板1的温度上升至80℃～120℃左右。当半导体装置工作时的工作允许温度为负55℃以上时，最大的温度上升为120℃+55℃＝175℃，因此，可以预计为170℃左右。半导体基板1的硅的线膨胀系数为2.6E-6/K～3.5E-6/K，因此，200μm厚的半导体基板1沿厚度方向膨胀0.1μm左右。另一方面，由于作为绝缘膜4的氧化硅膜的线膨胀系数为0.4E-6/K～0.55E-6/K，因此绝缘膜4在厚度方向上的膨胀为0.01μm，绝缘膜4的应变量为0.05％。由于作为绝缘膜4的氧化硅膜的杨式模量为73GPa，因此，绝缘膜4的内部应力成为37MPa。
若利用CVD在通孔6内作为绝缘膜4而成膜的膜为氧化硅膜，则仅根据上述内部应力不会导致绝缘膜4断裂。但是，当作为半导体装置工作时，因热应力反复持续地施加于作为绝缘膜4的氧化硅膜，故绝缘膜4的寿命缩短，有时在应力最大的部位绝缘膜4断裂。例如在图14A及图15A所示的现有例的结构中，在半导体硅基板101的通孔106内的绝缘膜104的形状(半导体基板101和绝缘膜104之间的界面相对于半导体基板101厚度方向的倾斜角度)形成89°左右的锥形，层间绝缘膜102的形状(绝缘膜104和层间绝缘膜102之间的界面相对于半导体基板101厚度方向的倾斜角度)形成60°左右的锥形。因此，在利用CVD成膜的氧化硅膜的绝缘膜104上，在层间绝缘膜102和半导体基板101之间的界面附近(参照图15A的箭头X)，倾斜角度自89°左右变为60°左右，因此，相对于绝缘膜104的拉伸的矢量改变。其结果是，最大应力施加于绝缘膜104(参照图15A的箭头Y)，若作为半导体装置反复使用，则导致作为绝缘膜104的氧化硅膜产生断裂。因此，在半导体装置的使用过程中绝缘性受损，从而导致半导体装置误工作、或根据不同情况而产生火灾。
另外，在层间绝缘膜102附近，对于绝缘膜104与半导体基板101的硅而言因界面电阻低，故电流容易沿着层间绝缘膜102和绝缘膜104之间的界面，自电极105朝向半导体基板101流动，从而有可能破坏绝缘或产生漏电(参照图14A的箭头Z及图15B的箭头Z)。
与此相对，在本发明的所述实施方式中，在第二工序S2及第三工序S3中，由于利用CVD同时加工通孔6底面的绝缘膜4和层间绝缘膜2，因此，相对于在第四工序S4中成膜的金属电极(导电层)32a，能够利用绝缘膜4和层间绝缘膜2这两种绝缘膜使上述金属电极32a相对于半导体基板1进行绝缘(参照图16A及图16B)。即，如图16A及图16B放大所示，在半导体基板1的厚度尺寸内，金属电极32a利用形成于通孔6侧面的绝缘膜4相对于半导体基板1被绝缘。在自半导体基板1一侧的面1a至电极5之间，绝缘膜4的一部分进入层间绝缘膜2内，因此，金属电极32a利用进入层间绝缘膜2内的绝缘膜4，相对于半导体基板1被绝缘，并且，此后该金属电极32a仅利用层间绝缘膜2被绝缘。
在如上所述的结构中，例如在半导体硅基板1的通孔6内的绝缘膜4的形状(半导体基板1和绝缘膜4之间的界面相对于半导体基板1厚度方向的倾斜角度)构成89°左右的锥形，层间绝缘膜2的形状(金属电极(导电层)32a和层间绝缘膜2之间的界面相对于半导体基板1厚度方向的倾斜角度)构成60°左右的锥形。因此，在利用CVD成膜的氧化硅膜的绝缘膜4上，在层间绝缘膜2和半导体基板1之间的界面附近，通孔6内的绝缘膜4成为进入层间绝缘膜2内的状态，在所述界面附近，不存在倾斜角度，相对于在层间绝缘膜2和半导体基板1之间的界面附近的绝缘膜4的拉伸矢量消失。因此，可以提高半导体装置即设备的可靠性。
另外，在第一工序S1的硅蚀刻中，相对于半导体基板1的硅，层间绝缘膜2的选择比为200左右，因此，例如在进行30％的过度蚀刻时，在面内将层间绝缘膜2切削0.0μm～0.3μm左右，于是在半导体硅基板1和层间绝缘膜2之间的界面附近，利用第二工序S2的CVD成膜的绝缘膜4在通孔6的底面向层间绝缘膜2侧进入0.3μm左右。作为进入层间绝缘膜2侧的数值而设为0.3μm左右是为了使其不到达焊盘电极5，只要不到达焊盘电极5，该数值可以是任意的值。
层间绝缘膜2由至少一种以上的绝缘膜构成，也可以是元件分离的热氧化膜、氮化硅、非掺杂硅玻璃、BP掺杂硅玻璃、低介电常数绝缘膜的组合、或者它们中的任一种。
另外，通过将上述各种实施方式中的任意实施方式适当组合，可以起到各实施方式具有的效果。
工业实用性
本发明的贯通电极的形成方法及半导体装置在形成将半导体基板一侧的面的包含有源元件的电子电路与半导体基板另一侧的面的导电层电连接的贯通电极时，可以低成本地形成，并且作为半导体装置也可以确保可靠性。
参照附图并与优选实施方式相关联地充分记载了本发明，但对于本领域技术人员而言，毫无疑义可以进行各种变形或修正。这些变形或修正只要不脱离权利要求保护的本发明的范围，应理解为都包含在本发明的范围内。

Claims (10)

1.一种贯通电极的形成方法，
在半导体基板一侧的面上形成有层间绝缘膜且在所述层间绝缘膜配置有包含有源元件的电子电路，利用贯通电极将与所述电子电路连接并设于所述一侧的面上的电极和形成于所述半导体基板另一侧的面侧的导电层相连接，所述贯通电极的形成方法的特征在于，具有如下工序：
第一工序，该工序在所述半导体基板形成自另一侧的面朝向所述电极而通到所述层间绝缘膜的通孔；
第二工序，该工序在所述通孔的侧面及底面、以及所述另一侧的面上形成绝缘膜；
第三工序，该工序通过对形成于所述底面的所述绝缘膜和所述电极上的所述层间绝缘膜进行蚀刻加工，使所述电极的一侧的面侧的表面露出；
第四工序，该工序在所述半导体基板的所述另一侧的面、以及所述通孔的侧面及底面上分别形成金属层而形成所述贯通电极，利用所述贯通电极使在所述第三工序中露出的所述电极和所述金属层连接。
2.如权利要求1所述的贯通电极的形成方法，其特征在于，
在所述第二工序中形成于所述另一侧的面的所述绝缘膜的厚度A和形成于所述通孔的所述底面的所述绝缘膜的厚度B、所述一侧的面的所述层间绝缘膜的厚度C、在所述第三工序中利用所述蚀刻来除去所述另一侧的面的所述绝缘膜时的蚀刻速度D、对在所述第二工序中形成的所述通孔的所述底面的所述绝缘膜和所述层间绝缘膜的厚度C进行蚀刻时的平均蚀刻速度E满足下述关系，
(B+C)/A＜E/D。
3.如权利要求1或2所述的贯通电极的形成方法，其特征在于，
在所述第一工序中，当形成通孔时，在所述另一侧的面配置对所述另一侧的面的贯通电极形成部分之外的部分进行覆盖的抗蚀剂掩模，在所述半导体基板的未被所述抗蚀剂掩模覆盖的所述贯通电极形成部分形成所述通孔，之后，从所述另一侧的面除去所述抗蚀剂掩模。
4.如权利要求1或2所述的贯通电极的形成方法，其特征在于，
在所述第一工序及所述第二工序中包含清洗工序。
5.如权利要求1或2所述的贯通电极的形成方法，其特征在于，
在所述第三工序中，利用干式蚀刻对在第二工序中形成的所述通孔的所述底面的所述绝缘膜和位于所述通孔的所述底面与所述电极之间的所述层间绝缘膜进行加工，除去所述通孔的所述底面的所述绝缘膜和位于所述通孔的所述底面与所述电极之间的所述层间绝缘膜，将所述通孔进一步延伸至所述层间绝缘膜内，从而使所述一侧的面的所述电极在所述通孔的所述底面露出。
6.如权利要求1或2所述的贯通电极的形成方法，其特征在于，
在所述第二工序中，当形成所述绝缘膜时，使用热CVD、等离子体CVD、常压CVD及TEOSCVD中的任一种。
7.如权利要求5所述的贯通电极的形成方法，其特征在于，
当利用干式蚀刻进行所述第三工序的蚀刻、并且利用所述干式蚀刻对所述通孔的所述底面的所述绝缘膜及位于所述一侧的面且位于所述通孔的所述底面与所述电极之间的所述层间绝缘膜进行加工时，使用作为高密度等离子体源的电感耦合等离子体、螺旋波等离子体、电子回旋共振等离子体、VHF等离子体源中的任一种以产生用于干式蚀刻的等离子体。
8.如权利要求5所述的贯通电极的形成方法，其特征在于，
当利用干式蚀刻进行所述第三工序的蚀刻时，向配置所述半导体基板的干式蚀刻用真空容器内导入的干式蚀刻用气体压力为5Pa以下。
9.一种半导体装置，其特征在于，
由半导体基板构成，该半导体基板具有利用权利要求1或2所述的贯通电极的形成方法形成的贯通电极。
10.一种半导体装置，其在半导体基板一侧的面上形成有层间绝缘膜且在所述层间绝缘膜配置有包含有源元件的电子电路，利用贯通电极将与所述电子电路连接并设于所述一侧的面上的电极和形成于所述半导体基板另一侧的面侧的导电层连接，该半导体装置的特征在于，具有：
位于所述贯通电极和所述半导体基板之间且配置于所述通孔内以使所述贯通电极和所述半导体基板绝缘的绝缘膜；以及
配置于所述一侧的面上使所述电极和所述半导体基板绝缘且与所述贯通电极接触的层间绝缘膜。
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