KR20010039894A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20010039894A
KR20010039894A KR1020000054439A KR20000054439A KR20010039894A KR 20010039894 A KR20010039894 A KR 20010039894A KR 1020000054439 A KR1020000054439 A KR 1020000054439A KR 20000054439 A KR20000054439 A KR 20000054439A KR 20010039894 A KR20010039894 A KR 20010039894A
Authority
KR
South Korea
Prior art keywords
hole
film
etching
semiconductor device
metal
Prior art date
Application number
KR1020000054439A
Other languages
English (en)
Other versions
KR100354282B1 (ko
Inventor
다바루겐지
요시까와가즈노리
요꼬이다까히로
데라따니아께미
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20010039894A publication Critical patent/KR20010039894A/ko
Application granted granted Critical
Publication of KR100354282B1 publication Critical patent/KR100354282B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

폴리실리콘 플러그(4)를 피복하도록 실리콘 산화막(3)을 형성한다. 보잉 형상의 홀(5a)를 형성한다. 배리어 메탈(6) 및 메탈막(7)을 형성하여, 소정의 이방성 에칭을 순차 실시한다. RIE-lag 효과에 의해, 홀(5a)의 측면과 메탈막(7) 간에 위치하는 배리어 메탈(6)의 에칭율이, 다른 부분에 있어서의 배리어 메탈의 에칭율보다도 작아져, 폴리 실리콘 플러그(4)의 표면이 노출되지 않게 된다. 이에 따라 메탈 배선의 전기적인 접속이 확실하게 되는 반도체 장치를 얻을 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 메탈 배선의 양호한 전기적 접속이 행해지는 반도체 장치의 제조 방법과, 그와 같은 제조 방법에 의해서 얻어지는 반도체 장치에 관한 것이다.
최근, ULSI로 대표되는 반도체 장치에 있어서, 고집적화 및 고성능화가 진전함에 따라, 메탈 배선간의 구조도 복잡화, 치밀화되어 가고 있다. 그래서, 메탈 배선을 갖는 종래의 반도체 장치의 제조 방법의 일례에 관해서 도면을 이용하여 설명한다.
우선 도 32를 참조하여, 반도체 기판(도시하지 않음) 상에 폴리 실리콘 플러그(104)를 형성한다. 그 폴리 실리콘 플러그(104)를 피복하도록, 반도체 기판 상에 실리콘 산화막(103)을 형성한다. 그 실리콘 산화막(103) 상에 소정의 포토 레지스트 패턴(도시하지 않음)을 형성한다.
그 포토 레지스트 패턴을 마스크로서, 실리콘 산화막(103)에 이방성 에칭을 실시함으로써, 폴리 실리콘 플러그(104)의 표면을 노출하는 컨택트홀(105)을 형성한다. 그 후, 그 포토 레지스트 패턴을 제거한다.
다음에, 스퍼터법 등에 의해, 티탄 니트라이드막을 포함하는 배리어 메탈(106)을 형성한다. 이 때, 실리콘 산화막(103) 상면 상, 컨택트홀(105)의 측면 상 및 컨택트홀(105)의 저면 상에 형성되는 배리어 메탈(104)의 막 두께는 거의 동일 막 두께 t1로 된다.
다음에, 그 배리어 메탈(106)을 피복하도록, 스퍼터법 등에 의해, 텅스텐을 포함하는 메탈막(107)을 형성한다. 그 메탈막(107) 상에, 소정의 포토 레지스트 패턴(132)을 형성한다.
다음에 도 33을 참조하여, 포토 레지스트 패턴(132)를 마스크로서 메탈막(107)에 이방성 에칭을 실시함으로써, 실리콘 산화막(103)의 상면 상에 위치하는 배리어 메탈(106)의 표면을 노출한다.
다음에 도 34를 참조하여, 포토 레지스트 패턴(132)을 마스크로서, 노출한 배리어 메탈(106)에 또한 이방성 에칭을 실시함으로써, 실리콘 산화막(103)의 상면을 노출한다. 그 후, 포토 레지스트 패턴(132)를 제거한다. 이에 따라, 메탈막(107)으로부터 메탈 배선(107a)이 형성된다.
다음에, 메탈 배선(107a)을 피복하도록, 실리콘 산화막(103) 상에 또한 층간 절연막(도시하지 않음)을 형성한다. 이상에 의해, 메탈 배선을 갖는 반도체 장치의 주요 부분이 완성된다.
그러나, 상술한 반도체 장치의 제조 방법에서는, 이하에 도시한 바와 같은 문제점이 있었다. 도 34에 도시한 공정에서는, 실리콘 산화막(103)의 상면 상에 배리어 메탈(106)의 에칭 잔사가 남지 않도록, 막 두께 t1분의 배리어 메탈(106)을 에칭한 후에, 또한 오버 에칭이 실시된다.
이 오버 에칭에 의해, 컨택트홀(105)의 측면 상에 위치하는 배리어 메탈(106)이 에칭되고, 폴리 실리콘 플러그(104)의 표면이 노출되는 경우가 있다. 그 후, 반도체 기판에는, 금속 오염이나 이물을 제거하기 위해, HCl이나 NH4OH에 의한 처리가 실시된다.
이 때, 폴리 실리콘 플러그(104)의 표면이 노출된 상태에서 NH4OH에 의한 세정이 행해지면, 도 35에 도시한 바와 같이, 노출된 폴리 실리콘 플러그(104)의 부분으로부터 등방적으로 에칭이 진행되어, 오목부(120)가 형성된다. 이 상태에서 층간 절연막(도시하지 않음)이 형성되면, 오목부(120)의 부분이 공동(보이드)으로 된다.
이 공동에 의해, 메탈 배선(107a) 및 배리어 메탈(106)과 폴리 실리콘 플러그(104)와의 전기적인 접속이 불안정하게 되는 경우가 있었다. 또한, 메탈 배선(107a) 및 배리어 메탈(106)이 폴리 실리콘 플러그(104)로부터 떨어지는 경우가 있었다. 그 결과, 반도체 장치의 동작이 불안정하게 되거나, 원하는 동작을 행하지 않게 되는 경우가 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 1개의 목적은, 전기적 접속이 안정된 메탈 배선을 포함하는 반도체 장치의 제조 방법을 제공하는 것이고, 다른 목적은, 그와 같은 제조 방법에 의해서 얻어진 반도체 장치를 제공하는 것이다.
본 발명의 제1 국면에 있어서의 반도체 장치의 제조 방법은, 이하의 공정을 포함하고 있다. 반도체 기판 상에 도전 영역을 형성한다. 그 도전 영역을 피복하도록 반도체 기판 상에 절연막을 형성한다. 그 절연막에 도전 영역의 표면을 노출하는 홀부를 형성한다. 홀부에, 홀부의 바닥에 노출한 도전 영역에 전기적으로 접속되는 도전층을 형성한다. 도전층에 에칭을 실시함으로써 도전체부를 형성한다. 그 도전체부를 형성하는 공정은, 적어도 홀부의 개구단 측면 근방에 위치하는 도전층에 있어서의 에칭율을, 도전층의 다른 부분에 있어서의 에칭율보다도 작게 함으로써, 홀부의 바닥에 위치하는 도전 영역의 표면을 노출시키지 않는다.
이 제조 방법에 따르면, 도전체부를 형성하는 공정에 있어서, 특히, RIE-lag 효과를 이용하여 홀부의 바닥에 위치하는 도전 영역의 표면을 노출시키지 않을 수 있다. 이에 따라, 후 공정에 있어서 반도체 기판 상의 금속 오염이나 이물을 제거하기 위해서, NH4OH에 의한 처리가 실시되었다고 해도, 도전 영역이 에칭되지 않게 된다. 그 결과, 도전체부와 도전 영역의 전기적인 접속이 확실하게 행해지는 반도체 장치를 얻을 수 있다. 또, RIE-lag 효과에 대해서는, 발명의 실시예의 항에 있어서 설명한다.
바람직하게는, 도전층을 형성하는 공정은, 홀부의 측면 상에 있어서 막 두께가, 절연막 상면 상 및 홀부의 저면 상에 있어서의 막 두께보다도 얇은 제1 도전층을 형성하는 공정과, 그 제1 도전층을 피복하도록, 제1 도전층과는 에칭 특성이 다른 제2 도전층을 형성하는 공정을 포함하고, 도전체부를 형성하는 공정은, 제2 도전층상에, 홀부의 개구단에 있어서의 개구 직경보다도 작은 마스크재를 형성하는 공정과, 그 마스크재를 마스크로서, 제2 도전층에 이방성 에칭을 실시함으로써, 절연막의 상면 상에 위치하는 제1 도전층의 표면을 노출하는 공정과, 그 마스크재를 마스크로서, 노출한 제1 도전층에 이방성 에칭을 또한 실시함으로써, 절연막의 상면 상에 위치하는 제1 도전층을 제거함과 함께, 홀부의 측면과 제2 도전층 간에 위치하는 제1 도전층을 제거하는 공정을 포함하고 있다.
이 경우에는, 홀부의 측면과 제2 도전층 간에 위치하는 제1 도전층이 에칭될 때에는, 홀부의 측면 상에 형성된 막 두께가 다른 부분보다도 얇기 때문에, 결과로서 에칭할 때의 에칭제가 에칭의 진행과 함께 이 부분에 들어가기 어렵게 되어, 이 부분에 있어서의 에칭율이 제1 도전층의 다른 부분에서의 에칭율보다도 작아진다. 이에 따라, 제1 도전층의 이방성 에칭할 때에, 오버 에칭에 의해서도 도전 영역이 노출되는 것을 확실하게 저지할 수 있다.
또한 바람직하게는, 홀부를 형성하는 공정은, 홀부의 단면 형상을 보잉 형상 또는 역 테이퍼 형상으로 하는 공정을 포함하고 있다.
이 경우에는, 홀부의 측면 상에, 다른 부분에 있어서의 막 두께보다도 얇은 제1 도전층을, 예를 들면 스퍼터링법을 이용하여 용이하게 형성할 수 있다.
바람직하게는, 홀부를 형성하는 공정은, 상기 홀부의 어스펙트비를 0.75 이상으로 하는 공정을 포함하고 있다.
이 경우에도, 홀부의 측면 상에, 다른 부분에 있어서의 막 두께보다도 얇은 제1 도전층을, 예를 들면 스퍼터링법을 이용하여 용이하게 형성할 수 있다.
본 발명의 제2 국면에 있어서의 반도체 장치의 제조 방법은, 이하의 공정을 포함하고 있다. 반도체 기판 상에 도전 영역을 형성한다. 도전 영역을 피복하도록 반도체 기판 상에 절연막을 형성한다. 그 절연막에 도전 영역의 표면을 노출하는 홀부를 형성한다. 홀부에, 홀부의 바닥에 노출한 도전 영역에 전기적으로 접속되는 도전층을 형성한다. 도전층에 에칭을 실시함으로써, 홀부의 개구단으로부터 홀부의 바닥에 걸쳐 홀부의 측면 근방에 위치하는 도전층의 부분을 제거하여 도전체부를 형성한다. 그 도전체부를 형성하는 공정에서 도전층을 제거함으로써 적어도 노출하는, 도전체부와 홀부의 측면 간의 홀부의 바닥의 영역에, 도전 영역과는 에칭 특성이 다른 에칭 스토퍼층을 형성하는 공정을 포함하고 있다.
이 제조 방법에 따르면, 도전체부를 형성하는 공정에 있어서, 도전층을 에칭할 때에, 오버 에칭에 의해 홀부의 바닥이 노출되었다고 해도, 노출된 부분에는 에칭 스토퍼막이 위치한다. 이에 따라, 후 공정에 있어서, 반도체 기판 상의 금속 오염이나 이물을 제거하기 위해서, NH4OH에 의한 처리가 실시되더라도, 도전 영역이 에칭 스토퍼막에 의해 보호되어, 도전 영역이 에칭되지 않게 된다. 그 결과, 도전체부와 도전 영역과의 전기적인 접속이 확실하게 이루어지는 반도체 장치를 얻을 수 있다.
그와 같은 에칭 스토퍼막으로서, 도전 영역이 폴리 실리콘막을 포함하는 경우에는, 도전 영역의 실리콘과 금속을 반응시켜 금속 실리사이드층을 형성하는 것이 바람직하다.
또한, 에칭 스토퍼막으로서, 도전체부를 형성한 후에 노출한 도전 영역 표면의 실리콘을 산화하여 실리콘 산화막을 형성하는 것이 바람직하다.
도전 영역의 실리콘을 산화하는 방법으로서는, 노출한 도전 영역의 표면을 산소를 포함하는 플라즈마 분위기에 노출되는 것이 바람직하다.
본 발명의 제3 국면에 있어서의 반도체 장치의 제조 방법은, 이하의 공정을 포함하고 있다. 반도체 기판 상에 도전 영역을 형성한다. 도전 영역을 피복하도록 반도체 기판 상에 절연막을 형성한다. 절연막에 도전 영역의 표면을 노출하는 홀부를 형성한다. 홀부에, 홀부의 바닥에 노출된 도전 영역에 전기적으로 접속되는 도전층을 형성한다. 도전층에 에칭을 실시함으로써 도전체부를 형성한다. 도전층을 형성하는 공정은, 제1 도전층을 형성하는 공정과, 그 제1 도전층 상에, 제1 도전층과는 에칭 특성이 다른 제2 도전층을 형성하는 공정을 포함하고 있다. 도전체부를 형성하는 공정은, 제2 도전층 상에 홀부의 개구단의 전면을 피복하는 레지스트 패턴을 형성하는 공정과, 그 레지스트 패턴을 마스크로서 제2 도전층 및 제1 도전층에 이방성 에칭을 실시하는 공정을 포함하고 있다.
이 제조 방법에 따르면, 도전체부를 형성하기 위한 레지스트 패턴이, 홀부의 개구단의 전면을 피복하고 있음으로써, 제2 도전층 및 제1 도전층에 에칭을 실시할 때에, 홀부 내에 위치하는 제1 도전층 및 제2 도전층이 에칭되지 않고, 홀부의 바닥이 노출되지 않게 된다. 이에 따라, 후 공정에 있어서, 반도체 기판 상의 금속 오염이나 이물을 제거하기 위해서 NH4OH에 의한 처리가 실시되었다고 해도 도전 영역이 에칭되지 않게 된다. 그 결과, 도전체부와 도전 영역과의 전기적인 접속이 확실하게 행해지는 반도체 장치를 얻을 수 있다.
본 발명의 제4 국면에 있어서의 반도체 장치는, 반도체 기판과, 도전 영역과, 절연막과, 홀부와, 도전체부를 포함하고 있다. 반도체 기판은 주표면을 포함하고 있다. 도전 영역은 반도체 기판 상에 형성되어 있다. 절연막은, 도전 영역을 피복하도록 반도체 기판 상에 형성되어 있다. 홀부는, 절연막에 형성되어, 도전 영역의 표면을 노출하고 있다. 도전체부는, 홀부에 형성되어, 홀부의 바닥에 노출한 도전 영역에 전기적으로 접속되어 있다. 적어도 홀부의 개구단 근방에 있어서, 도전체부는 홀부의 측면과 직접 접하고 있지 않는 부분을 포함하고 있다.
이것은, 본 발명의 제1 국면에 있어서의 반도체 장치의 제조 방법에 의해서 얻어지는 반도체 장치이다. 도전체부를 형성할 때에, 홀부의 측면 근방에 위치하는 도전층이 에칭되지만, 에칭의 진행과 함께 RIE-lag 효과에 의해서 에칭된 부분에 에칭제가 침입하기 어렵게 되어, 홀부의 바닥에 위치하는 도전 영역이 노출되지 않게 된다. 따라서, 홀부 측면의 개구단 근방의 도전층이 에칭되어 측면이 노출되고, 도전체부는 홀부의 측면과는 직접 접하지 않는 부분을 포함하게 된다.
그 홀부에서는, 개구단 부분이 내부의 개구 부분보다도 좁게 되어 있는 것이 바람직하고, 특히, 홀부의 단면 형상으로서 보잉 형상 또는 역 테이퍼 형상인 것이 보다 바람직하다.
상술한 바와 같이, 도전체부를 이루는 소정의 도전층을 형성할 때에, 홀부 측면 상에 있어서 막 두께를, 홀부 저면 상 및 절연막 상면 상에 있어서의 막 두께보다도 용이하게 얇게 할 수 있다.
바람직하게는, 도전체부가 홀부의 개구단으로부터 측면에 걸쳐 홀부의 측면과 직접 접하지 않는 부분을 포함하고, 도전체부와 홀부의 측면 간에 위치하는 홀부의 저면에는, 도전 영역과는 에칭 특성이 다른 소정의 층이 형성되어 있는 것이 바람직하다.
이것은, 본 발명의 제2 국면에 있어서의 반도체 장치의 제조 방법에 의해서 얻어지는 반도체 장치이다. 도전체부를 형성할 때에 적어도 노출하는 홀부의 바닥에, 도전 영역과 에칭 특성이 다른 소정의 층을 형성함으로써, 도전 영역이 소정의 층에 의해서 보호되고, 후 공정에 있어서 NH4OH에 의해 도전 영역이 에칭되는 것을 저지할 수 있다.
그와 같은 도전 영역으로서는 폴리 실리콘막을 포함하고, 또한 소정의 층으로서 금속 실리사이드층을 포함하는 것이 바람직하다. 또한, 소정의 층으로서 실리콘 산화막을 포함하고 있어도 좋다.
본 발명의 제5 국면에 있어서의 반도체 장치는, 반도체 기판과, 도전 영역과, 절연막과, 홀부와, 도전체부를 포함하고 있다. 반도체 기판은 주표면을 포함하고 있다. 도전 영역은 반도체 기판 상에 형성되어 있다. 절연막은 도전 영역을 피복하도록 반도체 기판 상에 형성되어 있다. 홀부는 상기 절연막에 형성되어, 도전 영역의 표면을 노출하고 있다. 도전체부는, 홀부에 형성되어, 홀부의 바닥에 노출한 도전 영역에 전기적으로 접속되어 있다. 그 도전체부는, 제1 도전층과, 그 제1 도전층 상에 형성되고, 제1 도전층과는 에칭 특성이 다른 제2 도전층을 포함하고 있다. 제2 도전층은, 홀부의 개구단의 전면을 피복하도록 형성되어 있다.
이것은, 본 발명의 제3 국면에 있어서의 반도체 장치의 제조 방법에 의해서 얻어지는 반도체 장치이다. 도전체부를 형성하기 위한 레지스트 패턴이, 홀부의 개구단의 전면을 피복하도록 형성됨으로써, 그 레지스트 패턴을 마스크로서 에칭된 제2 도전층은 홀부의 개구단의 전면을 피복하도록 된다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 2는 동실시예에 있어서, 도 1에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 3은 동실시예에 있어서, 도 2에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 4는 동실시예에 있어서, 도 3에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 5는 동실시예에 있어서, 도 4에 도시한 공정에 있어서의 평면도.
도 6은 동실시예에 있어서, 도 4에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 8은 동실시예에 있어서, 도 7에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 9는 동실시예에 있어서, 도 8에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 10은 동실시예에 있어서, 도 9에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 11은 본 발명의 실시예3에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 12는 동실시예에 있어서, 도 11에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 13은 동실시예에 있어서, 도 12에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 14는 동실시예에 있어서, 도 13에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 15는 본 발명의 실시예4에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 16은 동실시예에 있어서, 도 15에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 17은 동실시예에 있어서, 도 16에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 18은 동실시예에 있어서, 도 17에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 19는 동실시예에 있어서, 도 18에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 20은 본 발명의 실시예5에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 21은 동실시예에 있어서, 도 20에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 22는 동실시예에 있어서, 도 21에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 23은 동실시예에 있어서, 도 22에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 24는 본 발명의 실시예6에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 25는 동실시예에 있어서, 도 24에 도시한 공정에 있어서의 평면도.
도 26은 동실시예에 있어서, 도 24에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 27은 동실시예에 있어서, 도 26에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 28은 본 발명의 실시예7에 따른 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 29는 동실시예에 있어서, 도 28에 도시한 공정에 있어서의 평면도.
도 30은 동실시예에 있어서, 도 28에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 31은 동실시예에 있어서, 도 30에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 32는 종래의 반도체 장치의 제조 방법의 1공정을 나타내는 단면도.
도 33은 도 32에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 34는 도 33에 도시한 공정 후에 행해지는 공정을 나타내는 단면도.
도 35는 종래의 반도체 장치의 제조 방법에 있어서의 문제점을 설명하기 위한 일단면도.
＜도면의 주요 부분에 대한 부호의 설명＞
3, 8 : 실리콘 산화막
4 : 폴리 실리콘 플러그
5a, 5b, 5c, 5d, 5e : 홀
6 : 배리어 메탈
7 : 메탈막
7a : 메탈 배선
7b : 매립부
32 : 레지스트 패턴
실시예 1
본 발명의 실시예 1에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어진 반도체 장치에 관해서 도면을 이용하여 설명한다. 우선 도 1을 참조하여, 실리콘 기판(2) 상에 폴리 실리콘 플러그(4)를 형성한다. 그 폴리 실리콘 플러그(4)를 피복하도록, 실리콘 기판(2) 상에, 예를 들면 CVD법에 의해 실리콘 산화막(3)을 형성한다.
다음에 도 2를 참조하여, 실리콘 산화막(3) 상에, 레지스트 패턴31을 형성한다. 다음에, 예를 들면 평행 평판형 RIE 장치를 이용하여, C4F8유량 : 0.01L/min(10sccm), CO 유량 : 0.05L/min(50sccm), O2유량 : 0.05L/min(50sccm), Ar 유량 : 0.15L/min(150sccm), 압력 : 1.995Pa(15mTorr), RF 파워 : 140W, 전극 온도 : -10℃의 조건을 기초로, 레지스트 패턴(31)을 마스크로서 실리콘 산화막(3)에 이방성 에칭을 실시함으로써, 보잉 형상의 홀(5a)을 형성한다. 또, 전극은 예를 들면 액체 프론으로 냉각되어 있다.
보잉 형상의 홀(5a)에서는, 개구단 부분이 내부의 개구 부분보다도 좁게 되어 있다. 또, 에칭할 때에, 플라즈마 분위기 중의 에칭에 기여하는 래디컬 성분을 비교적 많게 하여, 실리콘 산화막(3)의 에칭을 등방적으로 진행시킴으로써, 보잉 형상의 홀이 형성되기 쉬워진다고 생각된다. 또한, 에칭할 때에 실리콘 산화막(3)의 측면에 형성되는 반응 생성막에 기여하는 래디컬의 성분을 비교적 적게 함으로써도, 보잉 형상의 홀이 형성되기 쉬워진다라고 생각된다.
이 에칭에 있어서는, 에칭 장치로서 평행 평판형 RIE 장치 외에, 전자 사이클로트론 공명(ECR)형 에칭 장치를 이용하여도 좋다. 또한, 에칭 가스로서는, CHF3/CF4/Ar나, C4F8/O2등의 혼합 가스를 사용하여도 좋다.
다음에 도 3을 참조하여, 홀(5a)의 측면 및 저면을 포함하는 실리콘 산화막(3) 상에, 예를 들면 스퍼터법 또는 CVD법에 의해 막 두께 약 10㎚의 티탄(Ti)막과 막 두께 약 70㎚의 티탄 니트라이드(TiN)막을 순차 피착하여, 배리어 메탈(6)을 형성한다.
이 때, 홀(5a)이 보잉 형상임으로써, 홀(5a)의 측면 상에 형성되는 배리어 메탈(6)의 막 두께는, 홀(5a)의 저면 상이나 실리콘 산화막(3)의 상면 상에 형성되는 배리어 메탈(6)의 막 두께보다 얇아진다. 본 실시예에서는, 실리콘 산화막(3)의 상면 상 및 홀(5a) 저면 상의 배리어 메탈(6)의 막 두께 t1을 예를 들면 약 80㎚로 하면, 홀(5a)의 측면 상에 있어서의 배리어 메탈(6)의 막 두께 t2는 약 20㎚가 된다.
다음에, 배리어 메탈(6) 상에, 스퍼터법 또는 CVD법에 의해, 막 두께 약 100㎚의 텅스텐(W)을 포함하는 메탈막(7)을 형성한다. 그 메탈막(7) 상에, 배선층을 형성하기 위한 레지스트 패턴(32)을 형성한다. 이 레지스트 패턴(32)의 폭은, 홀(5a)의 개구 직경보다도 작다.
다음에 도 4를 참조하여, 예를 들면 유도 결합(ICP)형 에칭 장치를 이용하고, SF6유량 : 0.09L/min(90sccm), CF4유량 : 0.02L/min(20sccm), N2유량 : 0.01L/min(10sccm), 압력 : 1.995Pa(15mTorr), RF 파워 : 40W, 전극 온도 : 20℃의 조건(조건 A)을 기초로, 레지스트 패턴(32)을 마스크로서, 메탈막(7)에 이방성 에칭을 실시함으로써 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)을 노출한다.
계속해서, Cl2유량 : 0.08L/min(80sccm), BCl3유량 : 0.02L/min(20sccm), CF4유량 : 0.02L/min(20sccm), 압력 : 1.995Pa(15mTorr), RF 파워 : 60W, 전극 온도 : 20℃의 조건(조건 B)을 기초로, 배리어 메탈(6)에 이방성 에칭을 실시함으로써, 실리콘 산화막(3)의 상면을 노출한다.
이 때, 실리콘 산화막(3)의 표면에 배리어 메탈(6)의 잔사가 남지 않도록 오버 에칭이 실시된다. 이 오버 에칭할 때에, 홀(5a) 개구단 근방의 실리콘 산화막(3)과 메탈막(7) 간에 위치하는 배리어 메탈(6)이 에칭된다.
또, 에칭 장치로서는, 유도 결합(ICP)형 에칭 장치 외에, 전자 사이클로트론 공명(ECL)형 에칭 장치를 이용하여도 좋다. 또한, 메탈막(7)을 에칭할 때의 가스로서, SF6가스나, SF6/CF4혼합 가스를 사용하여도 좋다. 또한, 배리어 메탈(6)의 에칭에 있어서는, 에칭 가스로서 Cl2가스, Cl2/Ar 혼합 가스, Cl2/BCl3혼합 가스를 사용하여도 좋다.
그 후, 레지스트 패턴(32)을 제거한다. 이에 따라, 도 5에 도시한 바와 같이 메탈 배선(7a) 및 매립부(7b)가 형성된다. 다음에 도 6을 참조하여, 메탈막을 피복하도록, 실리콘 산화막(3) 상에, 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이에 따라, 메탈 배선을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 제조 방법에서는, 도 4에 도시한 공정에 있어서, 배리어 메탈(6)의 잔사를 제거하기 위해서 오버 에칭이 실시된다. 상술한 바와 같이, 이 오퍼 에칭할 때에는, 홀(5a)의 측면과 메탈막(7) 간에 위치하는 배리어 메탈(6)이 에칭된다.
특히, 홀(5a)의 측면 상에 형성된 배리어 메탈(6)의 막 두께 t2는, 홀(5a)의 저면 상이나 실리콘 산화막(3) 상면 상에 형성된 배리어 메탈(6)의 막 두께 t1보다도 얇다. 따라서, 홀(5a)의 개구단 근방으로부터 배리어 메탈(6)이 에칭됨으로써 형성되는 홈은 좁기 때문에, 에칭의 진행과 함께 에칭제가 이 홈 속에 충분히 들어가는 것이 곤란하게 된다.
그 결과, 홀(5a)의 측면 근방에 위치하는 배리어 메탈(6)의 에칭율이, 실리콘 산화막(3) 상에 위치하는 배리어 메탈(6)의 에칭율에 비해 떨어지게 된다.
이 현상은, 특히 RIE-lag 효과라고 불리고 있다. 이 RIE-lag 효과는 이 홈의 폭이 좁을수록, 즉, 홀(5a) 측면 상에 위치하는 배리어 메탈(6)의 막 두께가 얇을수록 현저하게 된다.
이와 같이, RIE-lag 효과에 의해, 오버 에칭할 때의 홀(5a) 측면 상에 위치하는 배리어 메탈(6)의 에칭율을 떨어뜨림으로써, 홀(5a)의 바닥에 위치하는 폴리 실리콘 플러그(4)의 표면이 노출되는 것을 저지할 수 있다.
이에 따라, 후 공정에 있어서 실리콘 기판(2) 상의 금속 오염이나 이물을 제거할 때에 NH4OH에 의한 처리를 실시하였다고 해도, 폴리 실리콘 플러그(4)가 배리어 메탈(6)로 보호되어, 폴리 실리콘 플러그(4)의 표면이 동시에 에칭되지 않게 된다. 그 결과, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b) 및 배리어 메탈(6)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
실시예 2
본 발명의 실시예 2에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어지는 반도체 장치에 관해서 도면을 이용하여 설명한다. 우선, 도 1에 도시한 공정 후, 실리콘 산화막(3) 상에 레지스트 패턴(31)을 형성한다. 다음에, 도 7을 참조하여, 평행 평판형 RIE 장치를 이용하여, C4F8유량 : 0.01L/min(10sccm), CO 유량 : 0.05L/min(50sccm), O2유량 : 0.1L/min(100sccm), Ar 유량 : 0.15L/min(150sccm), 압력 : 1.995Pa(15mTorr), RF 파워: 100W, 전극 온도 : -10℃를 기초로, 레지스트 패턴(31)을 마스크로서, 실리콘 산화막(3)에 이방성 에칭을 실시함으로써 역 테이퍼 형상의 홀(5b)을 형성한다.
역 테이퍼 형상의 홀(5b) 에서는, 홀 개구단으로부터 바닥에 걸쳐 개구 부분이 확장되어 있다. 또, 에칭할 때에, 플라즈마 분위기 중의 에칭에 기여하는 래디컬의 성분을 홀의 바닥에서 반사시켜, 그 근방의 측면을 에칭시킴으로서, 역 테이퍼 형상의 홀이 형성되기 쉬워진다라고 생각된다.
이 에칭에서는, 에칭 장치로서 평행 평판형 RIE 장치 외에, 전자 사이클로트론 공명(ECR)형 장치를 이용하여도 좋다. 또한, 에칭 가스로서, CHF3/CF4/Ar나 CF4/O2/Ar 등의 혼합 가스를 사용하여도 좋다.
다음에 도 8을 참조하여, 홀(5b)의 측면 상 및 저면 상을 포함하는 실리콘 산화막(3) 상에, 스퍼터법 또는 CVD법에 의해, 막 두께 약 10㎚의 티탄(Ti)막과, 막 두께 약 70㎚의 티탄 니트라이드(TiN)막을 순차 피착하여 배리어 메탈(6)을 형성한다.
이 때, 홀(5b)의 단면 형상이 역 테이퍼 형상임으로써, 홀(5b)의 측면 상에는 배리어 메탈(6)은 형성되기 어렵게 된다. 이 경우, 실리콘 산화막(3)의 상면 상 및 홀(5b)의 저면 상에 있어서의 배리어 메탈(6)의 두께 t1을 약 80㎚로 하면, 홀(5b)의 측면 상에 있어서의 두께 t2는 약 20㎚가 된다.
그 배리어 메탈(6) 상에, 스퍼터법 또는 CVD법에 의해 막 두께 약 100㎚의 텅스텐(W)을 포함하는 메탈막(7)을 형성한다. 그 메탈막(7) 상에 레지스트 패턴(32)을 형성한다.
다음에 도 9를 참조하여, 실시예 1에 있어서 설명한 에칭의 조건 A와 마찬가지의 조건에 의해,레지스트 패턴(32)을 마스크로서 메탈막(7)에 이방성 에칭을 실시하여, 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)의 표면을 노출한다.
계속해서, 실시예 1에 있어서 설명한 에칭의 조건 B와 마찬가지의 조건에 의해, 노출한 배리어 메탈(6)에 이방성 에칭을 실시하여 실리콘 산화막(3)의 상면을 노출한다. 그 후 레지스트 패턴(32)을 제거한다. 이에 따라, 메탈 배선(7a) 및 매립부(7b)가 형성된다.
다음에 도 10을 참조하여, 메탈막(7)을 피복하도록, 실리콘 산화막(3) 상에, 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이상에 의해, 메탈 배선(7a)을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 반도체 장치의 제조 방법에서는, 도 9에 도시한 공정에 있어서 배리어 메탈(6)의 잔사를 제거하기 위해서 오버 에칭이 실시된다. 이 때, 실시예 1에 있어서 설명한 바와 같이, 메탈막(7)과 홀(5b)의 측면 간에 위치하는 배리어 메탈(6)의 막 두께가, 홀(5b)의 저면 상 및 실리콘 산화막(3)의 상면 상에 있어서의 막 두께보다도 얇음으로써, RIE-lag 효과에 의해 이 부분의 에칭율이 다른 부분에서의 에칭율보다도 낮아진다.
이에 따라, 오버 에칭에 의해서 홀(5b)의 바닥에 폴리 실리콘막(4)의 표면이 노출되지는 않게 된다. 그 결과, 실리콘 기판(1) 상의 금속 오염이나 이물을 제거하기 위해 NH4OH에 의한 처리가 실시되었다고 해도, 폴리 실리콘 플러그(4)가 동시에 에칭되지 않게 된다.
이에 따라, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b) 및 배리어 메탈(6)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
실시예 3
본 발명의 실시예 3에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어지는 반도체 장치에 관해서 도면을 이용하여 설명한다. 우선, 도 1에 도시한 공정에 있어서, 형성되는 실리콘 산화막(3)으로서, 폴리 실리콘 플러그(4)의 상면으로부터 실리콘 산화막(3)의 상면까지의 거리(막 두께)가 약 200㎚로 되도록 형성한다.
다음에 도 11을 참조하여, 그 실리콘 산화막(3) 상에 레지스트 패턴(31)을 형성한다. 평행 평판형 RIE 장치 또는 전자 사이클로트론 공명(ECR)형 장치를 이용하여, C4F8유량 : 0.01L/min(10sccm), CO 유량 : 0.05L/min(50sccm), O2유량 : 0.01L/min(10sccm), Ar 유량 : 0.15L/min(150sccm), 압력 : 1.995Pa(15mTorr), RF 파워: 140W, 전극 온도 : -10℃의 조건을 기초로 레지스트 패턴(31)을 마스크로서 실리콘 산화막(3)에 이방성 에칭을 실시함으로써, 폴리 실리콘 플러그(4)의 표면을 노출하는 홀(5c)을 형성한다.
다음에 도 12를 참조하여, 홀(5c)의 측면 상 및 저면 상을 포함하는 실리콘 산화막(3) 상에, 스퍼터법 또는 CVD법에 의해 막 두께 약 10㎚의 티탄(Ti)막과 막 두께 약 70㎚의 티탄 니트라이드(TiN)막을 순차 피착하여 배리어 메탈(6)을 형성한다.
이 때, 홀(5c)의 어스펙트비를 0.75 이상으로 함으로써, 배리어 메탈(6)이 홀(5c)의 측면에는 형성되기 어렵게 된다. 이 경우, 실리콘 산화막(3)의 상면 상 및 홀(5c)의 저면 상에 놓을 수 있는 막 두께 t1을 약 80㎚로 하면, 홀(5c)의 측면 상에 있어서의 배리어 메탈의 막 두께 t2는 약 40㎚로 된다.
그 배리어 메탈(6) 상에, 스퍼터법 또는 CVD법에 의해 막 두께 약 100㎚의 텅스텐(W)을 포함하는 메탈막(7)을 형성한다. 그 메탈막(7) 상에 레지스트 패턴(32)을 형성한다.
다음에 도 13을 참조하여, 실시예 1에 있어서 설명한 에칭의 조건 A와 마찬가지의 조건에 의해, 레지스트 패턴(32)을 마스크로서 메탈막(7)에 에칭을 실시하여 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)을 노출한다.
계속해서, 실시예 1에 있어서 설명한 에칭의 조건 B와 마찬가지의 조건에 의해, 레지스트 패턴(32)을 마스크로서 배리어 메탈(6)에 이방성 에칭을 실시하여 실리콘 산화막(3)의 상면을 노출한다. 그 후, 레지스트 패턴32를 제거한다.
다음에 도 14를 참조하여, 메탈막(7)을 피복하도룩, 실리콘 산화막(3) 상에, 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이상에 의해, 메탈 배선(7a)을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 반도체 장치의 제조 방법에서는, 도 13에 도시한 공정에 있어서 배리어 메탈(6)의 잔사를 제거하기 위해 오버 에칭이 실시된다. 이 때, 메탈막(7)과 홀(5b)의 측면 간에 위치하는 배리어 메탈(6)의 막 두께가, 홀(5b)의 저면 상 및 실리콘 산화막(3)의 상면 상에 있어서의 막 두께보다도 얇음으로써, RIE-lag 효과에 의해서 이 부분의 에칭율이 다른 부분에 있어서의 에칭율보다도 낮아진다.
이에 따라, 오버 에칭에 의해서 홀(5b)의 바닥에 폴리 실리콘막(4)의 표면이 노출되지는 않게 된다. 그 결과, 실리콘 기판(1) 상의 금속 오염이나 이물을 제거하기 위해 NH4OH에 의한 처리가 실시되었다고 해도, 폴리 실리콘 플러그(4)가 동시에 에칭되지 않게 된다.
그 결과, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b) 및 배리어 메탈(6)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
실시예 4
실시예 4에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어지는 반도체 장치에 관해서 설명한다. 우선 도 15를 참조하여, 폴리 실리콘 플러그(4)를 피복하도록, 실리콘 기판(도시하지 않음) 상에 실리콘 산화막(3)을 형성한다. 그 실리콘 산화막(3) 상에 레지스트 패턴(도시하지 않음)을 형성한다.
그 레지스트 패턴을 마스크로서, 실리콘 산화막(3)에 이방성 에칭을 실시함으로써, 폴리 실리콘 플러그(4)의 표면을 노출하는 홀(5d)을 형성한다. 홀(5d)의 저면을 피복하도록, 실리콘 산화막(3) 상에 스퍼터법 등에 의해 코발트(Co)막을 형성한다.
다음에 소정의 열처리를 실시함으로써, 폴리 실리콘 플러그(4) 중의 실리콘과, 코발트를 반응시켜 홀(5d)의 저면에 코발트 실리사이드막(9)을 형성한다. 이 때, 실리콘 산화막(3) 중의 실리콘과 코발트와는 반응하지 않는다. 그 후, 혼합산(인산, 질산, 아세트산)액에 의해 미반응의 코발트막을 제거한다. 코발트 실리사이드막(9)의 막 두께는 약 60∼70㎚이다.
다음에 도 16을 참조하여, 홀(5d)의 측면 상 및 저면 상을 포함하는 실리콘 산화막(3) 상에, 스퍼터법 또는 CVD법에 의해, 막 두께 약 10㎚의 티탄(Ti)막과 막 두께 약 70㎚의 티탄 니트라이드(TiN)막을 순차 형성하여 배리어 메탈(6)을 형성한다.
이 경우, 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)의 막 두께, 홀(5c)의 측면 상 및 저면 상에 위치하는 배리어 메탈(6)의 막 두께는 각각 동일하게 약 80㎚로 된다. 그 배리어 메탈(6) 상에, 스퍼터법 또는 CVD법에 의해 막 두께 약 100㎚의 텅스텐(W)을 포함하는 메탈막(7)을 형성한다. 그 메탈막(7) 상에 레지스트 패턴(32)을 형성한다.
다음에 도 17을 참조하여, 실시예 1에 있어서 설명한 에칭의 조건 A와 마찬가지의 조건으로, 레지스트 패턴(32)을 마스크로서 메탈막(7)에 이방성 에칭을 실시함으로써, 배리어 메탈(6)의 상면을 노출한다. 이 때, 배리어 메탈(6)은 거의 에칭되지 않는다.
다음에 도 18을 참조하여, 계속해서, 실시예 1에 있어서 설명한 에칭의 조건 B와 마찬가지의 조건에 의해, 배리어 메탈(6)에 이방성 에칭을 실시함으로써 실리콘 산화막(3)의 상면을 노출한다. 그 후 레지스트 패턴(32)을 제거한다.
다음에 도 19를 참조하여, 메탈막(7)을 피복하도록, 실리콘 산화막(3) 상에 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이상에 의해, 메탈 배선을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 반도체 장치의 제조 방법에서는, 도 18에 도시한 공정에 있어서 배리어 메탈(6)의 잔사를 제거하기 위해서 오버 에칭이 실시된다. 이 때, 홀(5d)의 측면과 메탈막(7) 간에 위치하는 배리어 메탈(6)의 에칭이 진행하여 홀(5d)의 저면이 노출되었다고 해도, 홀(5d)의 저면에는 폴리 실리콘 플러그(4)와는 에칭율이 다른 코발트 실리사이드막(9)이 위치하고 있다.
이에 따라, 후 공정에 있어서 NH4OH에 의한 처리가 실시되었다고 해도, 폴리 실리콘 플러그(4)는 코발트 실리사이드막(9)에 의해서 보호되기 때문에, 폴리 실리콘 플러그(4)의 표면이 에칭되지 않게 된다.
그 결과, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b), 배리어 메탈(6) 및 코발트 실리사이드막(9)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
실시예5
본 발명의 실시예5에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어지는 반도체 장치에 관해서 설명한다. 우선 도 20을 참조하여, 실시예 4에 있어서 설명한 도 15에 도시한 공정에 있어서, 코발트 실리사이드막(9)을 형성하지 않고 배리어 메탈(6) 및 메탈막(7)을 형성한다. 그 메탈막(7) 상에 레지스트 패턴(32)을 형성한다.
다음에 도 21을 참조하여, 실시예 1에 있어서 설명한 에칭의 조건 A와 마찬가지의 조건에 의해, 레지스트 패턴(32)을 마스크로서 메탈막(7)에 이방성 에칭을 실시하여, 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)의 상면을 노출한다.
계속해서, 실시예 1에 있어서 설명한 에칭의 조건 B와 마찬가지의 조건에 의해, 배리어 메탈(6)에 이방성 에칭을 실시함으로써 실리콘 산화막(3)의 상면을 노출한다.
다음에 도 22를 참조하여, O2유량 : 8L/min(8000sccm), N2유량 : 1L/min(1000sccm), 압력 : 0.023Pa(3.0Torr), RF 파워 : 1300W, 전극 온도 : 200℃의 조건을 기초로 실리콘 기판에 산소 플라즈마 처리를 실시함으로써 레지스트 패턴(32)을 제거한다.
다음에 도 23을 참조하여, 메탈막(7)을 피복하도록, 실리콘 산화막 상에, 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이상에 의해, 메탈 배선을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 반도체 장치의 제조 방법에서는, 도 21에 도시한 공정에 있어서, 배리어 메탈(6)의 잔사를 제거하기 위해서 오버 에칭이 실시된다. 이 때, 오버 에칭에 의해 홀(5a)의 저면에 위치하는 폴리 실리콘 플러그(4)의 표면이 노출되었다고 해도, 도 22에 도시한 공정에 있어서의 산소 플라즈마 처리에 의해, 노출한 폴리 실리콘 플러그(4)의 표면에는 실리콘 산화층(10)이 형성된다.
이 실리콘 산화층(10)의 두께는 5㎚ 정도이다. 이와 같이, 실리콘 산화층(10)이 형성됨으로써, 후 공정에 있어서 NH4OH에 의한 처리가 실시되었다고 해도, 폴리 실리콘 플러그(4)가 에칭되지 않게 된다. 그 결과, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b) 및 배리어 메탈(6)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
실시예 6
본 발명의 실시예 6에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어지는 반도체 장치에 관해서 설명한다. 우선 도 24를 참조하여, 실시예 5에 있어서 설명한 도 20에 도시한 공정에 있어서의 레지스트 패턴(32) 대신에, 레지스트 패턴(33)을 형성한다. 레지스트 패턴(33)은, 도 25에 도시한 바와 같이, 홀(5e)의 개구단의 전면을 피복하는 부분(33a)과 배선층을 형성하기 위한 부분(33b)을 갖고 있다.
다음에 도 26을 참조하여, 실시예 1에 있어서 설명한 에칭의 조건 A와 마찬가지의 조건에 의해, 레지스트 패턴(33)을 마스크로서 메탈막(7)에 이방성 에칭을 실시하여, 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)의 상면을 노출한다.
계속해서, 실시예 1에 있어서 설명한 에칭의 조건 B와 마찬가지의 조건에 의해, 배리어 메탈(6)에 이방성 에칭을 실시하여 실리콘 산화막(3)의 상면을 노출한다.
이 때, 레지스트 패턴(33)은 홀(5e)의 개구 단부면의 전면을 피복하도록 형성되어 있음으로써, 홀(5e)의 측면 근방에 위치하는 배리어 메탈(6)은 에칭되지 않는다.
다음에 도 27을 참조하여, 메탈막(7)을 피복하도록, 실리콘 산화막(3) 상에, 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이상에 의해, 메탈 배선을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 반도체 장치의 제조 방법에 의하면, 도 26에 도시한 공정에 있어서 형성되는 레지스트 패턴(33)은, 홀(5e)의 개구단의 전면을 피복하도록 형성되어 있다. 이에 따라, 배리어 메탈(6)의 에칭 잔사를 제거하기 위해 행해지는 오버 에칭에 있어서도, 홀(5e)의 측면 근방에 위치하는 배리어 메탈(6)이 에칭되지 않게 된다. 이에 따라, 후의 공정에서 NH4OH에 의한 처리가 실시되었다고 해도, 폴리 실리콘 플러그(4)가 에칭되지는 않는다.
그 결과, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b) 및 배리어 메탈(6)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
실시예7
실시예 7에 따른 반도체 장치의 제조 방법과, 그 제조 방법에 의해서 얻어지는 반도체 장치에 관해서 설명한다. 실시예 6에 있어서는, 도 24에 도시한 공정에 있어서, 홀(5e)의 개구단의 전면을 피복하도록 레지스트 패턴(33)이 형성된다.
그러나, 설계 치수의 제약 상, 그와 같은 레지스트 패턴을 형성할 수 없는 경우가 있다. 이 실시예에서는, 그와 같은 경우에 관해서 설명한다. 우선 도 28에 도시한 바와 같이, 홀(5e)의 개구단을 가능한 한 피복할 수 있는 레지스트 패턴(34)을 형성한다. 이 레지스트 패턴의 반경으로서는, 홀의 반경보다도 적어도 약 20㎚(0.02㎛)짧으면 좋다.
즉, 도 29에 도시한 바와 같이, 레지스트 패턴(34)은 홀(5e)의 개구 직경보다도 작은 직경을 갖고 홀(5e)의 개구단을 피복하는 부분(34a)과, 배선층을 형성하기 위한 부분(34b)을 갖고 있다.
다음에 도 30을 참조하여, 실시예 1에 있어서 설명한 에칭의 조건 A와 마찬가지의 조건에 의해, 레지스트 패턴(34)을 마스크로서 메탈막(7)에 이방성 에칭을 실시하여 실리콘 산화막(3)의 상면 상에 위치하는 배리어 메탈(6)의 상면을 노출한다.
계속해서, 실시예 1에 있어서 설명한 에칭의 조건 B와 마찬가지의 조건에 의해, 배리어 메탈(6)에 이방성 에칭을 실시하여 실리콘 산화막(3)의 상면을 노출한다.
다음에 도 31을 참조하여, 메탈막(7)을 피복하도록 실리콘 산화막(3) 상에, 층간 절연막이 되는 실리콘 산화막(8)을 형성한다. 이상에 의해, 메탈 배선을 갖는 반도체 장치의 주요 부분이 완성된다.
상술한 제조 방법에 따르면, 도 30에 도시한 공정에 있어서, 배리어 메탈(6)의 에칭 잔사를 제거하기 위해 오버 에칭이 실시된다. 이 때, 레지스트 패턴(34)이 홀(5e)의 개구단의 전면을 피복하도록 형성되어 있지 않기 때문에, 홀(5e)의 측면 근방에 위치하는 배리어 메탈(6)이 에칭된다.
이 때, 메탈막(7)과 홀(5b)의 측면 간에 위치하여 에칭되는 배리어 메탈(6)의 영역이 좁기 때문에, 이미 설명한 RIE-lag 효과에 의해 배리어 메탈(6)의 이 부분에 있어서의 에칭율이, 배리어 메탈(6)의 다른 부분에 있어서의 에칭율보다도 낮아진다.
이에 따라, 오버 에칭에 의해 홀(5b)의 바닥에 폴리 실리콘막(4)의 표면이 노출되지는 않게 된다. 그 결과, 실리콘 기판(1) 상의 금속 오염이나 이물을 제거하기 위해 NH4OH에 의한 처리가 실시되었다고 해도, 폴리 실리콘 플러그(4)가 동시에 에칭되는지 않게 된다.
이에 따라, 메탈 배선(7a)과 폴리 실리콘 플러그(4)가, 매립부(7b) 및 배리어 메탈(6)을 통해 전기적으로 확실하게 접속되는 반도체 장치가 얻어진다.
이번 개시된 실시예는 모든 점에서 예시이고 제한적인 것은 아니다라고 생각되어야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 나타나고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따르면, 도전체부를 형성하는 공정에서, 특히, RIE-lag 효과를 이용하여 홀부의 바닥에 위치하는 도전 영역의 표면을 노출시킬 수 있다. 이에 따라, 후의 공정에서 NH4OH에 의한 처리가 실시되었다고 해도, 도전 영역이 에칭되지 않게 된다. 그 결과, 도전체부와 도전 영역과의 전기적인 접속이 확실하게 행해지는 반도체 장치를 얻을 수 있다.
또한, 도전체부를 형성하는 공정에서, 도전층을 에칭할 때에, 오버 에칭에 의해 홀부의 바닥이 노출하였다고 해도, 노출한 부분에는 에칭 스토퍼막이 위치한다. 이에 따라, 후의 공정에서 NH4OH에 의한 처리가 실시되더라도, 도전 영역이 에칭 스토퍼막에 의해 보호되어, 도전 영역이 에칭되지 않게 된다. 그 결과, 도전체부와 도전 영역과의 전기적인 접속이 확실하게 이루어지는 반도체 장치를 얻을 수 있다.
그 이외에도, 메탈 배선 및 배리어 메탈이 폴리 실리콘 플러그로부터 떨어지는 것을 방지할 수 있다.

Claims (3)

  1. 반도체 장치에 있어서,
    주표면을 포함하는 반도체 기판(2),
    상기 반도체 기판(2)상에 형성된 도전 영역(4),
    상기 도전 영역(4)을 피복하도록 상기 반도체 기판(2) 상에 형성된 절연막(3),
    상기 절연막(3)에 형성되어, 상기 도전 영역(4)의 표면을 노출하는 홀부(5 a∼5e), 및
    상기 홀부(5a∼5e)에 형성되어, 상기 홀부(5a∼5e)의 바닥에 노출한 상기 도전 영역(4)에 전기적으로 접속되는 도전체부(6, 7)
    를 포함하고,
    적어도 상기 홀부(5a∼5e)의 개구단 근방에 있어서, 상기 도전체부(6, 7)는 상기 홀부(5a∼5e)의 측면과 직접 접하고 있지 않은 부분을 포함하고 있는
    것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 홀부(5a, 5b)에서는, 개구단 부분이 내부의 개구 부분보다도 좁게 되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치에 있어서,
    주표면을 포함하는 반도체 기판(2),
    상기 반도체 기판(2)상에 형성된 도전 영역(4),
    상기 도전 영역(4)을 피복하도록 상기 반도체 기판(2) 상에 형성된 절연막(3),
    상기 절연막(3)에 형성되어, 상기 도전 영역(4)의 표면을 노출하는 홀부(5e), 및
    상기 홀부(5e)에 형성되어, 상기 홀부(5e)의 바닥에 노출한 상기 도전 영역(4)에 전기적으로 접속되는 도전체부(6, 7)
    를 포함하고,
    상기 도전체부(6, 7)는,
    제1 도전층(6), 및
    상기 제1 도전층(6)상에 형성되어, 상기 제1 도전층(6)과는 에칭 특성이 다른 제2 도전층(7)
    을 포함하며,
    상기 제2 도전층(7)은, 상기 홀부(5e)의 개구단의 전면을 피복하도록 형성되어 있는
    것을 특징으로 하는 반도체 장치.
KR1020000054439A 1999-10-22 2000-09-16 반도체 장치 및 그 제조 방법 KR100354282B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1999-300681 1999-10-22
JP30068199A JP2001118927A (ja) 1999-10-22 1999-10-22 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20010039894A true KR20010039894A (ko) 2001-05-15
KR100354282B1 KR100354282B1 (ko) 2002-09-28

Family

ID=17887803

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000054439A KR100354282B1 (ko) 1999-10-22 2000-09-16 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US6452277B1 (ko)
JP (1) JP2001118927A (ko)
KR (1) KR100354282B1 (ko)
TW (1) TW466694B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI286338B (en) * 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR100568790B1 (ko) * 2003-12-30 2006-04-07 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 및 그 형성 방법
JP5352081B2 (ja) * 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5532578B2 (ja) * 2008-10-21 2014-06-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP6607771B2 (ja) 2015-12-03 2019-11-20 ローム株式会社 半導体装置
US10381267B2 (en) * 2017-04-21 2019-08-13 International Business Machines Corporation Field effect device with reduced capacitance and resistance in source/drain contacts at reduced gate pitch

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617818A (en) * 1968-12-31 1971-11-02 Texas Instruments Inc Corrosion-resistent multimetal lead contact for semiconductor devices
US4005455A (en) * 1974-08-21 1977-01-25 Intel Corporation Corrosive resistant semiconductor interconnect pad
FR2480505A1 (fr) * 1980-04-14 1981-10-16 Thomson Csf Transistor a effet de champ a jonction de puissance a fonctionnement vertical et procede de fabrication
JPS5815250A (ja) * 1981-07-21 1983-01-28 Fujitsu Ltd 半導体装置の製造方法
JPS6351657A (ja) * 1986-08-21 1988-03-04 New Japan Radio Co Ltd 金属パタ−ンの形成方法
JPH0680733B2 (ja) * 1987-11-12 1994-10-12 株式会社東芝 半導体装置の配線接続部
JPH02285638A (ja) * 1989-04-27 1990-11-22 Toshiba Corp 半導体装置
JPH0794448A (ja) 1993-09-27 1995-04-07 Nec Corp 半導体装置の製造方法
MY115336A (en) * 1994-02-18 2003-05-31 Ericsson Telefon Ab L M Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置
US5661081A (en) * 1994-09-30 1997-08-26 United Microelectronics Corporation Method of bonding an aluminum wire to an intergrated circuit bond pad
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
JPH08330251A (ja) * 1995-06-05 1996-12-13 Sony Corp 半導体装置の製造方法
JPH1074831A (ja) * 1996-08-02 1998-03-17 Taiwan Moseki Denshi Kofun Yugenkoshi 連結孔プラグの構造およびその製造方法
US5700735A (en) * 1996-08-22 1997-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bond pad structure for the via plug process
JPH1145936A (ja) * 1997-07-24 1999-02-16 Toshiba Corp 半導体装置およびその製造方法
US6051879A (en) * 1997-12-16 2000-04-18 Micron Technology, Inc. Electrical interconnection for attachment to a substrate
KR100272523B1 (ko) * 1998-01-26 2000-12-01 김영환 반도체소자의배선형성방법
EP0985228A1 (en) * 1998-03-02 2000-03-15 Koninklijke Philips Electronics N.V. Semiconductor device comprising a glass supporting body onto which a substrate with semiconductor elements and a metallization is attached by means of an adhesive
JP3121311B2 (ja) * 1998-05-26 2000-12-25 日本電気株式会社 多層配線構造及びそれを有する半導体装置並びにそれらの製造方法
US6140701A (en) * 1999-08-31 2000-10-31 Micron Technology, Inc. Suppression of hillock formation in thin aluminum films

Also Published As

Publication number Publication date
TW466694B (en) 2001-12-01
JP2001118927A (ja) 2001-04-27
US6452277B1 (en) 2002-09-17
KR100354282B1 (ko) 2002-09-28

Similar Documents

Publication Publication Date Title
US6849557B1 (en) Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
US7875547B2 (en) Contact hole structures and contact structures and fabrication methods thereof
US20060128159A1 (en) Method of removing etch residues
KR100452901B1 (ko) 반도체 장치의 제조 방법
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
US5776832A (en) Anti-corrosion etch process for etching metal interconnections extending over and within contact openings
KR101064978B1 (ko) 반도체 장치의 제조 방법
US6083845A (en) Etching method
KR100354282B1 (ko) 반도체 장치 및 그 제조 방법
US7115518B2 (en) Method for fabricating semiconductor device comprising forming holes in a multi-layer insulating film
KR100404479B1 (ko) 듀얼 다마신 배선 형성방법
KR100377174B1 (ko) 캐패시터의 제조 방법
US20070000860A1 (en) Method for fabricating semiconductor device
KR100859254B1 (ko) 반도체 소자의 커패시터 제조 방법
JP3317279B2 (ja) 半導体装置の製造方法
JP2005136097A (ja) 半導体装置の製造方法
JP3902726B2 (ja) 未ドープ二酸化ケイ素に対して選択的に高密度プラズマエッチング器でドープ二酸化ケイ素をエッチングする方法
KR20010004177A (ko) 반도체소자 제조방법
KR100333698B1 (ko) 다층 배선의 형성 방법
KR100402940B1 (ko) 반도체 소자의 다중 금속층 형성 방법
KR20030044341A (ko) 반도체 소자의 제조 방법
JP2000021967A (ja) 半導体装置およびその製造方法
KR19980068464A (ko) 반도체장치의 커패시터 제조방법
KR20010005182A (ko) 반도체소자의 폴리사이드 배선 형성 방법
KR20030056118A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060908

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee