CN108336060A - 导电连接结构 - Google Patents

导电连接结构 Download PDF

Info

Publication number
CN108336060A
CN108336060A CN201710159756.4A CN201710159756A CN108336060A CN 108336060 A CN108336060 A CN 108336060A CN 201710159756 A CN201710159756 A CN 201710159756A CN 108336060 A CN108336060 A CN 108336060A
Authority
CN
China
Prior art keywords
stress
connecting structure
conduction connecting
layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710159756.4A
Other languages
English (en)
Other versions
CN108336060B (zh
Inventor
林柏均
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN108336060A publication Critical patent/CN108336060A/zh
Application granted granted Critical
Publication of CN108336060B publication Critical patent/CN108336060B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种导电连接结构，包括半导体基板、导电柱及应力缓冲层。导电柱位于半导体基板中。应力缓冲层位于半导体基板与导电柱之间。导电柱具有突出部贯穿应力缓冲层。此应力缓冲层可以减缓导电连接结构内部的应力。此外，导电连接结构可进一步包含位于突出部上且未与应力缓冲层接触的导线，当导电连接结构内产生应力时，若导电柱发生变形，导线不会被应力缓冲层拉扯而可避免导线发生金属疲劳，而促使本发明的导电连接结构有良好性能。

Description

导电连接结构
技术领域
本发明是关于一种导电连接结构。本发明特别是关于一种具有应力缓冲层的导电连接结构。
背景技术
为了改善集成电路(Integrated circuit)的表现以及功能，在下一代中，三维堆叠技术(Three-dimensional stacking technology)被普遍的运用。硅穿孔(Through-silicon via)普遍地被用于制造三维堆叠，此堆叠在黏接后可以被切割以及打磨。
然而，在热循环的条件下，基板与其内部硅穿孔之间的热性质差异会使其间的介面性质劣化。更精确来说，当基板及硅穿孔因为温度的改变而变形时，因为硅穿孔与基板变形程度的不同，会使得硅穿孔容易受到应力，而此应力会对硅穿孔的电性表现有负面的影响。
因此，需要一种可以降低不想要的应力的改良穿孔结构。
发明内容
本发明的目的在于提供一种具有良好性能的导电连接结构。
为实现上述目的，本发明提供一种导电连接结构，其包括半导体基板、导电柱及应力缓冲层。导电柱位于半导体基板中。应力缓冲层位于半导体基板与导电柱之间。导电柱具有突出部贯穿应力缓冲层。
在一实施方式中，应力缓冲层为弹性材料层或空气间隙层。
在一实施方式中，弹性材料层的杨氏模量小于导电柱的杨氏模量。
在一实施方式中，导电柱的突出部直接接触半导体基板。
在一实施方式中，导电连接结构进一步包括介电层，其位于应力缓冲层与半导体基板之间。
在一实施方式中，导电连接结构进一步包括介电层，其位于导电柱与应力缓冲层之间。
在一实施方式中，导电连接结构进一步包括半导体层，其位于介电层与应力缓冲层之间。
在一实施方式中，导电连接结构进一步包括介电层，其位于应力缓冲层与半导体基板之间。
在一实施方式中，导电柱的突出部直接接触介电层。
在一实施方式中，导电连接结构进一步包括导线直接接触导电柱的突出部。
本发明提供另一种导电连接结构，其包括半导体基板、导电柱、介电层及应力缓冲层。导电柱位于半导体基板中。介电层位于半导体基板与导电柱之间。介电层具有连接部分连接半导体基板及导电柱。应力缓冲层围绕导电柱。
在一实施方式中，应力缓冲层为弹性材料层或空气间隙层。
在一实施方式中，应力缓冲层位于介电层与半导体基板之间。
在一实施方式中，导电连接结构进一步包括半导体层，其位于介电层及应力缓冲层之间。
在一实施方式中，应力缓冲层位于介电层及导电柱之间。
在一实施方式中，导电连接结构进一步包括导线直接接触介电层的连接部分及导电柱。
本发明提供又一种导电连接结构，其包括半导体基板、导电柱、介电层及应力缓冲层。导电柱位于半导体基板中。介电层围绕导电柱。应力缓冲层围绕导电柱。半导体基板具有突出部贯穿应力缓冲层。
在一实施方式中，应力缓冲层为弹性材料层或空气间隙层。
在一实施方式中，半导体基板具有一部分将介电层与应力缓冲层分离。
在一实施方式中，导电连接结构进一步包括导线直接接触半导体基板的突出部及导电柱。
本发明与现有技术相比，由于导电连接结构进一步包含了位于突出部上且未与应力缓冲层接触的导线，当导电连接结构内部产生应力时，若导电柱发生变形，导线不会被应力缓冲层拉扯，而可以避免导线发生金属疲劳，从而使本发明的导电连接结构具有良好性能。
应该理解的是，前述的一般性描述和下列具体说明仅仅是示例性和解释性的，并旨在提供所要求的本发明的进一步说明。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，结合附图详细说明如下：
图1、3A、4A、5A、6A、7A、8A、9A、10A、11A及图12A是根据本发明的一些实施方式所绘示的导电连接结构的平面图。
图2、3B、4B、5B、6B、7B、8B、9B、10B、11B及图12B分别是图1沿剖线A-A’的剖面示意图、图3A沿剖线B-B’的剖面示意图、图4A沿剖线C-C’的剖面示意图、图5A沿剖线D-D’的剖面示意图、图6A沿剖线E-E’的剖面示意图、图7A沿剖线F-F’的剖面示意图、图8A沿剖线G-G’的剖面示意图、图9A沿剖线H-H’的剖面示意图、图10A沿剖线I-I’的剖面示意图、图11A沿剖线J-J’的剖面示意图、图12A沿剖线K-K’的剖面示意图。
图13及图14是根据本发明的一些实施方式所绘示的导电连接结构的平面图。
具体实施方式
为了使本发明的叙述更加详尽与完备，可参照附图及以下所述各种实施例，附图中相同的号码代表相同或相似的元件。
为了要解决因应力而产生的不利影响，本发明提供如图1～14所示的导电连接结构。这些导电连接结构分别包含具有应力缓冲层的穿孔结构，因此，当应力在这些改良的穿孔结构内产生时，这些应力缓冲层可以减缓应力。
请参照图1及图2。图1是根据本发明的一实施方式所绘示的导电连接结构100的平面图，图2是图1沿剖线A-A’的剖面示意图。导电连接结构100包含半导体基板110及嵌设于半导体基板110中的穿孔结构120。在一实施方式中，半导体基板110的材料可以是硅或是复合半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。半导体基板110可根据不同的设计需求包含各种本技术领域所公知的掺杂结构(例如p型基板或n型基板)。穿孔结构120包含导电柱122及应力缓冲层124。在一实施方式，导电柱122的材料可以是金属或多晶硅。导电柱122有突出部122a及部分122b。应力缓冲层124位于半导体基板110与导电柱122之间。突出部122a贯穿应力缓冲层124，因此与半导体基板110直接接触。部分122b被应力缓冲层124围绕。另外，如图2所示，穿孔结构120贯穿半导体基板110。然而，在另一实施方式中，导电连接结构100进一步包含介于突出部122a及半导体基板110间的介电层(图中未显示)，使得突出部122a没有与半导体基板110接触。举例来说，此介电层可以包围突出部122a或是同时包围突出部122a及部分122b。
如图1所示，应力缓冲层124将导电柱122的部分122b与半导体基板110分离，然而，部分122b依然透过突出部122a与半导体基板110连接。
在一实施方式中，应力缓冲层124是弹性材料层。在一实施方式中，弹性材料层的杨氏模量比导电柱122的杨氏模量小，举例来说，弹性材料层的杨氏模量约在0.5Gpa到50Gpa的范围间。弹性材料层可包含聚酰亚胺(Polyimide，PI)、苯并环丁烯(Benzocyclobutene，BCB)或其组合。杨氏模量(弹性模量)是将正向应力除以正向应变计算得出。当施以相同的正向应力，有较小的杨氏模量的弹性材料层会有较大的正向应变，代表此弹性材料层是软且有弹性的，且可以减缓导电柱122中的应力，进而保护导电连接结构100不受到破坏。在另一实施方式中，应力缓冲层124是空气间隙层。空气间隙层可以提供足够的空间去容纳导电柱122在应力产生于导电柱122时的变形部分，换句话说，空气间隙层也可以帮助导电柱122内部应力的减缓。
请参照图3A及图3B。图3A是根据本发明一实施方式所绘示的导电连接结构300的平面图，图3B是图3A沿剖线B-B’的剖面示意图。导电连接结构300包含半导体基板110、穿孔结构120及导线310。导电连接结构300与导电连接结构100相似，导电连接结构100与300之间的差异在于导电连接结构300进一步包含在半导体基板110跟穿孔结构120上的导线310。更精确来说，导线310与导电柱122的突出部122a及部分122b直接接触。在另一实施方式，导线310并未与导电柱122的部分122b接触，换句话说，导线310只与突出部122a直接接触。
导线310可通过以下步骤形成。一介电层(图中未显示)先被形成于半导体基板110、导电柱122以及应力缓冲层124上，接着再被图案化以形成至少一个可以使至少导电柱122的突出部122a露出的孔洞。接着，导线310再被形成于至少一个孔洞中，且与导电柱122的突出部122a直接接触。
如图3B所示，导线310并未与应力缓冲层124接触，因此，当应力于导电柱122内产生，且导电柱122变形时，导线310不会被应力缓冲层124拉扯，换句话说，这样的结构设计可以避免导线310的金属疲劳。
请参照图4A及图4B。图4A是根据本发明一实施方式所绘示的导电连接结构400的平面图，图4B是图4A沿剖线C-C’的剖面示意图。导电连接结构400包含半导体基板110及嵌设在半导体基板110中的穿孔结构420。穿孔结构420包含导电柱122、应力缓冲层124及介电层410。导电连接结构400跟导电连接结构110类似，导电连接结构100跟400之间的差异在于导电连接结构400进一步地包含介电层410。
更精确来说，应力缓冲层124介于导电柱122与介电层410之间，而介电层410介于导电缓冲层124与半导体基板110之间。突出部122a贯穿应力缓冲层124及介电层410，因此与半导体基板110直接接触。另外，如图4B所示，穿孔结构420贯穿半导体基板110。
请参照图5A及图5B。图5A是根据本发明的一实施方式所绘示的导电连接结构500的平面图，图5B是图5A沿剖线D-D’的剖面示意图。导电连接结构500包含半导体基板110及嵌设在半导体基板110中的穿孔结构520。穿孔结构520包含导电柱122、应力缓冲层124及介电层510。导电连接结构500与导电连接结构100相似，导电连接结构100与500之间的差异在于导电连接结构500进一步地包含介电层510。
更精确来说，应力缓冲层124介于半导体基板110与介电层510之间，而介电层510介于应力缓冲层124与导电柱122之间。突出部122a贯穿应力缓冲层124及介电层510，因此与半导体基板110直接接触。另外，如图5B所示，穿孔结构520贯穿半导体基板110。
请参照图6A及图6B。图6A是根据本发明的一实施方式所绘示的导电连接结构600的平面图，图6B是图6A沿剖线E-E’的剖面示意图。导电连接结构600包含半导体基板110及嵌设在半导体基板110中的穿孔结构620。穿孔结构620包含导电柱122、应力缓冲层124、介电层510及半导体层610。导电连接结构600与导电连接结构500相似，导电连接结构500与600之间的差异在于导电连接结构600进一步地包了半导体层610。
更精确来说，半导体层610介于介电层510与应力缓冲层124之间。突出部122a贯穿介电层510、半导体层610及应力缓冲层124，因此与半导体基板110直接接触。另外，如图6B所示，穿孔结构620贯穿半导体基板110。
请参照图7A及图7B。图7A是根据本发明的一实施方式所绘示的导电连接结构700的平面图，图7B是图7A沿剖线F-F’的剖面示意图。导电连接结构700包含半导体基板110及嵌设在半导体基板110中的穿孔结构720。穿孔结构720包含导电柱122、应力缓冲层124及介电层710。导电连接结构700与导电连接结构100相似，导电连接结构100与700之间的差异在于导电连接结构700进一步地包含介电层710。
更精确来说，应力缓冲层124介于导电柱122与介电层710之间，而介电层710介于导电缓冲层124与半导体基板110之间。突出部122a贯穿应力缓冲层124，因此与介电层710直接接触。另外，如图7B所示，穿孔结构720贯穿半导体基板110。
请参照图8A及图8B。图8A是根据本发明的一实施方式所绘示的导电连接结构800的平面图，图8B是图8A沿剖线G-G’的剖面示意图。导电连接结构800包含半导体基板110及嵌设在半导体基板110中的穿孔结构820。穿孔结构820包含导电柱812、介电层814及应力缓冲层816。介电层814围绕导电柱812，而应力缓冲层816围绕介电层814，因此，应力缓冲层816围绕导电柱812。换句话说，介电层814介于导电柱812与应力缓冲层816之间，且应力缓冲层816介于介电层814与半导体基板110之间。介电层814有连接部分814a及部分814b。连接部分814a贯穿应力缓冲层816而连接了半导体基板110与导电柱812。更精确来说，连接部分814a与半导体基板110及导电柱812直接接触。部分814b介于导电柱812与应力缓冲层816之间。另外，如图8B所示，穿孔结构820贯穿半导体基板110。
如图8A所示，应力缓冲层816将导电柱812与半导体基板110分离，然而，导电柱812被介电层814围绕且透过介电层814的连接部分814a与半导体基板110相连。在一实施方式中，应力缓冲层816是弹性材料层或空气间隙层。另外，像是材料及模量等这些应力缓冲层816的结构细节可以参照应力缓冲层124，在此无须赘述。
请参照图9A及图9B。图9A是根据本发明的一实施方式所绘示的导电连接结构900，图9B是图9A沿剖线H-H’的剖面示意图。导电连接结构900包含半导体基板110及嵌设于半导体基板110中的穿孔结构920。穿孔结构920包含导电柱812、介电层814、半导体层910及应力缓冲层816。导电连接结构900与导电连接结构800相似，导电连接结构900与900的差异在于导电连接结构900进一步包含半导体层910。
更精确来说，应力缓冲层816围绕半导体层910，且半导体层910围绕介电层814。换句话说，半导体层910介于介电层814与应力缓冲层816之间，连接部分814a贯穿应力缓冲层816及半导体层910去连接半导体基板110及导电柱812。另外，如图9B所示，穿孔结构920贯穿半导体基板110。
请参照图10A及图10B。图10A是根据本发明的一实施方式所绘示的导电连接结构1000，图10B是图10A沿剖线I-I’的剖面示意图。导电连接结构1000包含半导体基板110及嵌设于半导体基板110的穿孔结构1020。穿孔结构1020包含导电柱812、应力缓冲层816及一介电层1010。导电连接结构1000与导电连接结构800相似，导电连接结构800与1000之间的差异在于导电连接结构1000的介电层1010介于应力缓冲层816及半导体基板110之间，而不是介于应力缓冲层816与导电柱812之间。
更精确来说，介电层1010围绕应力缓冲层816，而应力缓冲层816围绕导电柱812。换句话说，介电层1010介于应力缓冲层816及半导体基板110之间，而应力缓冲层816介于导电柱812与介电层1010之间。介电层1010包含连接部分1010a及部分1010b。连接部分1010a贯穿应力缓冲层816去连接半导体基板110及导电柱812。更精确来说，连接部分1010a与半导体基板110及导电柱812直接接触。部分1010b围绕住应力缓冲层816。另外，如图10B所示，穿孔结构1020贯穿半导体基板110。
请参照图11A及图11B。图11A是根据本发明一实施方式所绘示的导电连接结构1100的平面图，图11B是图11A沿剖线J-J’的剖面示意图。导电连接结构1100包含半导体基板110及嵌设于半导体基板110中的穿孔结构1120。穿孔结构1120包含导电柱1112、介电层1114及应力缓冲层1116。介电层1114围绕导电柱1112，而应力缓冲层1116围绕介电层1114，因此，应力缓冲层1116围绕导电柱1112。换句话说，介电层1114介于导电柱1112与应力缓冲层1116之间，而应力缓冲层1116介于介电层1114与半导体基板110之间。半导体基板110包含贯穿应力缓冲层1116的突出部1110，突出部1110与介电层1114直接接触，进而将介电层1114及导电柱1112与半导体基板110连接。另外，如图11B所示，穿孔结构1120贯穿半导体基板110。在另一实施方式中，应力缓冲层1116介于导电柱1112及介电层1114之间，且突出部1110贯穿介电层1114及应力缓冲层1116而能够与导电柱1112接触。
如图11A所示，应力缓冲层1116将导电柱1112与半导体基板110分离，然而，导电柱1112被介电层1114围绕住且透过半导体基板110的突出部1110与半导体基板110相连。在一实施方式中，应力缓冲层1116是弹性材料层或空气间隙层。另外，像是材料及模量等这些应力缓冲层1116的结构细节可以参照应力缓冲层124，在此无须赘述。
请参照图12A及图12B。图12A是根据本发明一实施方式所绘示的导电连接结构1200的平面图，图12B是图12A沿剖线K-K’的剖面示意图。导电连接结构1200包含半导体基板110及嵌设于半导体基板110中的穿孔结构1120。导电连接结构1200与导电连接结构1100相似，导电连接结构1100与1200的差异在于导电连接结构1200有一介于介电层1114及应力缓冲层1116之间的半导体基板110的部分。
更精确来说，半导体基板110有突出部1212及部分1214。突出部1212贯穿应力缓冲层1116，且通过与介电层1114直接接触来将介电层1114及导电柱1112与半导体基板110相连。部分1214介于介电层1114与应力缓冲层1116之间，且围绕介电层1114。换句话说，部分1214将介电层1114与应力缓冲层1116分离。另外，如图12B所示，穿孔结构1120贯穿半导体基板110。
请参照图13。图13是根据本发明一实施方式所绘示的导电连接结构1300的平面图。导电连接结构1300包含半导体基板110、穿孔结构820及导线1310。导电连接结构1300与导电连接结构800相似，导电连接结构800与1300的差异在于导电连接结构1300进一步包含导线1310。导线1310在半导体基板110和穿孔结构820的上面。更精确来说，导线1310与介电层814的连接部分814a及导电柱812直接接触。
请参照图14。图14是根据本发明一实施方式所绘示的导电连接结构1400的平面图。导电连接结构1400包含半导体基板110、穿孔结构1120及导线1410。导电连接结构1400与导电连接结构1100相似，导电连接结构110与1400的差异在于导电连接结构1400进一步包含导线1410。导线1410在半导体基板110和穿孔结构1120的上面。更精确来说，导线1410与半导体基板110的突出部1110及导电柱1112直接接触。
综上所述，本发明提供多种导电连接结构，每个导电连接结构包含具有应力缓冲层的穿孔结构，此应力缓冲层可以减缓穿孔结构中的应力。此外，有些导电连接结构包含与穿孔结构电性连接的导线，值得注意的是每条导线都是置于导电柱的突出部、介电层的连接部分或是半导体基板的突出部上。换句话说，每条导线都未与应力缓冲层接触。这样的结构设计可以避免导线的金属疲劳，因此，本发明的导电连接结构会有好的性能。
虽然本发明已以实施方式公开如上，以上所述仅为本发明的优选实施例，并非用以限定本发明，任何所属领域中的一般技术人员，在不脱离本发明的精神和范围内，当可作各种的均等变化与修饰，皆应属本发明的涵盖范围，因此本发明的保护范围当视权利要求所界定的为准。

Claims (20)

1.一种导电连接结构，其特征在于，包括：
半导体基板；
导电柱，位于所述半导体基板中；以及
应力缓冲层，位于所述半导体基板与所述导电柱之间，其中所述导电柱具有突出部贯穿所述应力缓冲层。
2.如权利要求1所述的导电连接结构，其特征在于，所述应力缓冲层为弹性材料层或空气间隙层。
3.如权利要求2所述的导电连接结构，其特征在于，所述弹性材料层的杨氏模量小于所述导电柱的杨氏模量。
4.如权利要求1所述的导电连接结构，其特征在于，所述导电柱的所述突出部直接接触所述半导体基板。
5.如权利要求4所述的导电连接结构，其特征在于，进一步包括介电层，其位于所述应力缓冲层与所述半导体基板之间。
6.如权利要求1所述的导电连接结构，其特征在于，进一步包括介电层，其位于所述导电柱与所述应力缓冲层之间。
7.如权利要求6所述的导电连接结构，其特征在于，进一步包括半导体层，其位于所述介电层与所述应力缓冲层之间。
8.如权利要求1所述的导电连接结构，其特征在于，进一步包括介电层，其位于所述应力缓冲层与所述半导体基板之间。
9.如权利要求8所述的导电连接结构，其特征在于，所述导电柱的所述突出部直接接触所述介电层。
10.如权利要求1所述的导电连接结构，其特征在于，进一步包括导线直接接触所述导电柱的所述突出部。
11.一种导电连接结构，其特征在于，包括：
半导体基板；
导电柱，位于所述半导体基板中；
介电层，位于所述半导体基板与所述导电柱之间，所述介电层具有连接部分连接所述半导体基板及所述导电柱；以及
应力缓冲层，围绕所述导电柱。
12.如权利要求11所述的导电连接结构，其特征在于，所述应力缓冲层为弹性材料层或空气间隙层。
13.如权利要求11所述的导电连接结构，其特征在于，所述应力缓冲层位于所述介电层与所述半导体基板之间。
14.如权利要求13所述的导电连接结构，其特征在于，进一步包括半导体层，其位于所述介电层及所述应力缓冲层之间。
15.如权利要求11所述的导电连接结构，其特征在于，所述应力缓冲层位于所述介电层及所述导电柱之间。
16.如权利要求11所述的导电连接结构，其特征在于，进一步包括导线直接接触所述介电层的所述连接部分及所述导电柱。
17.一种导电连接结构，其特征在于，包括：
半导体基板；
导电柱，位于所述半导体基板中；
介电层，围绕所述导电柱；以及
应力缓冲层，围绕所述导电柱，其中所述半导体基板具有突出部贯穿所述应力缓冲层。
18.如权利要求17所述的导电连接结构，其特征在于，所述应力缓冲层为弹性材料层或空气间隙层。
19.如权利要求17所述的导电连接结构，其特征在于，所述半导体基板具有一部分将所述介电层与所述应力缓冲层分离。
20.如权利要求17所述的导电连接结构，其特征在于，进一步包括导线直接接触所述半导体基板的所述突出部及所述导电柱。
CN201710159756.4A 2017-01-19 2017-03-17 导电连接结构 Active CN108336060B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/409,551 2017-01-19
US15/409,551 US9881867B1 (en) 2017-01-19 2017-01-19 Conductive connection structure having stress buffer layer

Publications (2)

Publication Number Publication Date
CN108336060A true CN108336060A (zh) 2018-07-27
CN108336060B CN108336060B (zh) 2020-03-06

Family

ID=61005579

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710159756.4A Active CN108336060B (zh) 2017-01-19 2017-03-17 导电连接结构

Country Status (3)

Country Link
US (1) US9881867B1 (zh)
CN (1) CN108336060B (zh)
TW (1) TWI622141B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10916510B1 (en) * 2019-11-19 2021-02-09 Nanya Technology Corporation Semiconductor device with stress-relieving features and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017099A (zh) * 2008-12-17 2011-04-13 松下电器产业株式会社 贯通电极的形成方法及半导体装置
CN102651355A (zh) * 2011-02-24 2012-08-29 台湾积体电路制造股份有限公司 包括穿过衬底的传导结构的集成电路及其制造方法
CN104124201A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 导电结构的形成方法
CN104718611A (zh) * 2012-06-08 2015-06-17 伊文萨思公司 减少应力的tsv和插入结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8049310B2 (en) * 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
US7910473B2 (en) 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US8354736B2 (en) 2010-01-14 2013-01-15 Synopsys, Inc. Reclaiming usable integrated circuit chip area near through-silicon vias
DE102010030760B4 (de) 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
US8647920B2 (en) * 2010-07-16 2014-02-11 Imec Vzw Method for forming 3D-interconnect structures with airgaps
EP2463896B1 (en) * 2010-12-07 2020-04-15 IMEC vzw Method for forming through-substrate vias surrounded by isolation trenches with an airgap and corresponding device
US8816505B2 (en) * 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
EP3052017B1 (en) * 2013-10-02 2019-12-11 The Board of Trustees of the University of Illionis Organ mounted electronics
US9147642B2 (en) * 2013-10-31 2015-09-29 Nanya Technology Corporation Integrated circuit device
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
US9704818B1 (en) * 2016-07-06 2017-07-11 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US9711442B1 (en) * 2016-08-24 2017-07-18 Nanya Technology Corporation Semiconductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017099A (zh) * 2008-12-17 2011-04-13 松下电器产业株式会社 贯通电极的形成方法及半导体装置
CN102651355A (zh) * 2011-02-24 2012-08-29 台湾积体电路制造股份有限公司 包括穿过衬底的传导结构的集成电路及其制造方法
CN104718611A (zh) * 2012-06-08 2015-06-17 伊文萨思公司 减少应力的tsv和插入结构
CN104124201A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 导电结构的形成方法

Also Published As

Publication number Publication date
TW201828427A (zh) 2018-08-01
CN108336060B (zh) 2020-03-06
US9881867B1 (en) 2018-01-30
TWI622141B (zh) 2018-04-21

Similar Documents

Publication Publication Date Title
CN104766841B (zh) 具有带横向转向点和横向露出自由端的连接管脚的封装件
CN105280600A (zh) 半导体装置
JP2014510413A (ja) 半導体チップ用接続支持体及び半導体素子
CN108336060A (zh) 导电连接结构
KR20160101502A (ko) Rf 패키지 및 그 제조 방법
CN106876379B (zh) 半导体装置
US20220149119A1 (en) Display device
US8247903B2 (en) Semiconductor device
CN106252292B (zh) 压接端子、半导体装置、电力变换装置及压接端子的制造方法
US9159660B2 (en) Semiconductor package structure and method for making the same
US9041201B2 (en) Integrated circuit device
US9881892B2 (en) Integrated circuit device
TW201724565A (zh) 發光二極體晶片
CN107154394B (zh) 电容结构
US20180122757A1 (en) Bonding pad structure having island portions and method for manufacturing the same
JP6055269B2 (ja) 電気機器の接続装置
US10923422B2 (en) Semiconductor device
CN109768022A (zh) 薄膜覆晶封装结构
US9711424B2 (en) Low thermal stress package for large area semiconductor dies
CN107799515A (zh) 半导体装置
JP2006013276A (ja) 半導体装置及びその製造方法
CN108573957B (zh) 半导体封装结构
CN107871668B (zh) 接合垫结构及其制造方法
US20110291290A1 (en) Semiconductor device
TWI622137B (zh) 半導體封裝結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant