JP5419167B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

本発明は、ＴＳＶ構造を有する半導体装置の製造方法および半導体装置に関する。
近年、半導体ＬＳＩの超高密度化に応じて、デバイスを三次元的に構成するためにＴＳＶ（Through Silicon Via、シリコン貫通電極）構造、即ち半導体装置（半導体チップまたは半導体ウエーハ）内を貫通するように貫通電極を設け、この貫通電極の端部を他の半導体装置の電極に接続して三次元構造を形成する技術が採用されるようになっている。
ＴＳＶ構造においては、複数枚の半導体装置を積層させた場合に、半導体装置間の接続を貫通電極を介して行うため、接続のためのボンディングパッドやインターポーザ層等が不要となり、半導体装置をより小型化することができる。
ここで、ＴＳＶ構造を有する半導体装置においては、装置のさらなる薄型化を図るため、回路を形成したシリコン基板（ウエーハ）に必要な穴を多数開けて、その中にＴＳＶとしてＣｕやＷの電極金属柱を形成し、その後ウエーハ裏面からエッチング等の加工を行うことにより、ウエーハを薄くするとともに、裏面から電極金属柱を突出させる場合がある（特許文献１）。
特開２０１０−１１４１５５号公報
しかしながら、上記した加工では基板を薄くすることはできるものの、その際に基板の反りが発生しやすくなるという問題があった。
本発明は上記問題に鑑みてなされたものであり、その技術的課題は、基板を薄くしてもその反りを防止することが可能な、ＴＳＶ構造を有する半導体装置の製造方法を提供することにある。
上記した課題を解決するため、本発明の第１の態様は、半導体基板の表面に半導体素子を集積させて回路の全部又は一部を形成する工程（ａ）と、前記半導体基板の表面から穴を開ける工程（ｂ）と、前記穴の内表面に絶縁膜およびバリア膜（後に形成する導電性金属に対するバリア作用を持つ膜）を形成する工程（ｃ）と、前記バリア膜の内表面に、前記穴を埋めるように導電性金属を形成する工程（ｄ）と、その後前記半導体基板の裏面を加工して前記半導体基板の厚さを減少させ、前記導電性金属、前記バリア膜、および前記絶縁膜を前記裏面から突出させる工程（ｅ）と、その後、前記半導体基板の裏面にＳｉＣＮ膜を設ける工程（ｆ）と、を有することを特徴とする半導体装置の製造方法である。
本発明の第２の態様は、表面に半導体素子が形成された半導体基板と、前記半導体基板を貫通して一部が裏面から突出するように設けられた貫通電極と、前記裏面を覆うように設けられたＳｉＣＮ膜と、を有することを特徴とする半導体装置である。
本発明によれば、基板を薄くしてもその反りを防止することが可能な、ＴＳＶ構造を有する半導体装置の製造方法を提供することができる。
半導体装置１００を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 半導体装置１００の製造工程を示す断面図である。 ＳｉＣＮ膜２０の組成と物性（内部応力）との関係を示す図である。
以下、図面を参照して本発明に好適な実施形態を詳細に説明する。
まず、図１を参照して本実施形態に係る半導体装置１００の構成について説明する。
図１に示すように、半導体装置１００はシリコン基板等の基板１を有し、基板１の表面にはＤＲＡＭやフラッシュメモリなどのＬＳＩ構造である回路２が、図示しない半導体素子を集積させることにより形成されている。
また、半導体装置１００には、基板１を貫通するようにして貫通電極３１（ＴＳＶ）が形成されており、貫通電極３１の一部は基板１の裏面（回路２が形成された面の反対側の面）から突出している。
貫通電極３１は、Ｃｕ等の導電性金属で形成された柱状のプラグ１３と、プラグ１３を覆うように形成されたＴａＮ等のバリア膜１２を有している。
さらに、貫通電極３１と基板１の間には、貫通電極３１を覆うように、かつ基板１と接するようにＳｉ３Ｎ４等の絶縁膜１１が設けられている。
一方、基板１の裏面には、当該裏面を覆うようにしてＳｉＣＮ膜２０が形成されている。
ＳｉＣＮ膜２０は基板の裏面に設けられた基板１の反りを生じないパッシベーション膜である。一般にパッシベーション膜としてはシリコン酸化膜や窒化シリコン膜が用いられているが、それらは薄い基板に反りを生ぜしめるという問題がある。詳細は後述するが、ＳｉＣＮ膜２０は、膜中のＣ量によって内部応力が変わるため、成膜時のＣ量を制御することでウエーハの反りを実質的に０にすることができる。
次に、図２〜図１０を参照して半導体装置１００の製造方法について説明する。
まず、図２に示すような基板１を用意する。
前述のように、基板１としてはシリコン基板等を用い、図示しない半導体素子を集積させて表面に回路の全部又は一部２を形成する。
ここでは、基板１として厚さ７７５μｍのシリコン基板を用意し、その表面に半導体素子を集積させてＤＲＡＭやフラッシュメモリなどのＬＳＩ構造の回路２を形成した。
次に、図３に示すように、基板１のＴＳＶ構造（貫通電極３１）を形成する部分に、表面から所定の数の穴１０を形成する。
ここでは、穴１０の径は１０μｍ×１０μｍ程度のものとし、深さは４０μｍ〜５０μｍ程度とした。
穴開けは例えばエッチングで行う。具体的には、穴開けエッチングは２．４５ＧＨｚマイクロ波励起ＲＬＳＡプラズマ・エッチャや９１５ＭＨｚマイクロ波励起ＭＳＥＰ（Metal Surfacewave Excitation Plasma）プラズマ・エッチャを用いて行う。
これらのエッチャは、チャンバの内壁表面を非水溶液の陽極酸化によるＡｌ２Ｏ３膜で覆われているから、水分を全く出さない。レジストの有機溶媒や水分を予め全部抜いておけば、レジストとＳｉのエッチング選択比は５０〜１００になる。したがって、レジストの膜厚は２μｍ程度の薄さでよく、それだけ解像度を上げることができる。
次に、図４に示すように、穴１０の内表面に絶縁膜１１を形成する。絶縁膜１１の形成方法としては、Ｓｉを直接窒化し、その上に窒化シリコン膜をＣＶＤ形成する方法が挙げられる。
この場合、直接窒化は、９１５ＭＨｚマイクロ波励起の１段シャワープレートのＭＳＥＰプラズマ処理装置を用い、シャワープレートからＡｒガスおよびＮＨ３ガスの混合ガスを流して行う。次に、この窒化シリコン上にＣＶＤ（Chemical Vapor Deposition）によってＳｉ３Ｎ４膜を形成する。
このＣＶＤは、９１５ＭＨｚマイクロ波励起の２段シャワープレートのＭＳＥＰプラズマ処理装置を用い、上段シャワープレートからＡｒガスおよびＮＨ３ガスの混合ガスを流し、下段シャワープレートからはＡｒガスおよびＳｉＨ４ガスの混合ガスを流して行う。
次に、図５に示すように、絶縁膜１１の内表面にバリア膜１２を形成する。ここでは、絶縁膜１１の形成に用いたものと同じく、９１５ＭＨｚマイクロ波励起の２段シャワープレートのＭＳＥＰプラズマ処理装置を用い、上段シャワープレートからＡｒガスおよびＮＨ３ガスの混合ガスを流し、下段シャワープレートからはＴａＣｌ３等のガスを流して、Ｓｉ３Ｎ４膜上にバリア膜１２として、ＴａＮ膜をＣＶＤ形成した。このバリア膜１２は、後に成膜するＣｕが半導体基板へ拡散するのを防止する導電性バリア膜である。
次に、図６に示すように、穴１０内に穴１０を埋めるようにプラグ１３を形成する。ここではＴａＮ膜（バリア膜１２）に電流を流し、ＴａＮ膜をシード膜としてＴａＮ膜の内表面にＣｕの電気めっきを行い、プラグ１３として、Ｃｕの金属柱（ＴＳＶ電極）を形成した。
このようにして、それぞれの穴１０にＴＳＶ電極（貫通電極３１）が形成される。
次に、図７に示すように、基板１の裏面側からエッチングを行って、基板１の厚さを所定の厚さまで薄くし、さらにＴａＮ膜１２および絶縁膜１１で覆われたＴＳＶ電極（プラグ１３）の底面側の一部を基板１の裏面から突出（露出）させる。
エッチングは、基板１の表面側を多孔質のガラス基板３３（東京応化製）に貼り付け、ＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨ／Ｈ２Ｏ溶液を用いた超高速ウエットエッチングで、７７５μｍのシリコン基板１の裏面側を、７５０μｍ／ｍｉｎの速度で、約１分間エッチングした。基板１の厚さは、この結果２０μｍ〜３０μｍ程度になる。この時、Ｓｉ３Ｎ４膜（絶縁膜１１）はエッチングされないから、ウエットエッチングだけで基板１を薄くすることができる。
図７から明らかなように、２０μｍ〜３０μｍの薄さになった基板１の裏面側にはＴａＮ膜（バリア膜１２）およびＳｉ３Ｎ４膜（絶縁膜１１）で覆われたＣｕのプラグ１３の底面側が突出している。
次に、図８に示すように、基板１の裏面にＳｉＣＮ膜２０をＣＶＤで成膜する。
具体的には、ＳｉＣＮ膜２０は、９１５ＭＨｚマイクロ波励起の２段シャワープレートのＭＳＥＰプラズマ処理装置を用い、上段シャワープレートからＡｒガスおよびＮＨ３ガスの混合ガスを流し、下段シャワープレートからはＡｒガス、ＳｉＨ４ガス、およびＳｉＨ（ＣＨ３）３ガスの混合ガスを流して１００℃程度の温度で成膜される。
この結果、ウエーハ（基板１）の反りを完全に制御できる。
即ち、ＳｉＣＮは、Ｃ量を１０原子％前後にすることで内部応力が正から負に変わるので、Ｃ量を制御することでウエーハの反りをゼロにする条件を見つけることができる。
具体的には、ＳｉＣＮ膜２０の内部応力は、図１０の白矢印に示すように、例えばＳｉＨ（ＣＨ３）３ガスの濃度を調節することにより（すなわち、膜中のＣ含有量を調節することにより）、実質的に０にすることが可能である。
ＳｉＣＮの組成としては、窒化珪素Ｓｉ３Ｎ４にＣを１０％弱含有（添加）させたものが最もよいが、Ｃを２原子％〜４０原子％添加させた組成でもよい。
また、ＳｉＣＮは、パッシベーション膜としての特性が優れているばかりでなく、熱伝導性に優れているという特徴がある。ＳｉＯ２では熱伝導率が１．４Ｗ／ｍ／ケルビンであるのに対して、ＳｉＣＮは７０Ｗ／ｍ／ケルビンと圧倒的に大きい。
そのため、基板１の裏面にＳｉＣＮ膜２０を形成することにより、上記のように、完全な保護膜機能とウエーハの反りの制御とを両立させることが出来る。
なお、ＳｉＣＮを形成する際には、図８に示すように、ＴａＮ膜（バリア膜１２）およびＳｉ３Ｎ４膜（絶縁膜１１）で覆われたＣｕのプラグ１３の突出部表面にもＳｉＣＮ膜２０が形成される。
その後、ガラス基板３３からウエーハ（基板１）を剥がす。なお、ガラス基板３３は、そのままではウエットエッチング用のＨＦ／ＨＮＯ３／ＣＨ３ＣＯＯＨ／Ｈ２Ｏ溶液で少しずつエッチングされるので、その露出面を、ＣｅＯ２を添加したＹ２Ｏ３を塗布し７００℃程度で焼成した図示しない保護膜で覆い、エッチング止めとしておく。
また、ガラス基板３３を剥がす前に、図９に示すように、基板１の裏面側において、ＳｉＣＮ膜２０（シリコン基板裏面に形成された部分）の表面にレジストを塗布して、貫通電極３１の表面（基板１の裏面から突出したバリア膜１２の表面）を覆っているＳｉＣＮ膜２０およびＳｉ３Ｎ４膜（絶縁膜１１）をエッチングして除去しておく。
以上の工程により図１に示す半導体装置１００が完成する。
このように、本実施形態によれば、半導体装置１００は、基板１に穴１０を開け、穴１０内に絶縁膜１１、バリア膜１２、プラグ１３を形成し、基板１の裏面をエッチングすることにより基板１を薄くして絶縁膜１１、バリア膜１２、プラグ１３を突出させた後に、基板１の裏面にＳｉＣＮ膜２０を形成することにより製造される。
そのため、本発明のＴＳＶ構造を有する半導体装置の製造方法では、エッチングにより基板１を薄くした場合であっても、基板１の反りを防止できる。
上述した実施形態では、本発明を、表面にＤＲＡＭやフラッシュメモリが形成されたシリコン基板を用いた半導体装置１００に適用した場合について説明したが、本発明は何らこれに限定されることなく、全てのＴＳＶ構造に適用することができる。
１ 基板
２ 回路（ＬＳＩ構造）
１０ 穴
１１ 絶縁膜
１２ バリア膜（ＴａＮ膜）
１３ プラグ（導電性金属）
２０ ＳｉＣＮ膜
３１ 貫通電極
３３ ガラス基板
１００ 半導体装置

Claims (2)

  1. 半導体基板の表面に半導体素子を集積させて回路の少なくとも一部を形成する工程（ａ）と、
    前記半導体基板の表面から穴を開ける工程（ｂ）と、
    前記穴の内表面に絶縁膜およびバリア膜を形成する工程（ｃ）と、
    前記バリア膜の内表面に、前記穴を埋めるように導電性金属を形成する工程（ｄ）と、
    その後前記半導体基板の裏面を加工して前記半導体基板の厚さを減少させ、前記導電性金属、前記バリア膜、および前記絶縁膜を前記裏面から突出させる工程（ｅ）と、
    その後、前記半導体基板の裏面にＣを２原子％〜４０原子％添加した組成のＳｉＣＮ膜を設ける工程（ｆ）と、
    を有することを特徴とする半導体装置の製造方法。
  2. 表面に回路が形成された半導体基板と、
    前記半導体基板を貫通して一部が裏面から突出するように設けられた貫通電極と、
    前記裏面を覆うように設けられ、Ｃを２原子％〜４０原子％添加した組成を有するＳｉＣＮ膜と、を有することを特徴とする半導体装置。
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