CN108701648A - 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构 - Google Patents

用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构 Download PDF

Info

Publication number
CN108701648A
CN108701648A CN201780013798.5A CN201780013798A CN108701648A CN 108701648 A CN108701648 A CN 108701648A CN 201780013798 A CN201780013798 A CN 201780013798A CN 108701648 A CN108701648 A CN 108701648A
Authority
CN
China
Prior art keywords
layer
silicon
layer including
iii
including silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780013798.5A
Other languages
English (en)
Other versions
CN108701648B (zh
Inventor
J·R·拉罗什
K·P·叶
T·E·卡齐奥
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/082,500 external-priority patent/US9761445B2/en
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of CN108701648A publication Critical patent/CN108701648A/zh
Application granted granted Critical
Publication of CN108701648B publication Critical patent/CN108701648B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P11/00—Apparatus or processes specially adapted for manufacturing waveguides or resonators, lines, or other devices of the waveguide type
    • H01P11/001—Manufacturing waveguides or transmission lines of the waveguide type
    • H01P11/003—Manufacturing lines with conductors on a substrate, e.g. strip lines, slot lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
    • H01P3/08—Microstrips; Strip lines
    • H01P3/081—Microstriplines
    • H01P3/082—Multilayer dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一种提供半导体结构的方法，包括：提供结构，所述结构具有：所述结构具有：包括硅的层；结合结构；以及硅层，所述结合结构在所述包括硅的层与所述硅层之间设置，所述硅层比所述包括硅的层厚；以及，III‑V族层在所述包括硅的层的上表面上设置；在所述III‑V层中形成III‑V族器件并且带导体连接至所述器件；去除硅层以及所述结合结构，以暴露所述包括硅的层的底表面；以及在所述包括硅的层的暴露的底表面上形成接地面导体，以与所述带导体和所述接地面导体一起提供微带传输线。

Description

用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的 方法和结构
交叉相关申请引用
本申请是2013年12月13日递交的、名称为“METHODS AND STRUCTURES FORFORMING MICROSTRIP TRANSMISSION LINES ON THIN SILICON ON INSULATOR(SOI)WAFERS”的美国申请14/105,497的继续部分申请，其全文结合在此引作参考。
技术领域
本申请大体上涉及半导体结构和制造方法，并且更具体地涉及用于在薄III-V族晶片、例如绝缘体上碳化硅(SOI)晶片上的GaN上形成微带传输线的方法和结构。
背景技术
正如现有技术已知的，有时候期望在基片上形成III-V族器件作为单片微波集成电路(MMIC)。一种这样的基片是硅，如2015年12月13日递交的上述参照的共同未决美国专利申请No.14/105,497所公开的，并且另一基片是碳化硅(SiC)晶片，例如碳化硅四英寸晶片，具有大约400至500微米的厚度，带有III-V族材料的半导体层、例如在上表面上利用MOCVD或MBE形成的GaN外延层。
还如现有技术已知的，微带传输线有时被用于互连有源器件、例如FET器件、以及在III-V族层中或内形成的无源器件。在一种这样的情况中，在形成了微带传输线的FET和带导体之后，400至500厚SiC晶片必须被减薄或被抛光至50至100微米的厚度，用于：将在碳化硅晶片的背侧上形成的接地面导体微带传输线；并且以适应从接地面至FET的电极穿过碳化硅晶片的导电过孔。然而，减薄或抛光晶片的背侧并且从晶片的背侧形成过孔的过程是很难控制的。此外，批量SiC晶片的高成本(在短期内)用作为晶片剥离(scaling)的阻碍，这是因为200mm晶片将必须要比150mm晶片或100mm晶片更厚，从而减轻潜在的晶片断裂。
正如进一步现有技术已知的，在为FET形成源和漏触头时需要欧姆触头。为了形成这些欧姆触头，采用快速热退火(RTA)工艺来使得触头金属退火至半导体层。RTA工艺通常使用光学灯泡来加热晶片的表面，而触头金属位于半导体层的欧姆触头被形成的部分上。因为SiC和GaN是光学透明的(宽带隙)，所以在金属源和漏触头的快速热退火(RTA)的过程中的能量吸收变得是前掩模/图案依赖的。这转而导致了间断的欧姆触头结果。各种方法已经被尝试以处理这个问题。在一个通常使用的技术中，晶片被安置在由灯泡加热的石墨感受器中，并且由感受器吸收的热量被传导至晶片，因而加热了金属触头并且形成了所需要的欧姆退火。然而，前掩模/图案依赖性以及大体上间断的欧姆触头结果将经常出现。附加地，在大直径晶片(例如，200mm)批量生产环境中，感受器使用是不实际的。
发明内容
根据本申请，提供了一种方法，包括：(A)提供一种结构，所述结构具有：包括硅的层、例如硅层或碳化硅层；结合结构；以及硅层，所述结合结构在所述包括硅的层与所述硅层之间设置，所述硅层比所述包括硅的层更厚；以及，III-V族层在所述包括硅的层的上表面上设置；(B)在所述III-V层中形成III-V族器件并且带导体连接至所述器件；(C)去除硅层以及所述结合结构以暴露所述包括硅的层的底表面；以及(D)在所述包括硅的层的暴露的底表面上形成接地面导体，以与所述带导体和所述接地面导体一起提供微带传输线。
在一个实施例中，提供了一种方法，包括：提供一种结构，所述结构具有：(A)包括硅的层以及附着在所述包括硅的层上的第一二氧化硅层；以及(B)硅层以及附着在所述硅层上的第二二氧化硅层；所述第一二氧化硅层结合至所述第二二氧化硅层；其中所述第一二氧化硅层硅和所述第二二氧化硅层提供结合结构。第一二氧化硅层结合至第二二氧化硅层，并且所述包括硅的层的上表面然后被抛光以减小其厚度。III-V族层在减薄的包括硅的层的上表面上形成。III-V器件在III-V族层中形成，一起还有连接至所形成的器件的带导体。硅层和第二二氧化硅层被相继地去除以暴露所述包括硅的层的底表面。接地面导体在所述包括硅的层的暴露的底表面上形成，所述带导体、所述接地面导体和所述包括硅的层的一部分提供微带传输线的一部分。
在一个实施例中，提供了一种方法，包括：提供在包括硅的层的上表面上形成的III-V层，其中所述包括硅的层的一部分随后被抛光以减小其厚度；第一二氧化硅层被沉积附着在减薄之后的包括硅的层的底部上以形成一结构，所述结构具有：(A)附着在第一二氧化硅层上的包括硅的层上的III-V层；以及(B)硅层以及附着在硅层上的第二二氧化硅层；其中第一二氧化硅层被结合至第二二氧化硅层；第一二氧化硅层和第二二氧化硅层提供结合结构。III-V器件在III-V层中形成，一起还有连接至所形成的器件的带导体。硅层和第二二氧化硅层相继地被去除以暴露包括硅的层的底表面。接地面导体在包括硅的层的暴露的底表面上形成，带导体、接地面导体和包括硅的层的一部分提供了微带传输线的一部分。
采用所述方法和结构，较薄的碳化硅晶片、以及因此更便宜的碳化硅晶片可以从锭中切出，并且马上结合至硅柄(silicon handle)。此外，通过用不透明的硅柄处理硅晶片，用于形成欧姆触头的RTA过程被简化，这是通过减少使用感受器的需求以抑制金属图案密度的效应来实现的。SiC晶片可以通过锯切和抛光(针对≥100μm的较厚层)或者通过剥离层(<100μm)来实现的。
本申请的一个或多个实施例的细节在附图和以下说明中提出。本申请的其它特征、目的以及优点将通过说明书和附图以及权利要求书清楚。
附图说明
图1A至1H是根据本申请在生产不同阶段的半导体结构的示意性剖视图；
图2是根据本申请被用于形成图1A至1H的结构的过程的流程图；
图3A至3H是根据本申请另一实施例的在生产不同阶段的半导体结构的示意性剖视图；
图4是根据本申请的另一实施例用于形成图3A至3H的过程的流程图。
具体实施方式
在各附图中相同的附图标记表示相同的元件。
现在参看图1A以及图2的步骤100，第一结构10被获得，其具有：包括硅的层，在此碳化硅层12，在此具有100至500微米的标称厚度，而二氧化硅层14附着在碳化硅层12上。可选的蚀刻终止层16、在此例如Al2O3可以在二氧化硅层14与碳化硅层12之间设置，如图所示。
现在参看图1B以及图2的步骤200，第二结构20被获得；其具有：硅层18，在此例如625至675微米厚，以及在硅层18上附着的二氧化硅层22。
现在参看图1C以及图2的步骤300，第一结构100的二氧化硅层14被结合至第二结构20的二氧化硅层22，以形成层叠结构24。
现在参看图1D以及图2的步骤400，第一结构10的碳化硅层12的上表面(图1C)被抛光以减层至更薄的碳化硅层12′(图1D)，在此至50至100微米的厚度。
接着，参看图1E以及图2的步骤500，例如通过MOCVD或MBE在减薄的碳化硅层12′的上表面上生长III-V族材料、在此例如GaN的层26。
接着，参看图1F以及图2的步骤600，在III-V族层26中形成III-V族器件30，在此例如GaN HEMT FET有源器件，一起还有连接至器件26的带连接器32以及连接至电极的无源器件34和导电过孔36，例如器件26的未示出的源极(应当注意栅极和漏极均未在图2中示出)并且垂直穿过III-V层26并穿过较薄的碳化硅层12′的下方部分最终停止在较薄的Si(层12′)和作为SiO2(层14)或可选的Al2O3层(层16)的下方的介电体的界面处。
接着，如图1F和图2的步骤700所示的层叠结构被上下颠倒地安置在未示出的临时载体中，以例如通过抛光或蚀刻的方式去除硅层18并然后去除二氧化硅层22，然后去除二氧化硅层14和最终可选的Al2O3层16(若存在的话)，以使得减薄的碳化硅层12′暴露。最终的结构在图1G中示出。
接着，参看图1H和图2的步骤800，接地面导体40在减薄的碳化硅层12′的底表面中被形成；带导体32和接地面导体40提供了微带传输线。完成的结构在大多数情况中然后从临时载体被取下。
应当理解的是，第二Si结构(层18)已经被指定为625至675μm厚(而非SEMIInternational Standards San Jose 3081Zanker Road San Jose,CA 95134,USA针对200mm晶片传统725μm)，从而补偿第一Si结构(层12)的100至50μm厚度。这使得最终结合的晶片堆叠的总厚度将接近针对200mm晶片的标称725μm SEMI标准厚度，并且因此避免了在当前、标准处理工具中的晶片处置问题。
理想地，结合的碳化硅(SiC)层的厚度是其可以最薄的，从而最小化在形成SEMI标准厚度(725μm)200mm直径晶片时所需的昂贵的SiC的量。附加地，通过将后减薄碳化硅厚度限制至100至50μm(最终微带晶片的厚度)，为了促进微带器件在铸造处所需的背侧加工的量被减少。也就是，源过孔可以从前侧被蚀刻并被金属化。因此，仅仅最小化的背侧加工被需要以促进高产量微带过程。此外，上绝缘体晶片制造设备大体上具有它们的顶结合层厚度的优异控制。因此，在晶片制造商处的微带层的这种预加工将导致在铸造处加工的最终微带器件的优秀的晶片厚度均匀性(因为搬运晶片以及埋藏的氧化物可以选择性地去除)。
Si搬运晶片(Si handle wafer)(硅层18)也实现多个重要的功能。首先，其提供了所需的625至675微米厚度，这与用于晶片的碳化硅层12′达到SEMI标准厚度(725μm)结合，从而其能够通过200mm标准工具搬运。附加地，因为硅并非是透明的，所以Si搬运晶片消除了基于光学检测的晶片搬运问题(在晶片传入和传出工具的过程中)。因此，这些晶片将无需是背侧金属涂覆的，从而由晶片搬运系统检测。最后，硅搬运晶片(硅层18)在欧姆触头形成过程中的RTA过程中迅速吸收能量。因此，欧姆接触的控制和重复性在快速热退火(RTA)系统(其大体上在氮化镓(GaN)工艺中被使用)中被改进。这在通常不采用感受器的大晶片直径以及批量制造环境中甚至是更加重要的。
现在参看图3A以及图4的步骤100，第一结构110被获得，其具有：包括硅的层，在此硅层112，其具有<111>晶向带有100至500微米的标称厚度并且稍微掺杂、优选n型掺杂，以具有>500ohm-cm的电阻率。二氧化硅层114附着在硅层112上。可选的蚀刻终止层116、在此例如Al2O3可以在二氧化硅层114与硅层112之间设置，如图所示。
现在参看图3B以及图4的步骤200，第二结构120被获得，其具有：硅层118，625至675微米厚，且更浓地掺杂；以及附着在硅层118上的二氧化硅层122。
现在参看图3C以及图4的步骤300，第一结构110的二氧化硅层114被结合至第二结构120的二氧化硅层122，以形成层叠结构124。
现在参看图3D以及图4的步骤400，第一结构的硅层112(图3C)的上表面被抛光，以减小硅层112的厚度至较薄的硅层112′(图3D)，在此减小至50至100微米的厚度。
接着，参看图3E以及图4的步骤500，III-V族材料的层126、在此例如GaN在减薄的硅层112′的上表面上生长，例如通过MOCVD或MBE生长。
接着，参看图3F以及图4的步骤600，III-V器件130、在此例如GaN HEMT FET有源器件在III-V层126中被形成，一起有连接至器件的带导体132以及连接至电极的无源器件134和导电过孔136，例如器件126的未示出的源极(应当注意的是栅极和漏极都未在图3F中示出)并且竖直地穿过III-V层126并穿过较薄的硅层112′的下方部分，最终终止于较薄的硅(层112′)与或者是SiO2(层114)或者是可选的Al2O3层(层116)的下方介电体的交界处。
接着，如图3F以及图4的步骤700所示的层叠结构以上下颠倒的方式被安置在未示出的临时载体中，以例如通过抛光或蚀刻来去除硅层118以及然后二氧化硅层122、然后二氧化硅层114以及最终可选的Al2O3层116(若存在的话)，以暴露减薄的硅层112的底表面。最终的结构在图3G中示出。
接着，参看图3H以及图4的步骤800，接地面导体140在减薄的硅层112′的底表面上形成；带导体132和接地面导体140提供了微带传输线。完成的结构在大多数情况中然后从临时载体取下。
现在应当清楚的是根据本申请的方法包括：(A)提供一结构，其具有：包括硅的层；结合结构；以及硅层，所述结合结构在所述包括硅的层与所述硅层之间设置，所述硅层比所述包括硅的层更厚；以及在所述包括硅的层的上表面上设置的III-V族层；(B)在所述III-V层中形成III-V族器件并且带导体连接至所述器件；(C)去除硅层和结合结构以暴露包括硅的层的底表面；以及(D)在所述包括硅的层的暴露的底表面上形成接地面导体，以与所述带导体和所述接地面导体一起提供微带传输线。
方法可以包括一个或多个以下特征，所述特征彼此独立或者彼此结合，以包括其中所述包括硅的层是<111>硅或者其中所述包括硅的层是碳化硅。
现在还应当清楚的是，根据本申请的方法包括提供一结构，所述结构具有：(A)包括硅的层以及附着在所述包括硅的层上的第一二氧化硅层；以及(B)硅层以及附着在所述硅层上的第二二氧化硅层，第一二氧化硅层结合至第二二氧化硅层，其中第一二氧化硅层和第二二氧化硅层提供了结合结构；将第一二氧化硅层结合至第二二氧化硅层；在所述包括硅的层的上表面上生长III-V族层；在所述III-V族层中形成有源器件，一起还有连接至所形成的器件的带导电体；相继地去除硅层和第二二氧化硅层以暴露所述包括硅的层的底表面；并且形成在所述包括硅的层的暴露的底表面上形成的接地面导体，所述带导体、所述接地面导体以及所述包括硅的层的一部分提供了微带传输线的一部分。
方法可以包括以下特征中的一个或多个，它们彼此独立或结合以包括：在形成III-V族层之前，第一结构的包括硅的层的上表面被抛光，以减少所述包括硅的层的厚度；所述包括硅的层是<111>硅；所述包括硅的层是碳化硅；所述包括硅的层是硅；或者在所述包括硅的层的底表面被抛光以减小其厚度之前，III-V族层在所述包括硅的层的上表面上形成。
已经描述了本申请的多个实施例。然而，应当理解的是在不脱离本申请的精神和范围的前提下可以实现各种改型。例如，在晶片结合中使用的所有氧化物可以在第一碳化硅(SiC)结构(层12)或硅结构(层18)上被沉积或生长，并然后相应地结合至裸Si或SiC晶片的生氧化物(native oxide)上。附加地，SiC层、Si层以及氧化层的厚度可以从上述的那些被改变，并仍落入本申请的精神和范围内。此外，附加的薄Si层(大体上1至2μm)可以在50至100μm硅或碳化硅以及厚675至625μmSi基片的顶部上被结合，以形成三层式基片，这将允许CMOS处理以及在窗(暴露的Si区域)中的GaN生长以及同一基片上的GaN器件处理。这转而将允许不同类集成的GaN/COMS电路。此外，本申请可以应用于其它实施例，例如如在此结合引作参考的共同未决美国专利申请No.14/1058,497的上述继续部分申请的图3和图4A至4K中所描述的那些。因此，其它实施例是在所附权利要求书的范围内。

Claims (12)

1.一种方法，包括：
(A)提供结构，所述结构具有：包括硅的层；结合结构；以及硅层，所述结合结构在所述包括硅的层与所述硅层之间设置，所述硅层比所述包括硅的层更厚；以及，III-V族层在所述包括硅的层的上表面上设置；
(B)在所述III-V层中形成III-V族器件并且带导体连接至所述器件；
(C)去除硅层以及所述结合结构，以暴露包括硅的层的底表面；以及
(D)在所述包括硅的层的暴露的底表面上形成接地面导体，以与所述带导体和所述接地面导体一起提供微带传输线。
2.根据权利要求1所述的方法，其特征在于，所述包括硅的层是<111>硅。
3.根据权利要求1所述的方法，其特征在于，所述包括硅的层是碳化硅。
4.一种方法，包括：
提供结构，所述结构具有：(A)包括硅的层以及附着在碳化硅层上的第一二氧化硅层；以及(B)硅层以及附着在所述硅层上的第二二氧化硅层；所述第一二氧化硅层结合至所述第二二氧化硅层；其中，所述第一二氧化硅层和所述第二二氧化硅层提供结合结构；
将所述第一二氧化硅层结合至所述第二二氧化硅层；
在所述包括硅的层的上表面上生长III-V族层；
在所述III-V族层中形成有源器件，一起有连接至所形成的器件的带导体；
相继地去除所述硅层和所述第二二氧化硅层，以暴露所述包括硅的层的底表面；以及
形成在所述包括硅的层的暴露的底表面上形成的接地面导体，所述带导体、所述接地面导体和所述包括硅的层的一部分提供微带传输线的一部分。
5.根据权利要求4所述的方法，其特征在于，在形成所述III-V族层之前，所述第一结构的所述包括硅的层的上表面被抛光，以减小所述包括硅的层的厚度。
6.根据权利要求4所述的方法，其特征在于，所述包括硅的层是<111>硅。
7.根据权利要求4所述的方法，其特征在于，所述包括硅的层是碳化硅。
8.根据权利要求5所述的方法，其特征在于，所述包括硅的层是硅。
9.根据权利要求5所述的方法，其特征在于，所述包括硅的层是碳化硅。
10.根据权利要求4所述的方法，其特征在于，在所述包括硅的层的底表面被抛光以减小其厚度之前，III-V族层在所述包括硅的层的上表面上形成。
11.根据权利要求10所述的方法，其特征在于，所述包括硅的层是硅。
12.根据权利要求10所述的方法，其特征在于，所述包括硅的层是碳化硅。
CN201780013798.5A 2016-03-28 2017-02-27 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构 Active CN108701648B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/082,500 2016-03-28
US15/082,500 US9761445B2 (en) 2013-12-13 2016-03-28 Methods and structures for forming microstrip transmission lines on thin silicon carbide on insulator (SICOI) wafers
PCT/US2017/019575 WO2017172154A1 (en) 2016-03-28 2017-02-27 METHODS AND STRUCTURES FOR FORMING MICROSTRIP TRANSMISSION LINES ON THIN SILICON CARBIDE ON INSULATOR (SiCOI) WAFERS

Publications (2)

Publication Number Publication Date
CN108701648A true CN108701648A (zh) 2018-10-23
CN108701648B CN108701648B (zh) 2023-03-28

Family

ID=58264642

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780013798.5A Active CN108701648B (zh) 2016-03-28 2017-02-27 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构

Country Status (3)

Country Link
EP (1) EP3437125B1 (zh)
CN (1) CN108701648B (zh)
WO (1) WO2017172154A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173595A (ja) * 2004-11-22 2006-06-29 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びそれを用いた車載レーダシステム
US20060226415A1 (en) * 2004-11-22 2006-10-12 Masaaki Nishijima Semiconductor integrated circuit device and vehicle-mounted radar system using the same
WO2015088674A1 (en) * 2013-12-13 2015-06-18 Raytheon Company Methods and structures for forming microstrip transmission lines on thin silicon on insulator (soi) wafers

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892974B2 (en) * 2000-04-11 2011-02-22 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173595A (ja) * 2004-11-22 2006-06-29 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びそれを用いた車載レーダシステム
US20060226415A1 (en) * 2004-11-22 2006-10-12 Masaaki Nishijima Semiconductor integrated circuit device and vehicle-mounted radar system using the same
WO2015088674A1 (en) * 2013-12-13 2015-06-18 Raytheon Company Methods and structures for forming microstrip transmission lines on thin silicon on insulator (soi) wafers

Also Published As

Publication number Publication date
WO2017172154A1 (en) 2017-10-05
EP3437125B1 (en) 2024-06-26
CN108701648B (zh) 2023-03-28
EP3437125A1 (en) 2019-02-06

Similar Documents

Publication Publication Date Title
KR102559594B1 (ko) 가공된 기판에 통합된 무선 주파수 디바이스
US7535100B2 (en) Wafer bonding of thinned electronic materials and circuits to high performance substrates
JP6345251B2 (ja) 薄いシリコンオン絶縁体（ｓｏｉ）ウェハー上にマイクロストリップ伝送ラインを形成するための方法及び構造体
US11328927B2 (en) System for integration of elemental and compound semiconductors on a ceramic substrate
US11335557B2 (en) Multi-deposition process for high quality gallium nitride device manufacturing
US9761445B2 (en) Methods and structures for forming microstrip transmission lines on thin silicon carbide on insulator (SICOI) wafers
CN108701648A (zh) 用于在薄绝缘体上碳化硅(SiCOI)晶片上形成微带传输线的方法和结构
KR20230086681A (ko) 가공된 기판에 mmic 및 rf 디바이스를 제조하기 위한 방법 및 시스템
US7176107B2 (en) Hybrid substrate and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant