KR20230086681A - 가공된 기판에 mmic 및 rf 디바이스를 제조하기 위한 방법 및 시스템 - Google Patents

가공된 기판에 mmic 및 rf 디바이스를 제조하기 위한 방법 및 시스템 Download PDF

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KR20230086681A
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mmic
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ground
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power plane
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KR1020237012239A
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오그주르 악타스
블라디미르 오드노블류도브
켐 바세리
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큐로미스, 인크
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Publication date
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Abstract

모놀리식 마이크로파 집적 회로(MMIC) 시스템은 성장 기판, 성장 기판에 연결된 디바이스 층, 디바이스 층에 연결된 복수의 MMIC 디바이스 소자, 및 복수의 MMIC 디바이스 소자에 연결된 복수의 금속화 구조체를 포함한다. MMIC 시스템은 또한 복수의 금속화 구조체에 연결된 캐리어 기판 및 캐리어 기판에 연결된 냉각 구조체를 포함한다.

Description

가공된 기판에 MMIC 및 RF 디바이스를 제조하기 위한 방법 및 시스템
관련 출원에 대한 상호 참조
본 출원은 2020년 10월 14일에 출원된 미국 임시특허출원 제63/091,777호에 대한 우선권을 주장하며, 그 개시 내용은 여하한 목적을 위해 그 전체가 참조에 의해 편입된다.
본 발명은 일반적으로 가공된 기판을 사용하여 RF 및 MMIC 디바이스를 제조하기 위한 방법 및 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 가공된 기판을 사용하여 MMIC 디바이스 구조를 제조하기 위한 방법 및 시스템에 관한 것이다.
고주파 트랜지스터 또는 고전자 이동도 트랜지스터(high-electron-mobility transistor: HEMT)와 같은 고주파, 고성능 무선 주파수(radio frequency: RF) 집적 디바이스는 화합물 반도체를 사용하여 제조될 수 있다. 예를 들어, RF 디바이스를 제조하기 위해, 질화갈륨(GaN)과 같은 에피택셜 층들은 실리콘, 탄화규소(SiC), 사파이어, 또는 다른 기판과 같은 디포짓된(deposited) GaN과 상이한 격자 구조(또는 격자 상수)를 갖는 반도체 캐리어 기판 상에 GaN을 디포짓하는 것을 포함하는 헤테로에피택셜(epi) 성장 프로세스에 의해 형성될 수 있다. GaN과 캐리어 기판 사이의 격자 부정합(lattice mismatch)은 디바이스 수율 및 성능에 부정적인 영향을 미칠 수있는 결함, 전위(dislocation), 및 변형(strain)을 생성할 수 있습니다. 또한, GaN 층들 및 캐리어 기판은 상이한 열팽창 계수(CTEs)를 가질 수 있다. 열 처리(예를 들어, GaN 에피택셜 성장)는 GaN을 균열 또는 박리할 수 있거나, 또는 캐리어 기판을 휘어지게 하고, 경우에 따라 캐리어 기판을 파괴할 수있다. 서로 다른 CTE는 기판 웨이퍼 크기를 제한하고, 스케일을 제한하며, RF 디바이스 및 솔루션의 전체 제조 비용의 절감을 방해할 수 있다.
모놀리식 마이크로파 집적 회로(Monolithic microwave integrated circuit: MMIC) 디바이스는 마이크로파 주파수, 예를 들어, 300MHz 내지 300GHz에서 동작하는 집적 회로 디바이스이다. MMIC 디바이스는, 다른 애플리케이션 중에서, 마이크로파 혼합, 전력 증폭, 및 고주파 스위칭에 적합하다.
RF 및 MMIC 디바이스 제조에서의 진보에도 불구하고, RF 및 MMIC 디바이스의 제조와 관련된 개선된 방법 및 시스템에 대한 당업계의 필요성이 존재한다.
본 발명은 일반적으로 가공된 기판을 사용하여 RF 및 MMIC 디바이스를 제조하기 위한 방법 및 시스템에 관한 것이다. 보다 구체적으로, 본 발명은 가공된 기판을 사용하여 MMIC 디바이스 구조를 제조하기 위한 방법 및 시스템에 관한 것이다. 단지 예로서, 본 발명은 MMIC 디바이스들의 고주파 동작 중에 낮은 손실을 특징으로 하는 대안적인 가공된 기판에 연결된 디바이스 층을 사용하여 MMIC 디바이스들을 제조하기 위한 방법 및 시스템에 적용되었다. 상기 방법 및 기술은 다양한 반도체 프로세싱 작업에 적용될 수 있다.
본 발명의 일 실시예에 따르면, 모놀리식 마이크로파 집적 회로(MMIC) 시스템이 제공된다. MMIC 시스템은 성장 기판, 성장 기판에 연결된 디바이스 층, 및 상기 디바이스 층에 연결된 복수의 MMIC 디바이스 소자를 포함한다. MMIC 시스템은 또한 복수의 MMIC 디바이스 소자에 연결된 복수의 금속화 구조체, 복수의 금속화 구조체에 연결된 캐리어 기판, 및 캐리어 기판에 연결된 냉각 구조체를 포함한다.
본 발명의 또 다른 실시예에 따르면, MMIC 시스템의 제조 방법이 제공된다. 상기 방법은 성장 기판 및 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계, 상기 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계; 및 복수의 금속 구조체를 포함하는 캐리어 기판을 제공하는 단계를 포함한다. 상기 방법은 또한 복수의 금속 구조체를 복수의 MMIC 디바이스 소자에 결합하는 단계, 성장 기판의 일부를 제거하는 단계, 및 캐리어 기판의 일부를 제거하는 단계를 포함한다. 상기 방법은 성장 기판에 연결된 접지/전력 평면을 형성하는 단계, 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계, 및 냉각 구조체를 캐리어 기판에 접합하는 단계를 더 포함한다.
본 발명의 특정 실시예에 따르면, 모놀리식 마이크로파 집적 회로(MMIC) 시스템이 제공된다. MMIC 시스템은 대안적인 가공된 기판, 대안적인 가공된 기판에 연결된 디바이스 층, 디바이스 층에 연결된 복수의 MMIC 디바이스 소자, 및 복수의 금속화 구조체에 연결된 캐리어 기판을 포함한다. MMIC 시스템은 또한 대안적인 가공된 기판에 연결된 접지/전력 평면, 접지/전력 평면을 복수의 MMIC 디바이스 소자에 접속하는 복수의 비아, 및 접지/전력 평면에 연결된 냉각 구조체를 포함한다.
본 발명의 또 다른 구체적인 실시예에 따르면, MMIC 시스템의 제조 방법이 제공된다. 상기 방법은 성장 기판 및 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계, 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계, 캐리어 기판을 제공하는 단계, 캐리어 기판을 상기 복수의 MMIC 디바이스 소자에 결합하는 단계, 및 성장 기판을 제거하는 단계를 포함한다. 상기 방법은 또한, 대안적인 가공된 기판을 디바이스 층에 결합하는 단계, 대안적인 가공된 기판의 일부를 제거하는 단계, 대안적인 가공된 기판에 연결된 접지/전력 평면을 형성하는 단계, 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자들 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계, 및 냉각 구조체를 접지/전력 평면에 접합하는 단계를 포함한다.
본 발명의 특정 실시예에 따르면, 모놀리식 마이크로파 집적 회로(MMIC) 시스템이 제공된다. MMIC 시스템은 대안적인 가공된 기판, 대안적인 가공된 기판에 연결된 디바이스 층, 디바이스 층에 연결된 복수의 MMIC 디바이스 소자, 대안적인 가공된 기판에 연결된 접지/전력 평면, 접지/전력 평면을 복수의 MMIC 디바이스 소자에 접속하는 복수의 비아, 및 접지/전력 평면에 연결된 냉각 구조체를 포함한다.
본 발명의 또 다른 특정 실시예에 따르면, MMIC 시스템을 제조하는 방법이 제공된다. 상기 방법은 성장 기판 및 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계, 핸들 기판을 디바이스 층에 결합하는 단계, 및 성장 기판을 제거하는 단계를 포함한다. 상기 방법은 또한 대안적인 가공된 기판을 디바이스 층에 결합하는 단계, 핸들 기판을 제거하는 단계, 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계, 및 상기 대안적인 가공된 기판의 일부를 제거하는 단계를 포함한다. 상기 방법은 대안적인 가공된 기판의 나머지 부분에 연결된 접지/전력 평면을 형성하는 단계, 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계, 및 냉각 구조체를 접지/전력 평면에 접합하는 단계를 더 포함한다.
종래의 기술에 비해 본 발명을 통해 수많은 이점이 달성된다. 예를 들어, 본 발명의 실시예들은 보다 용이하고 빠른 제조 단계들 뿐만 아니라 대면적 기판 상의 제조에 의해 더 낮은 비용으로 생산될 수 있는 MMIC 디바이스들을 제조하기 위한 시스템들 및 방법들을 제공한다. 본 발명의 이러한 및 다른 실시예들은 그의 많은 장점들 및 특징들과 함께 아래의 설명 및 첨부된 도면들과 함께 더욱 상세히 설명된다.
도 1은 본 발명의 실시예에 따른 가공된 기판을 설명하기 위한 단순화된 개념도이다.
도 2는 본 발명의 실시예에 따른 대안적인 가공된 구조체를 설명하기 위한 단순화된 개략도이다.
도 3a는 본 발명의 실시예에 따른 가공된 기판 상에 형성된 MMIC 디바이스 소자의 단면도이다.
도 3b는 본 발명의 실시예에 따른 금속 상호접속부를 갖는 캐리어 기판의 단면도이다.
도 3c는 본 발명의 실시예에 따라 도 3c에 도시된 금속 상호접속부를 갖는 캐리어 기판에 대한 도 3a에 도시된 MMIC 디바이스 소자를 갖는 가공된 기판의 배치를 도시하는 단면도이다.
도 3d는 본 발명의 실시예에 따른 금속 상호접속부를 갖는 캐리어 기판에 대한 MMIC 디바이스 소자와 가공된 기판의 결합을 도시하는 단면도이다.
도 3e는 본 발명의 실시예에 따른 가공된 기판의 일부 및 캐리어 기판의 일부의 제거를 도시하는 단면도이다.
도 3f는 본 발명의 실시예에 따른 가공된 기판에서 비아의 형성을 도시하는 단면도이다.
도 3g는 본 발명의 실시예에 따른 캐리어 기판에 대한 냉각 구조체의 부착을 도시하는 단면도이다.
도 3h는 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 4a는 본 발명의 실시예에 따른 양면(dual-sided) 냉각 구조체를 이용하는 대안적인 실시예를 도시하는 단면도이다.
도 4b는 본 발명의 실시예에 따른 양면 접지/전력 평면들 및 냉각 구조체들을 이용하는 제2의 대안적인 실시예를 도시하는 단면도이다.
도 5a는 본 발명의 실시예에 따른 가공된 기판의 디바이스 층에 형성된 MMIC 디바이스 소자의 단면도이다.
도 5b는 본 발명의 실시예에 따른 MMIC 디바이스 소자에 대한 캐리어 기판의 결합을 도시하는 단면도이다.
도 5c는 본 발명의 실시예에 따른 가공된 기판의 일부의 제거를 도시하는 단면도이다.
도 5d는 본 발명의 실시예에 따른 대안적인 가공된 기판을 디바이스 층에 결합하는 것을 도시하는 단면도이다.
도 5e는 본 발명의 실시예에 따른 대안적인 가공된 기판의 일부의 제거를 도시하는 단면도이다.
도 5f는 본 발명의 실시예에 따른 대안적인 가공된 기판의 나머지 부분에서 비아의 형성을 도시하는 단면도이다.
도 5g는 본 발명의 실시예에 따른 캐리어 기판의 일부의 제거를 도시하는 단면도이다.
도 5h는 본 발명의 실시예에 따른 대안적인 가공된 기판에 대한 냉각 구조의 부착을 도시하는 단면도이다.
도 5i는 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 방법을 도시하는 단순화된 흐름도이다.
도 6은 본 발명의 실시예에 따른 양면 접지/전력 평면들을 이용하는 대안적인 실시예를 도시하는 단면도이다.
도 7a는 본 발명의 실시예에 따른 디바이스 층을 갖는 가공된 기판의 단면도이다.
도 7b는 본 발명의 실시예에 따른 디바이스 층에 대한 핸들 기판의 결합을 도시하는 단면도이다.
도 7c는 본 발명의 실시예에 따른 성장 기판의 제거를 도시하는 단면도이다.
도 7d는 본 발명의 실시예에 따른 대안적인 가공된 기판의 디바이스 층에 대한 결합을 도시하는 단면도이다.
도 7e는 본 발명의 실시예에 따른 핸들 기판의 제거를 도시하는 단면도이다.
도 7f는 본 발명의 실시예에 따른 디바이스 층에서 MMIC 디바이스 소자의 형성을 도시하는 단면도이다.
도 7g는 본 발명의 실시예에 따른 대안적인 가공된 기판의 일부의 제거를 도시하는 단면도이다.
도 7h는 본 발명의 실시예에 따른 대안적인 가공된 기판의 나머지 부분에서의 비아의 형성을 도시하는 단면도이다.
도 7i는 본 발명의 실시예에 따른 대안적인 가공된 기판에 대한 냉각 구조체의 부착을 도시하는 단면도이다.
도 7j는 본 발명의 실시예에 따른 MMIC 시스템의 제조 방법을 도시하는 단순화된 흐름도이다.
도 8a는 본 발명의 실시예에 따른 박화된(thinned) 캐리어 기판을 이용하는 대안적인 실시예를 도시하는 단면도이다.
도 8b는 본 발명의 실시예에 따른 양면 접지/전력 평면들을 이용하는 제2의 대안적 실시예를 도시하는 단면도이다.
이산(discrete) RF 디바이스들 및 MMIC 디바이스들은 상이한 설계 제약조건들을 갖고, 상이한 반도체 구조들로부터 이득을 얻는다. 이산 RF 디바이스 및 MMIC 디바이스 모두는 바람직하게는 낮은 열 저항, 낮은 기생 드레인-소스 커패시턴스(capacitance), 및 높은 이동성(mobility) 및 높은 캐리어 밀도를 갖고, 이는 HEMT 구조를 포함하는 디바이스 구조에서 2차원 전자 가스의 형성을 가능하게 한다. 더욱이, 이산 RF 디바이스들 및 MMIC 디바이스들 모두는 버퍼층(들) 내 및 디바이스 표면에서의 트래핑(trapping)으로 인해 낮은 전류 붕괴를 갖는 것이 바람직하며, 고전력 동작에 적합한 스루 기판 비아(through substrate vias)의 형성과 양립해야 한다. 이산 RF 디바이스를 특징짓는 이러한 설계 제약조건 및 이점 외에도, MMIC 디바이스는 바람직하게는 도파관으로서 활용될 수 있는 낮은 기판 손실, 및 고전력 도파관에 적합한 두꺼운(예를 들어, 50μm 내지 100μm 정도의) 반절연 기판을 갖는다.
도 1은 본 발명의 실시예에 따른 가공된 기판(100)을 도시하는 단순화된 개념도이다. 도 1에 도시된 가공된 기판(100)은 다양한 전자 및 광학 애플리케이션에 적합하다. 가공된 기판(100)은 가공된 기판(100) 상에서 성장될 에피택셜 물질의 열팽창 계수(CTE)와 실질적으로 매칭되는 CTE를 가질 수 있는 코어(110)를 포함한다. GaN 또는 GaN-기반 물질을 포함할 수 있는 에피택셜 물질(130)은 가공된 기판(100)의 요소로서 요구되는 것은 아니기 않기 때문에 선택사항으로서 도시되지만, 통상적으로 가공된 기판(100) 상에서 성장될 것이다. 일부 실시예들에서, 가공된 기판(100)은 가공된 기판 상에 디포짓되거나 그렇지 않으면 접합된 하나 이상의 층들 또는 소자들을 포함할 수 있기 때문에 가공된 기판 구조체로서 지칭된다.
질화갈륨(GaN)-기반 물질(GaN-기반 층을 포함하는 에피택셜 층)의 성장을 포함하는 애플리케이션의 경우, 코어(110)는 다결정성(polycrystalline) 세라믹 물질, 예를 들어, 이트륨 산화물(yttrium oxide)과 같은 결합제(binding agent)를 포함할 수 있는 다결정성 질화알루미늄(AlN)일 수 있다. 코어(110)로는 다결정성 질화갈륨(GaN), 다결정성 질화알루미늄갈륨(AlGaN), 다결정성 탄화규소(SiC), 다결정성 산화아연(ZnO), 다결정성 삼산화갈륨(Ga2O3) 등을 포함하는 다른 물질들이 활용될 수 있다. 코어(110)의 두께는 100 내지 1,500μm, 예를 들면, 750μm 정도일 수 있다.
코어(110)는 쉘(shell) 또는 캡슐화(encapsulating) 쉘로 지칭될 수 있는 제1 접착층(112) 내에 캡슐화될 수 있다. 실시예에서, 제1 접착층(112)은 두께가 1,000Å 정도인 테트라에틸 오소실리케이트(tetraethylorthosilicate: TEOS) 산화물 층을 포함한다. 다른 실시예들에 있어서, 제1 접착층(112)의 두께는, 예를 들면, 100Å 내지 2,000Å로 다양하다. 일부 실시예에서는 전구체(precursor)로서 TEOS를 사용하여 디포짓되는 산화물 물질을 포함하는 TEOS 산화물이 접착층에 이용될 수 있지만, 후술하는 디포짓된 층과 하부층 또는 물질 사이의 접착을 제공하는 다른 물질(예를 들어, 세라믹, 특히, 다결정성 세라믹)이 본 발명의 다른 실시예에 따라 활용될 수 있다. 예를 들어, SiO2 또는 다른 실리콘 산화물(SixOy)은 세라믹 물질에 잘 부착될 수 있고, 예를 들어, 전도성 물질의 후속 디포지션을 위한 적절한 표면을 제공할 수 있다. 일부 실시예들에서, 제1 접착층(112)은 일부 실시예들에서 코어(110)를 완전히 둘러싸서 완전히 캡슐화된 코어를 형성하고, LPCVD 프로세스 또는 반도체 프로세싱, 특히, 다결정성 또는 복합 기판 및 층들과 호환될 수 있는 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 제1 접착층(112)은 코어(110)의 일측에 형성될 수 있다. 제1 접착층(112)은 후속 층들이 부착되어 기공된 기판의 요소들을 형성하는 표면을 제공한다.
캡슐화 접착층을 형성하기 위해 LPCVD 프로세스, 유리/유전체 상의 스핀, 용광로 기반 프로세스 등을 사용하는 것 외에도, CVD 프로세스 또는 유사한 디포지션 프로세스를 포함하는 본 발명의 실시예들에 따라 다른 반도체 프로세스가 이용될 수 있다. 일 예로서, 코어의 일부를 코팅하는 디포지션 프로세스가 이용될 수 있다; 코어를 뒤집을 수 있고 코어의 추가 부분을 코팅하기 위해 디포지션 프로세스를 반복할 수 있다. 따라서, LPCVD 기술이 완전히 캡슐화된 구조를 제공하기 위해 일부 실시예에서 이용되지만, 특정 용도에 따라 다른 막 형성 기술이 이용될 수 있다.
전도층(114)이 제1 접착층(112) 상에 형성된다. 실시예에서, 전도층(114)은 폴리실리콘(즉, 다결정성 실리콘)의 쉘로서 세라믹 물질에 대해 불량한 접착력을 나타낼 수 있기 때문에 제1 접착층(112)을 둘러싸도록 형성된다. 전도층(114)이 폴리실리콘인 실시예에서, 폴리실리콘 층의 두께는 500-5,000Å, 예를 들어, 2,500Å 정도일 수 있다. 일부 실시예들에서, 폴리실리콘 층은 제1 접착층(112)(예를 들어, TEOS 산화물 층)을 완전히 둘러싸는 쉘로서 형성될 수 있고, 이에 의해 완전히 캡슐화된 접착층을 형성할 수 있고, LPCVD 프로세스를 사용하여 형성될 수 있다. 다른 실시예들에서, 전도성 물질은 접착층의 일부, 예를 들어, 기판의 상부 절반 상에 형성될 수 있다. 일부 실시예에서, 전도성 물질은 완전히 캡슐화하는 층으로서 형성될 수 있고, 후속적으로 기판의 일측 상에서 제거될 수 있다.
일 실시예에서, 전도층(114)은 고전도성 물질을 제공하기 위해 도핑된 폴리실리콘 층일 수 있다. 예를 들어, 전도층(114)은 붕소(boron)로 도핑되어 p형 폴리실리콘 층을 제공할 수 있다. 일부 실시예에서, 붕소에 의한 도핑은 1×1019 cm-3 내지 1×1020 cm-3의 수준에서 높은 전도성을 제공한다. 상이한 도펀트 농도의 다른 도펀트들(예를 들어, 1×1016 cm-3 내지 5×1018 cm-3 범위의 도펀트 농도에서 인, 비소, 비스무트 등)을 이용하여 전도층에 사용하기에 적합한 n형 또는 p형 반도체 물질을 제공할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 것이다.
전도층(114)의 존재는 반도체 프로세싱 툴, 예를 들어 정전 척을 갖는 툴(ESCs 또는 e-척)에 가공된 기판을 정전기 척킹하는 동안 유용하다. 전도층(114)은 반도체 프로세싱 툴에서 가공 후 신속한 디척킹(dechucking)을 가능하게 한다. 본 발명의 실시예들에서, 전도층은 척과의 전기적 접촉 또는 결합(bonding)을 포함하는 향후 프로세싱 중에 e-척으로의 용량성 커플링(capacitive coupling)을 가능하게 한다. 따라서, 본 발명의 실시예들은 종래의 실리콘 웨이퍼와 함께 이용되는 방식으로 처리될 수 있는 기판 구조를 제공한다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다. 또한, ESD 척킹과 함께 높은 열 전도성을 갖는 기판 구조를 갖는 것은 후속 디바이스 제조 단계뿐만 아니라 가공된 층 및 에피택셜 층의 후속 형성을 위한 더 나은 디포지션 조건을 제공할 수 있다. 예를 들어, 더 낮은 응력, 더 균일한 디포지션 두께, 및 후속층 형성을 통한 더 나은 화학량론(stoichiometry) 제어를 초래할 수 있는 바람직한 열 프로파일을 제공할 수 있다.
제2 접착층(116)(예를 들어, 두께가 1,000Å 정도의 TEOS 산화물 층)이 전도층(114) 상에 형성된다. 제2 접착층(116)은 일부 실시예에서 전도층(114)을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스, CVD 프로세스, 또는 스핀-온 유전체의 디포지션을 포함하는 임의의 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다.
배리어 층(118), 예를 들면, 실리콘 질화물 층이 제2 접착층(116) 상에 형성된다. 일 실시예에서, 배리어 층(118)은 두께가 4,000Å 내지 5,000Å 정도인 실리콘 질화물 층이다. 배리어 층(118)은 일부 실시예에서 제2 접착층을 완전히 둘러싸서 완전히 캡슐화된 구조를 형성하고, LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질 물질이 배리어 층으로서 이용될 수 있다. 일부 구현예들에서, 배리어 층(118)은 배리어 층(118)을 형성하기 위해 구축되는 다수의 서브-층들을 포함한다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 지칭하려는 것이 아니라, 복합 방식으로 층들을 이루는 하나 이상의 물질을 포함하는 것이다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
일부 실시예들에서, 배리어 층(118), 예를 들어, 실리콘 질화물 층은, 예를 들어, 고온(예컨대, 1,000℃) 에피택셜 성장 프로세스 동안에, 가공된 기판이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로 코어에 존재하는 요소들, 예를 들어, 이트륨(원소), 이트륨 산화물(즉, 이트리아), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 본 명세서에 기술된 캡슐화 층들을 이용하면, 비청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
일부 실시예에서, 코어를 형성하는데 이용되는 세라믹 물질은 1,800℃ 범위의 온도에서 소성(firing)될 수 있다. 이 프로세스는 세라믹 물질에 존재하는 상당량의 불순물을 제거할 것으로 예상된다. 이러한 불순물은, 소결제(sintering agent)로서 이트리아를 사용함으로써 생겨나는 이트륨, 칼슘, 및 다른 요소들과 화합물을 포함할 수 있다. 이어서, 800℃ 내지 1,100℃ 범위의 훨씬 더 낮은 온도에서 수행될 수 있는 에피택셜 성장 프로세스 중에는, 이러한 불순물의 후속 확산이 미미할 것으로 예상되었을 것이다. 그러나, 종래의 예상과는 달리, 세라믹 물질의 소성 온도보다 훨씬 낮은 온도에서의 에피택셜 성장 프로세스 중에도, 가공된 기판의 층들을 통한 요소들의 현저한 확산이 존재할 수 있다. 따라서, 본 발명의 실시예들은 이러한 바람직하지 않은 확산을 방지하기 위해 배리어 층을 가공된 기판에 통합한다.
따라서, 본 발명의 일부 실시예는 다결정성 세라믹 물질(예를 들어, AlN)로부터 선택적 GaN 층(130)과 같은 가공된 층 및 에피택셜 층으로의 배경 요소의 외부 확산을 방지하기 위해 배리어 층(118)으로서 실리콘 질화물 층을 통합한다. 하부 층들 및 물질을 캡슐화하는 배리어 층(118)은 원하는 배리어 층 기능을 제공한다. 배리어 층(118)의 가공된 기판으로의 통합은, 배리어 층이 존재하지 않는 경우에 통상적으로 발생하는, 어닐링(annealing) 프로세스 중에 칼슘, 이트륨 및 알루미늄이 가공된 층들 내로 확산되는 것을 방지한다. 따라서, 배리어 층(118)의 사용은 이들 요소가 배리어 층을 통해 확산되는 것을 방지하고, 이에 의해 가공된 기판을 둘러싼 환경으로의 이들의 방출을 방지한다. 유사하게, 벌크 세라믹 물질 내에 함유된 임의의 다른 불순물은 배리어 층에 의해 함유될 것이다.
결합층(120)(예를 들어, 실리콘 산화물 층)은 배리어 층(118)의 일부, 예를 들어, 배리어 층(118)의 최상면 상에 디포짓될 수 있고, 이어서 실질적으로 단결정 층(122)(예를 들어, 박리된(exfoliated) 실리콘(111) 층과 같은 단결정 실리콘 층)의 결합 중안 사용될 수 있다. 결합층(120)은 일부 실시예들에서 두께가 대략 1.5μm일 수 있다. 일부 실시예들에 있어서, 결합층(120)의 두께는 결합 유도 공극(bond-induced void) 완화를 위해 20nm 이상이다. 일부 실시예들에 있어서, 결합층(120)의 두께는 0.75-1.5μm 범위이다.
결합층(120)은 두꺼운(예를 들어, 2-5μm 두께) 산화물 층의 디포지션에 이은 약 1.5μm 이하의 두께로 산화물을 얇게 하기 위한 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 프로세스에 의해 형성될 수 있다. 두꺼운 초기 산화물은 다결정성 코어의 제조 후에도 남아있을 수 있고 도 1에 도시된 캡슐화 층이 형성될 때 계속 존재할 수 있는 지지 구조체 상에 존재하는 표면 형상을 평활하게 하는 역할을 한다. CMP 프로세스는 공극이 없는 실질적으로 평면인 표면을 제공하며, 이는 웨이퍼 이송 프로세스 중에 단결정 실리콘 층(122)을 결합층(120)에 결합하는데 사용될 수 있다.
실질적으로 단결정 층(122)(예를 들어, 박리된 Si(111))은 에피택셜 물질의 형성을 위한 에피택셜 성장 프로세스 중에 성장층으로서 사용하기에 적합하다. 일부 실시예들에서, 에피택셜 물질은 두께가 2μm 내지 10μm인 GaN 층을 포함할 수 있고, 이는 광전자, RF 및 전력 디바이스에서 이용되는 복수의 층들 중 하나로서 이용될 수 있다. 일 실시예에서, 실질적으로 단결정 층(122)은 층 이송 프로세스를 사용하여 결합층에 부착되는 단결정 실리콘 층을 포함한다.
층 이송 프로세스는 실리콘 웨이퍼를 사용하여 수행될 수 있다. 실리콘 웨이퍼는 Si 내부에 손상 계면을 생성하기 위해 여러 요소를 주입할 수 있으며, 이는 결합층(120)에 부착하기 위한 단결정 층(122)을 형성하는 것을 도울 수 있다. 예를 들어, 함께 부착되어 있는 실리콘 웨이퍼와 결합층(120)에 압력을 가하면 실리콘 웨이퍼를 결합층(120)에 원자적으로 결합시킬 수 있다.
결합 프로세스 후에, 박리 프로세스는 실리콘 웨이퍼 내부의 손상 계면을 활성화시키고 단결정 층(122) 내에 주입된 요소를 팽창시켜, 가공된 층들을 갖는 세라믹 웨이퍼(110)로부터 실리콘 웨이퍼의 상부를 분할할 수 있다. 결합층(120)에 결합된 나머지 단결정 층(122)은 약 5마이크론 미만과 같이 비교적 얇을 수 있고, 따라서 가공된 기판(100)의 CTE에 크게 기여하지 않을 수 있다. 따라서, 가공된 기판(100)의 CTE는 주로 세라믹 코어(110)의 CTE에 의해 결정된다.
실리콘 이외의 물질을 사용하여 단결정의 얇은 결합층을 생성할 수 있다. 이러한 단결정 물질은 SiC, GaN, AlGaN, AlN, ZnO, 사파이어 등을 포함할 수 있다.
GaN 에피택셜 층(130)(또한 에피택셜 층으로서 지칭될 수 있음)은 가공된 기판(110) 위에 에피택셜 구조를 형성하기 위해 다수의 층 또는 서브-층을 에피택셜 성장시킴으로써 형성될 수 있다. 본원에서 보다 상세히 설명되는 바와 같이, GaN 에피택셜 층(130)은 기판 상에 에피택셜 성장되는 디바이스 층의 일 예이다. 당업자에게 명백한 바와 같이, 제조에 적합한 에피택셜 구조 및 MMIC 및 RF 디바이스는 반드시 단일 에피택셜 층으로 구성되는 것은 아니지만, 상이한 조성, 두께, 도핑 농도 등의 다수의 층을 포함할 수 있다. 따라서, 본원에 사용된 바와 같이, 용어 "층" 및 "디바이스 층"은 동일하거나 상이한 물질의 다중층 또는 서브-층을 포함하는 구조를 포함하는 것으로 이해되어야 한다. 일부 실시예들에 있어서, 버퍼층은 결합층(120) 상에 형성될 수 있고, GaN 에피택셜 층(130)(에피택셜 층)은 버퍼층의 상부에 형성될 수 있다. 세라믹 웨이퍼(110) 및 GaN 에피택셜 층(130)의 CTE는 서로 약 0.1%, 0.5%, 1%, 2%, 5%, 또는 10% 이내와 같은 넓은 온도 범위(예를 들어, 약 25°C 내지 약 1200°C)에 걸쳐 실질적으로 매칭될 수 있다. 이러한 CTE 매칭은 균열 또는 뒤틀림없이 더 큰 세라믹 웨이퍼(110) 상에 더 높은 품질의 에피택셜 층의 형성을 가능하게 한다. 예를 들어, GaN 에피택셜 층(130)은 6인치, 8인치, 12인치 또는 더 큰 가공된 기판(100) 상에 형성될 수 있다. 더 큰 웨이퍼를 사용하면 웨이퍼 당 디바이스 수가 증가하여 GaN 디바이스가 저렴해질 수 있다.
CTE 매칭은 또한 가공된 기판(110)의 상부에 현저히 더 두꺼운 GaN 에피택셜 층(130)(예를 들어, 수십 또는 수백 마이크론)의 형성을 가능하게 할 수 있다. 결합된 에피택셜 층은 GaN 에피택셜 층(130)과 단결정 층(122) 사이의 격자 구조의 전체 전위 밀도를 감소시킬 수 있다. 또한 더 많은 수의 에피택셜 층을 사용하여 더 넓은 GaN 디바이스의 어레이를 위한 보다 복잡한 회로를 제조할 수 있다.
가공된 기판과 관련된 추가의 설명은 2019년 5월 21일에 등록된 미국 특허 제10,297,445호 및 2018년 11월 20일에 등록된 미국 특허 제10,134,589호에 제공되어 있으며, 그 개시 내용은 여하한 목적을 위해 그 전체가 참조에 의해 본 명세서에 편입된다.
도 2는 본 발명의 실시예에 따른 대안적인 가공된 기판을 도시하는 단순화된 개념도이다. 도 2에 도시된 대안적인 가공된 기판(200)은 도 1에 도시된 가공된 기판(100)과 몇몇 공통 요소들을 공유하며, 도 1과 관련하여 제공된 설명은 적절하게 도 2에 적용가능하다. 도 2를 참조하면, 대안적인 가공된 기판(200)은 코어(110), 예를 들어, 다결정성 AlN을 포함하며, 이는 대안적인 가공된 기판(200) 상에서 성장될 에피택셜 물질의 열팽창 계수(CTE)와 실질적으로 매칭되는 CTE를 가질 수 있다. 다결정성 AlN 외에, 코어(110)를 형성하는데 이용되는 다른 물질들이 도 1과 관련하여 논의된 바와 같이 이용될 수 있다. 코어(110)의 두께는 100 내지 1,500μm, 예를 들면, 750μm 정도일 수 있다.
코어(110)는 쉘 또는 캡슐화 쉘로 지칭될 수 있는 접착층(212) 내에 캡슐화될 수 있다. 접착층(212)은 도 1과 관련하여 논의된 바와 같이 두께가 1,000Å 정도인 테트라에틸 오소실리케이트(TEOS) 산화물 층을 포함할 수 있다. 일부 실시예에서는 TEOS 산화물이 접착층에 이용될 수 있지만, 후술된 디포지션된 층과 하부 층 또는 물질 사이의 접착을 제공하는 다른 물질(예를 들어, 세라믹, 특히 다결정성 세라믹)이 본 발명의 다른 실시예에 따라 이용될 수 있다. 도시된 실시예에서, 접착층(212)은 코어(110)를 완전히 둘러싸서 완전히 캡슐화된 코어를 형성하고, LPCVD 프로세스 또는 다른 적절한 디포지션 프로세스를 사용하여 형성될 수 있다.
배리어 층(214), 예를 들면, 실리콘 질화물 층이 접착층(212) 상에 형성된다. 실시예에서, 배리어 층(214)은 도 1과 관련하여 논의된 바와 같이 두께가 4,000Å 내지 5,000Å 정도인 실리콘 질화물층이다. 배리어 층(214)은 도 2에 도시된 실시예에서 접착층(212)을 완전히 둘러싸서 캡슐화된 구조를 형성하고 LPCVD 프로세스를 사용하여 형성될 수 있다. 실리콘 질화물 층 이외에, SiCN, SiON, AlN, SiC 등을 포함하는 비정질 물질이 배리어 층으로서 이용될 수 있다. 일부 구현예들에서, 배리어 층(214)은 배리어 층(214)을 형성하기 위해 구축되는 다수의 서브-층들을 포함한다. 따라서, 배리어 층이라는 용어는 단일 층 또는 단일 물질을 나타내려는 것이 아니라, 복합 방식으로 층을 이루는 하나 이상의 물질을 포괄하는 것이다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 1과 관련하여 논의된 바와 같이, 배리어 층(214)은 예를 들어, 고온(예컨대, 1,000℃) 에피택셜 성장 프로세스 동안에, 대안적인 가공된 기판(200)이 존재할 수 있는 반도체 프로세싱 챔버의 환경으로 코어에 존재하는 요소들, 예를 들어, 이트륨(원소), 이트륨 산화물(즉, 이트리아), 산소, 금속 불순물, 다른 미량 성분 등이 확산 및/또는 배출되는 것을 방지한다. 따라서, 본 명세서에서 설명되는 바와 같은 배리어 층(214)을 이용하면, 비청정실 환경을 위해 설계된 다결정성 AlN을 포함하는 세라믹 물질들이 반도체 프로세스 공정 및 청정실 환경에서 이용될 수 있다.
도 3a는 본 발명의 실시예에 따른 가공된 기판 상에 형성된 MMIC 디바이스 소자의 단면도이다. 도 3a에서, 가공된 기판(310)은 도시된 실시예에서 GaN 층으로 표현된 성장 기판(305) 및 디바이스 층(307)을 포함한다. 성장 기판(305) 및 디바이스 층(307)은 도 1에 도시된 바와 같이 GaN 에피택셜 층(130)에 대응하는 디바이스 층(307)과 함께 가공된 기판(100)을 사용하여 구현될 수 있다. 디바이스 층(307)은 MMIC 디바이스 소자(320a, 320b, 320c)의 제조에 이용된다. 각각의 MMIC 디바이스 소자(320)는 서로 다른 MMIC 디바이스를 나타내고, 예를 들어, MMIC 디바이스 소자(320a)는 커패시터일 수 있고, MMIC 디바이스 소자(320b)는 트랜지스터일 수 있으며, MMIC 디바이스 소자(320b)는 도파관일 수 있다. 상이한 MMIC 디바이스 소자들(320)의 각각은 금속 구조체(322)를 포함한다. 도 3a에서, 디바이스 층(307)은 GaN 층이고, 두께가 1 내지 10μm 정도일 수 있으며, 손실 및 커패시턴스를 감소시키기 위해 이용된다.
따라서, MMIC 디바이스 소자들(320)은 디바이스 층(307)에 제조된 디바이스들을 나타낸다. 당업자에게는 "디바이스 층에 제조된"이라는 용어가, 모든 디바이스 소자가 디바이스 층을 구성하는 원래의 반도체 물질을 사용하여 제조되고 다른 물질이 이온 주입, 확산에 의한 도핑, 패터닝 및 에칭, 접촉을 위한 절연체 및 금속의 디포지션 등을 포함할 수 있는 제조 프로세스 중에 디바이스 층 상에 디포짓될 수 있음을 의미하지는 않는다는 것이 명백할 것이다. 따라서, 도 3a에 도시된 MMIC 디바이스 소자들(320)은 전자 컴포넌트들을 형성하기 위해 단독으로 또는 조합하여 이용될 수 있는 한 세트의 상이한 디바이스 소자들을 나타내는 것으로 의도된다. 결과적으로, 본 명세서에 제공된 논의가 디바이스들이 디바이스 층에 제조된다는 것을 나타내는 언어를 사용하지만, 디바이스 층은 디바이스 제조를 위한 시작점을 제공하며, 이는 디바이스 층의 부분들의 제거 및 특정 디바이스 소자에 적절한 다른 물질들의 추가를 포함할 수 있다는 것이 이해될 것이다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 3b는 본 발명의 실시예에 따른 금속 상호접속부를 갖는 캐리어 기판의 단면도이다. 도 3b에서, 캐리어 기판(330)은 도 3a에 도시된 금속 구조체(322a, 322b 및 322c)에 대응하는 복수의 금속 상호접속부(332)를 갖는다. 도 3b에 도시된 프로세싱 단계에서, 캐리어 기판(330)은 후속 결합 작업을 위해 금속 상호접속부(332)를 배향하기 위해 뒤집혔다.
도 3c는 본 발명의 실시예에 따라 도 3c에 도시된 금속 상호접속부를 갖는 캐리어 기판에 대하여, 도 3a에 도시된 MMIC 디바이스 소자를 갖는 가공된 기판의 배치를 도시하는 단면도이다. 도 3c에 도시된 바와 같이, MMIC 디바이스 소자들(320)을 갖는 가공된 기판(310)은 기판들이 서로 마주보는 금속 상호접속부들(332)을 갖는 캐리어 기판(330)에 인접하여 위치된다. 정렬 프로세스는 금속 상호접속부(332a, 332b, 및 332c)를 금속 구조체(322a, 322b 및 322c)와 정렬하는데 이용된다.
도 3d는 본 발명의 실시예에 따른 금속 상호접속부를 갖는 캐리어 기판에 대한 MMIC 디바이스 소자를 갖는 가공된 기판의 결합을 도시하는 단면도이다. 도 3d에 도시된 바와 같이, 결합 프로세스가 완료된 후, 금속 상호접속부(332a, 332b, 332c)가 대응하는 금속 구조체(322a, 322b, 322c)에 결합되었다. 도 3d에 도시된 금속-금속 결합은 높은 전기 전도성과 함께 기계적으로 강한 결합을 제공한다.
도 3e는 본 발명의 실시예에 따른 가공된 기판의 일부, 즉, 성장 기판(305)의 일부, 및 캐리어 기판(330)의 일부의 제거를 도시하는 단면도이다. 열 저항을 감소시키기 위해, 성장 기판(305) 및 캐리어 기판(330)은 감소된 두께, 예를 들어 50μm 정도의 두께로 얇아진다.
도 3e에 도시된 기판 박화(thinning) 프로세스는 여러 가지 방법으로 수행될 수 있다. 일 예로서, 기계적 연마 프로세스가 캐리어 기판(330)의 대부분을 제거하기 위해 사용될 수 있다. 그런 다음 선택적 에칭이 될 수 있는 화학적 에칭을 사용하여 물질을 제거하고 관심 층을 노출시킬 수 있다. 일 예로서, 화학적 에칭은 에칭 프로세스 중에 수산화칼륨(KOH) 또는 수산화테트라메틸암모늄(TMAH)을 이용할 수 있다. 마지막으로, 물리적 에칭, 예를 들어 반응성 이온 에칭(reactive ion etch: RIE) 프로세스가 후속 금속화 및 다른 프로세스를 위해 표면을 평활화하고 준비하는데 사용될 수 있다.
도 3f는 본 발명의 실시예에 따른 가공된 기판에서 비아의 형성을 도시하는 단면도이다. 도 3f에서, 비아(340 및 342)는 각각 MMIC 디바이스 소자(320b) 및 MMIC 디바이스 소자(320c)와 전기적으로 접촉하기 위해 가공된 기판(310)의 나머지 부분을 통해 형성된다. 접지/전력 평면(344)이 형성되고, 비아(340 및 342)에 전기적으로 접속된다. 접지/전력 평면(344)은 특정 애플리케이션에 따라 접지로의 액세스를 제공하거나 전원으로부터 전력을 제공하는데 유용하다. 비아(340 및 342)는 에칭, 레이저 절제(ablation) 등을 포함하는 적절한 반도체 프로세싱 기술을 사용하여 제조될 수 있다. 일부 실시예들에서, 방법들의 조합들은 일단 MMIC 디바이스 소자(320b) 및 MMIC 디바이스 소자(320c)가 액세스되면 비아 형성 프로세스를 종료하기 위해 이용될 수 있다.
단지 2개의 비아, 비아(340) 및 비아(342)가 도 3f에 도시되고, MMIC 디바이스 소자(320a)에는 비아가 형성되지 않지만, 이것은 본 발명에 의해 반드시 요구되는 것은 아니다. 다른 실시예에서, 비아는 모든 MMIC 디바이스 소자에 형성될 수 있거나, 비아는 MMIC 디바이스 소자의 더 작은 서브세트에 형성될 수 있다. 일 예로서, MMIC 디바이스 소자(320a)가 커패시터인 경우, 비아가 제공되지 않을 수 있다.
가공된 기판(310) 및 캐리어 기판(330)이 결합된 후에 비아 형성이 도시되지만, 이는 본 발명에 의해 그리고 다른 구현예들에서 요구되지 않는다는 점에 주목해야 한다; 비아 형성은 도 3a에 도시된 바와 같이 디바이스 제조 후에 수행될 수 있다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 3g는 본 발명의 실시예에 따른 캐리어 기판에 대한 냉각 구조체의 부착을 도시하는 단면도이다. 냉각 구조체(350)는 접지/전력 평면(344)을 냉각 구조체(350)로부터 분리하는 방식으로 단면 냉각(single sided cooling)을 제공하는데 이용될 수 있다. 디바이스 동작 중에, MMIC 디바이스 소자(320)에 의해 발생된 열은 금속 구조체(322) 및 캐리어 기판(330)을 통해 냉각 구조체(350)로 전도될 수 있다.
도 3h는 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 방법을 도시하는 단순화된 흐름도이다. 방법(370)은 성장 기판 및 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계(371) 및 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계(372)를 포함한다. 성장 기판의 열팽창 계수(CTE)는 디바이스 층의 CTE와 실질적으로 매칭될 수 있다. 성장 기판은 다결정성 세라믹 코어, 예를 들어, 질화알루미늄을 포함할 수 있다. 디바이스 층의 두께는 1 내지 10μm일 수 있고, 디바이스 층은 GaN 및 GaN-기반 물질을 포함할 수 있다.
방법은 또한 복수의 금속 구조체를 포함하는 캐리어 기판을 제공하는 단계(374), 복수의 금속 구조체를 복수의 MMIC 디바이스 소자에 결합하는 단계(376), 성장 기판의 일부를 제거하고 캐리어 기판의 일부를 제거하는 단계(378)를 포함한다.
추가적으로, 방법은 성장 기판에 연결된 접지/전력 평면을 형성하는 단계(380), 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자들 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계(382), 및 냉각 구조체를 캐리어 기판에 접합하는 단계(384)를 포함한다. 일부 실시예들에서, 방법은 제2 냉각 구조체를 접지/전력 평면에 접합하는 단계를 추가적으로 포함한다. 일부 구현예에서, 냉각 구조체를 캐리어 기판에 접합하는 단계 전에, 방법은 캐리어 기판에 연결된 제2 접지/전력 평면을 형성하는 단계, 및 제2 접지/전력 평면으로부터 복수의 금속 구조체 중 하나 이상으로 통과하는 제2 복수의 비아를 형성하는 단계를 포함한다. 방법은 또한 제2 냉각 구조체를 접지/전력 평면에 접합하는 단계를 포함할 수 있다.
도 3h에 예시된 특정 단계들은 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 특정 방법을 제공한다는 점이 인식되어야 한다. 다른 시퀀스의 단계들이 또한 대안적인 실시예에 따라 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 상술한 단계들을 다른 순서로 수행할 수 있다. 더욱이, 도 3h에 예시된 개별 단계들은 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브-단계들을 포함할 수 있다. 또한, 추가적인 단계들은 특정 애플리케이션들에 따라 추가되거나 제거될 수 있다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 4a는 본 발명의 실시예에 따른 양면 냉각 구조를 이용하는 대안적인 실시예를 도시하는 단면도이다. 도 4a에 도시된 대안적인 실시예에서, 제2 냉각 구조체(360)가 접지/전력 평면(344)에 부착되어, 양면 냉각 및 더 높은 레벨의 열 성능을 제공한다.
도 4b는 본 발명의 일 실시예에 따른 양면 접지/전력 평면들 및 냉각 구조체들을 이용하는 제2의 대안적인 실시예를 도시하는 단면도이다. 도 4b에 도시된 제2의 대안적인 실시예에서, 냉각 구조체(368)의 부착에 앞서, 추가적인 비아(362 및 364)가 캐리어 기판(330)의 나머지 부분을 통과하여 형성되고 접지/전력 평면(366)에 전기적으로 접속된다. 이어서, 냉각 구조체(368)는 접지/전력 평면(366)에 부착된다. 이 구현예에서, 양면 전기 평면, 즉, 접지/전력 평면(344) 및 접지/전력 평면(366)은 3층 회로 구조를 효과적으로 제공하여, 라우팅 복잡성 감소, 디바이스 면적 감소 등을 가능하게 한다. 부가적으로, 양면 냉각은 장치에 포함되는 특정 MMIC 디바이스에 적절하게 제공된다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 5a는 본 발명의 실시예에 따른 가공된 기판의 디바이스 층에 형성된 MMIC 디바이스 소자의 단면도이다. 도 3a에 도시된 MMIC 디바이스 소자들과 유사한 방식으로, 가공된 기판(510)은 성장 기판(505) 및 도시된 실시예에서 GaN 층으로 표현된 디바이스 층(507)을 포함한다. 성장 기판(505) 및 디바이스 층(507)은, GaN 에피택셜 층(130)에 대응하는 디바이스 층(507)과 함께, 도 1에 도시된 바와 같이 가공된 기판(100)을 사용하여 구현될 수 있다. 비록 디바이스 층(507)이 단일 층으로서 도시되어 있지만, 이는 본 발명에 의해 반드시 요구되는 것은 아니며, 디바이스 층(507)은 상이한 조성, 상이한 도핑 농도, 상이한 두께 등의 다수의 층들을 포함할 수 있다는 점이 인식되어야 한다. 따라서, MMIC 디바이스 소자들을 제조하는데 사용하기에 적합한 다양한 에피택셜 구조들이 디바이스 층(507)에 의해 표현된다. 앞서 언급한 바와 같이, 가공된 기판(100)의 코어(110)와 디바이스 층(507)을 구성하는 에피택셜 물질 사이의 CTE 매칭은 종래의 기술에 의해 제공되지 않는 고품질 성장을 가능하게 한다.
디바이스 층(507)은 MMIC 디바이스 소자들(520a, 520b, 및 520c)의 제조에 이용된다. 각각의 MMIC 디바이스 소자(520)는 서로 다른 MMIC 디바이스를 나타내고, 예를 들어, MMIC 디바이스 소자(520a)는 커패시터일 수 있고, MMIC 디바이스 소자(520b)는 트랜지스터일 수 있으며, MMIC 디바이스 소자(520b)는 도파관일 수 있다. 서로 다른 MMIC 디바이스 소자(520) 각각은 금속 구조체(522)를 포함한다. 도 5a에서, 디바이스 층(507)은 GaN 층으로서, 두께가 1 내지 10μm 정도일 수 있고, 일부 MMIC 디바이스 구조에서 형성되는 2차원 전자 가스(2DEG)의 특성을 향상시키고 전자의 포착을 감소시킬 뿐만 아니라 손실 및 커패시턴스를 감소시키기 위해 이용된다.
따라서, MMIC 디바이스 소자들(520)은 디바이스 층(507)에 제조되는 디바이스들을 나타낸다. 당업자에게는 "디바이스 층에 제조된"이라는 용어가, 모든 디바이스 소자가 디바이스 층을 구성하는 원래의 반도체 물질을 사용하여 제조되고 다른 물질이 이온 주입, 확산에 의한 도핑, 패터닝 및 에칭, 접촉을 위한 절연체 및 금속의 디포지션 등을 포함할 수 있는 제조 프로세스 중에 디바이스 층 상에 디포짓될 수 있음을 의미하지는 않는다는 것이 명백할 것이다. 따라서, 도 5a에 도시된 MMIC 디바이스 소자들(520)은 전자 컴포넌트들을 형성하기 위해 단독으로 또는 조합하여 이용될 수 있는 상이한 디바이스 소자들의 세트를 나타내도록 의도된다. 결과적으로, 본 명세서에 제공된 논의가 디바이스들이 디바이스 층에 제조된다는 것을 나타내는 언어를 사용하지만, 디바이스 층은 디바이스 제조를 위한 시작점을 제공하며, 이는 디바이스 층의 부분들의 제거 및 특정 디바이스 소자에 적절한 다른 물질들의 추가를 포함할 수 있다는 것이 이해될 것이다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 5b는 본 발명의 실시예에 따른 MMIC 디바이스 소자에 대한 캐리어 기판의 결합을 도시하는 단면도이다. 도 5b에 도시된 바와 같이, 결합 프로세스는 캐리어 기판(530)을 금속 구조체(522a, 522b 및 522c)에 접합하기 위해 이용된다. 일부 실시예들에서, 캐리어 기판(530)은 도 2에 도시된 대안적인 가공된 기판(200)으로서 구현된다. 대안적인 가공된 기판(200)과 유사한 캐리어 기판(530)의 사용은 캐리어 기판, 예를 들어, 다결정성 AlN에 대한 코어를 제공하며, 이는 MMIC 디바이스 구조 내의 다른 요소에 존재하는 에피택셜 물질에 실질적으로 매칭되는 CTE를 가질 것이며, 이는 반도체 프로세싱 작업 중에 유리할 수 있다. 도 2와 관련하여 논의된 바와 같이 접착층과 배리어 층을 사용하면, 다결정성 세라믹 코어에 존재하는 배경 요소가 가공된 기판 주변 환경으로 확산되는 것을 방지할 수 있는 배리어 층을 사용할 수 있다.
일부 실시예에서, 캐리어 기판(530)은 캐리어 상에 매칭 금속 패턴을 제공함으로써 금속 대 금속 결합을 포함하는 웨이퍼 결합 기술을 사용하여 금속 구조체(522a, 522b 및 522c)에 결합되거나, 예를 들어 SiO2를 사용하여 두 웨이퍼를 코팅함으로써 산화물 대 산화물 결합에 의해 결합된다. 일부 실시예들에 있어서, 캐리어 기판(530)의 결합면에는 결합 강도의 증진을 위한 접착 촉진제가 코팅될 수 있다. 예로서, 금속 대 금속 결합을 구현하기 위해, 금속층(도시되지 않음)이 캐리어 기판(530) 상에 디포짓될 수 있고, 금속 구조체(522a, 522b 및 522c)에 결합되는 중에 사용될 수 있다.
도 5c는 본 발명의 실시예에 따른 가공된 기판의 일부의 제거를 도시하는 단면도이다. 캐리어 기판(530)에 결합된 디바이스 층(507)을 남기고, 성장 기판(505)을 제거하기 위해 다양한 기술이 사용될 수 있다. 일 예로서, 화학적 기계적 폴리싱(CMP) 프로세스는 디바이스 층(507)에서 또는 그 안에서 종결되는 성장 기판(505)을 제거하는데 사용될 수 있다. 다른 실시예들에서, CMP 프로세스는 성장 기판(505)의 일부를 제거하기 위해 사용되고, 이어서 화학적 및/또는 물리적 에칭 프로세스가 성장 기판(505)의 나머지를 제거하기 위해 이용된다. 대안적으로, 선택적 에칭일 수 있는 화학적 에칭이 성장 기판(505)의 일부 또는 전부를 제거하는데 사용될 수 있다. 화학적 에칭은 관심 층, 예를 들어, 디바이스 층(507)에서 종단하도록 선택적일 수 있다. 마지막으로, 물리적 에칭, 예를 들어, 반응성 이온 에칭(reactive ion etch: RIE) 프로세스는 성장 기판(505)의 일부 또는 전부를 제거하고/하거나 후속 결합 및 프로세싱 단계를 위해 디바이스 층(507)을 평활화하고 준비하는데 사용될 수 있다.
가공된 기판의 일부의 제거는 여러 방식으로 수행될 수 있다. 예를 들어, 기계적 연마 프로세스를 사용하여 가공된 기판의 대부분을 제거할 수 있다. 그 다음, 선택적 에칭일 수 있는 화학적 에칭을 사용하여 물질을 제거하고 관심 층을 노출시킬 수 있다. 마지막으로, 물리적 에칭, 예를 들어 반응성 이온 에칭(RIE) 프로세스가 계면층을 제거하기 위해 사용될 수 있다.
성장 기판(505)의 제거는, 그렇지 않으면 MMIC 디바이스들의 동작 중에 손실을 초래하는 구조체들이 제거될 수 있게 한다. 예로서, 도 1에 도시된 가공된 기판(100)은 전도성이 높은 물질을 제공하기 위해 도핑된 폴리실리콘 층일 수 있는 전도층(114)을 포함한다. 고주파 동작 중에, MMIC 디바이스에 의해 생성된 전기 및/또는 자기장은 이러한 전도층과 상호작용할 수 있고, 손실, 열 생성 및 다른 바람직하지 않은 효과를 초래할 수 있다. 따라서, MMIC 디바이스 성능에 악영향을 미칠 수 있는 성장 기판(505) 및 성장 기판(505) 내의 층/구조체를 제거함으로써, 본 발명의 실시예들은 비교가능한 종래의 디바이스 및 구조보다 더 낮은 손실을 갖는 방법 및 시스템을 제공한다.
일 예로서, 디바이스 층들(507)은 초기 에피택셜 성장, 예를 들어, GaN 물질의 에피택셜 성장 중에 이용되는 버퍼층들 및 다른 층들을 포함할 수 있다. 버퍼층을 포함하는 이들 층은, 전도층과 유사한 방식으로, 예를 들어, 손실을 도입함으로써 MMIC 디바이스 성능을 손상시킬 수 있다. 따라서, 도 5c에 도시된 바와 같이, 이들 층들은 성장 기판(505)과 함께 제거될 수 있다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 5d는 본 발명의 실시예에 따른 대안적인 가공된 기판과 디바이스 층의 결합을 도시하는 단면도이다. 일부 실시예들에서, 대안적인 가공된 기판(540)은 도 2에 도시된 대안적인 가공된 기판(200)으로서 구현된다. 대안적인 가공된 기판(200)과 유사한 대안적인 가공된 기판(540)의 사용은 MMIC 디바이스 구조체 내의 다른 소자에 존재하는 에피택셜 물질에 실질적으로 매칭되는 CTE를 가질 대안적인 가공된 기판, 예를 들어, 다결정성 AlN에 대한 코어를 제공하며, 이는 반도체 프로세싱 작업 중에 유리할 수 있다. 추가적으로, 성장 기판(505)의 제거와 관련하여 논의된 바와 같이, 대안적인 가공된 기판(540)은 저손실, 고주파 동작과 호환가능한 물질을 사용하여 제조될 수 있다. 일 예로서, 대안적인 가공된 기판(540)은 실리콘을 실질적으로 포함하지 않을 수 있고, 이는 MMIC 디바이스 성능에 악영향을 미칠 수 있다.
일부 실시예들에서, 대안적인 가공된 기판(540)은 캐리어 상에 매칭되는 금속 패턴을 제공함으로써 금속-대-금속 결합을 포함하는 웨이퍼 결합 기술을 사용하여, 또는 예를 들어, SiO2를 사용하여 두 웨이퍼를 코팅함으로써 산화물 대 산화물 결합에 의해 웨이퍼 결합 기술을 사용하여 디바이스 층(507)에 결합된다. 일부 실시예에서, 대안적인 가공된 기판(540)의 결합 표면은 결합 강도의 증진을 위한 접착 촉진제로 코팅될 수 있다.
도 5e는 본 발명의 실시예에 따른 대안적인 가공된 기판의 일부의 제거를 도시하는 단면도이다. 도 3e와 관련하여 논의된 바와 같이, 열 저항을 감소시키기 위해, 대안적인 가공된 기판(540)은 감소된 두께, 예를 들어, 50μm 정도의 두께로 얇아진다.
도 5e에 예시된 기판 박화 프로세스는 여러 가지 방식으로 수행될 수 있다. 일 예로서, 기계적 연마 프로세스가 대안적인 가공된 기판(540)의 일부를 제거하기 위해 사용될 수 있다. 그 다음, 선택적 에칭일 수 있는 화학적 에칭이 대안적인 가공된 기판(540)의 도시된 부분을 제거하는데 사용될 수 있다. 일 예로서, 화학적 에칭은 에칭 프로세스 중에 수산화칼륨(potassium hydroxide: KOH) 또는 수산화테트라메틸암모늄(tetramethylammonium hydroxide: TMAH)을 이용할 수 있다. 마지막으로, 화학적 연마 프로세스 및/또는 화학적 에칭에 더하여 또는 그와 조합하여, 물리적 에칭, 예를 들어, 반응성 이온 에칭(RIE) 프로세스가 대안적인 가공된 기판(540)의 도시된 부분을 제거하기 위해 사용될 수 있다. 물리적 에칭 프로세스는 후속 금속화 및 기타 프로세스를 위해 표면을 평활화하고 준비할 수 있다.
도 5f는 본 발명의 실시예에 따른 대안적인 가공된 기판의 나머지 부분에서의 비아의 형성을 도시하는 단면도이다. 도 5f에서, 비아(542 및 544)는 대안적인 가공된 기판(540)의 나머지 부분을 통해 형성되어, 각각 MMIC 디바이스 소자(520b) 및 MMIC 디바이스 소자(520c)와 전기적으로 접촉한다. 접지/전력 평면(546)이 형성되고, 비아(542 및 544)에 전기적으로 접속된다. 비아(542 및 544)는 에칭, 레이저 절제 등을 포함하는 적절한 반도체 프로세싱 기술을 사용하여 제조될 수 있다. 일부 실시예들에서, 방법들의 조합들은 일단 MMIC 디바이스 소자(520b) 및 MMIC 디바이스 소자(520c)가 액세스되면 비아 형성 프로세스를 종료하기 위해 이용될 수 있다.
단지 2개의 비아, 비아(542) 및 비아(544)가 도 5f에 예시되어 있고, MMIC 디바이스 소자(520a)에는 비아가 형성되지 않지만, 이는 본 발명에 의해 반드시 요구되는 것은 아니다. 다른 실시예에서, 비아는 모든 MMIC 디바이스 소자로 형성될 수 있거나, 비아는 MMIC 디바이스 소자의 더 작은 서브세트로 형성될 수 있다. 일 예로서, MMIC 디바이스 소자(520a)가 커패시터이면, 비아가 제공되지 않을 수 있다.
도 5e에 도시된 바와 같이, 대안적인 가공된 기판(540)이 박화된 후에 비아 형성이 도시되지만, 이것이 본 발명에 의해 반드시 요구되는 것은 아니며, 다른 구현예들에서, 비아 형성은 기판 박화 전에 수행될 수 있다는 것에 유의해야 한다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 5g는 본 발명의 실시예에 따른 캐리어 기판의 일부의 제거를 도시하는 단면도이다. 도 5e 및 대안적인 가공된 기판(540)과 관련하여 논의된 바와 같이, 캐리어 기판(530)은 감소된 두께로, 예를 들어, 50μm 정도의 두께로 얇아질 수 있다. 도 3e 및 도 5e와 관련하여 논의된 박화 프로세스가 적절하게 활용될 수 있다.
도 5h는 본 발명의 실시예에 따른 대안적인 가공된 기판에 대한 냉각 구조의 부착을 도시하는 단면도이다. 냉각 구조체(550)는 접지/전력 평면(546)을 냉각 구조체(550)로부터 분리하는 방식으로 단면 냉각을 제공하기 위해 이용될 수 있다. 디바이스 동작 중에, MMIC 디바이스 소자(520)에 의해 생성된 열은 디바이스 층(507), 대안적인 가공된 기판(540)의 나머지 부분, 및 접지/전력 평면(546)을 통해 냉각 구조체(550)로 전도될 수 있다.
도 5i는 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 방법을 도시하는 단순화된 흐름도이다. 방법(560)은 성장 기판에 연결된 성장 기판 및 디바이스 층을 포함하는 가공된 기판을 제공하는 단계(570) 및 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계(572)를 포함한다. 방법은 또한 캐리어 기판을 제공하는 단계(574) 및 캐리어 기판을 복수의 MMIC 디바이스 소자에 결합하는 단계(576)를 포함한다. 대안적인 가공된 기판의 열팽창 계수(CTE)는 디바이스 층의 CTE와 실질적으로 매칭될 수 있다. 대안적인 가공된 기판은 다결정성 세라믹 코어, 예를 들어, 질화알루미늄을 포함할 수 있다. 디바이스 층의 두께는 1μm 초과, 예를 들어 1μm 내지 10μm 사이일 수 있다.
방법은 성장 기판을 제거하는 단계(578), 대안적인 가공된 기판을 디바이스 층에 결합하고 대안적인 가공된 기판의 일부를 제거하는 단계(580)를 더 포함한다. 방법은 대안적인 가공된 기판에 연결된 접지/전력 평면을 형성하는 단계, 및 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자들 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계(582)를 추가적으로 포함한다. 방법은 또한 냉각 구조체를 접지/전력 평면에 접합하는 단계(584)를 포함한다. 일부 실시예에서, 방법은 또한 캐리어 기판의 적어도 일부를 제거하는 단계를 포함할 수 있다. 부가적으로, 일부 구현예들에서, 방법은 캐리어 기판의 나머지 부분에 연결된 제2 접지/전력 평면을 형성하는 단계, 및 제2 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자들 중 하나 이상으로 통과하는 복수의 제2 비아를 형성하는 단계를 포함한다.
도 5i에 도시된 특정 단계들은 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 특정 방법을 제공한다는 점이 인식되어야 한다. 다른 시퀀스의 단계들 또한 대안적인 실시예에 따라 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 상술한 단계들을 다른 순서로 수행할 수 있다. 더욱이, 도 5i에 도시된 개별 단계들은 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브-단계들을 포함할 수 있다. 또한, 추가적인 단계들은 특정 애플리케이션들에 따라 추가되거나 제거될 수 있다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 6은 본 발명의 실시예에 따른 양면 접지/전력 평면을 이용하는 대안적인 실시예를 설명하기 위한 단면도이다. 도 6에서, 비아(640, 642)는 캐리어 기판(530)의 나머지 부분을 통해 형성되어, 각각 MMIC 디바이스 소자(520b) 및 MMIC 디바이스 소자(520c)와 전기적 접촉을 만든다. 접지/전력 평면(644)이 형성되고, 비아(640, 642)에 전기적으로 접속된다. 비아(640 및 642)는 에칭, 레이저 절제 등을 포함하는 적절한 반도체 프로세싱 기술을 사용하여 제조될 수 있다. 일부 실시예들에서, 방법들의 조합은 MMIC 디바이스 소자(520b) 및 MMIC 디바이스 소자(520c)가 액세스되면 비아 형성 프로세스를 종료하기 위해 이용될 수 있다. 접지/전력 평면(650) 및 냉각 구조(652)는 도 5h와 관련하여 논의된 바와 같이 이용된다.
2개의 비아, 비아(640) 및 비아(642)만이 도 6에 도시되어 있고, MMIC 디바이스 소자(520a)로 비아가 형성되어 있지 않지만, 이것이 본 발명에 의해 반드시 요구되는 것은 아니다. 다른 실시예에서, 비아는 모든 MMIC 디바이스 소자로 형성될 수 있거나, 비아는 MMIC 디바이스 소자의 더 작은 서브세트로 형성될 수 있다. 일 예로서, MMIC 디바이스 소자(520a)가 커패시터이면, 비아가 제공되지 않을 수 있다.
도 7a는 본 발명의 실시예에 따른 디바이스 층을 갖는 가공된 기판의 단면도이다. 도 7a에서, 가공된 기판(710)은 도시된 실시예에서 GaN 층으로 표현된 성장 기판(705) 및 디바이스 층(707)을 포함한다. 성장 기판(705) 및 디바이스 층(707)은 도 1에 도시된 바와 같이, GaN 에피택셜 층(130)에 대응하는 디바이스 층(707)과 함께 가공된 기판(100)을 사용하여 구현될 수 있다. 디바이스 층(707)은 이하에서 보다 상세히 설명되는 바와 같이 MMIC 디바이스 소자들의 제조에 이용된다.
도 7b는 본 발명의 실시예에 따른 핸들 기판과 디바이스 층의 결합을 도시하는 단면도이다. 일부 실시예에서, 핸들 기판(750)은 실리콘 기판, 사파이어 기판 등으로 구현된다. 핸들 기판(750)은 기계적 강성 및 제조의 나중 단계에서 제거될 수 있는 능력을 특징으로 한다. 본 명세서에서 설명되는 실시예들에서 논의되고 이용되는 일부 다른 기판들과는 대조적으로, 핸들 기판(750)은 최종 프로세싱 단계들 전에 제거된다. 따라서, 다른 기판에 관하여 논의된 유용한 특성들, 예를 들어, CTE 매칭 및 낮은 손실과의 호환성, 및 고주파 동작은 핸들 기판(750)을 위해 요구되지 않는다.
일부 실시예들에서, 핸들 기판(750)은 핸들 기판 상에 매칭되는 금속 패턴을 제공함으로써 금속-대-금속 결합을 포함하는 웨이퍼 결합 기술을 사용하여, 또는 예를 들어, SiO2를 사용하여 두 웨이퍼를 코팅함으로써 산화물 대 산화물 결합을 포함하는 웨이퍼 결합 기술을 사용하여 디바이스 층(707)에 결합된다. 일부 실시예들에 있어서, 핸들 기판(750)의 결합면은 결합 강도의 증진을 위한 접착 촉진제가 코팅될 수 있다.
도 7c는 본 발명의 실시예에 따른 성장 기판의 제거를 도시하는 단면도이다. 도 7c에 도시된 바와 같이, 성장 기판(705)은 디바이스 층(707)을 노출시키기 위해 제거된다.
핸들 기판(750)에 결합된 디바이스 층(507)을 남기면서, 성장 기판(705)을 제거하기 위해 다양한 기술이 사용될 수 있다. 일 예로서, 화학적 기계적 폴리싱(CMP) 프로세스가 디바이스 층(707)에서 또는 그 안에서 종단되는 성장 기판(705)을 제거하기 위해 사용될 수 있다. 다른 실시예들에서, CMP 프로세스가 성장 기판(705)의 일부를 제거하기 위해 사용되고, 다음으로 화학적 및/또는 물리적 에칭 프로세스가 성장 기판(705)의 나머지를 제거하기 위해 이용된다. 대안적으로, 선택적 에칭일 수 있는 화학적 에칭이 성장 기판(705)의 일부 또는 전부를 제거하는데 사용될 수 있다. 화학적 에칭은 관심 층, 예를 들어, 디바이스 층(707)에서 종단하도록 선택적일 수 있다. 마지막으로, 물리적 식각, 예를 들어, 반응성 이온 식각(RIE) 프로세스는 성장 기판(705)의 일부 또는 전부를 제거하고/하거나 후속 결합 및 프로세싱 단계를 위해 디바이스 층(707)을 평활화하고 준비하는데 사용될 수 있다.
성장 기판(705)의 제거는, 그렇지 않으면 후속적으로 디바이스 층(707)에서 제조될 MMIC 디바이스들의 동작 중에 손실을 초래하는 구조체들을 제거할 수 있게 한다. 일 예로서, 도 1에 도시된 가공된 기판(100)은 전도성이 높은 물질을 제공하기 위해 도핑된 폴리실리콘 층일 수 있는 전도층(114)을 포함한다. 고주파 동작 중에, MMIC 디바이스에 의해 생성된 전기 및/또는 자기장은 이러한 전도층과 상호작용할 수 있고, 손실, 열 생성 및 다른 바람직하지 않은 효과를 초래할 수 있다. 따라서, MMIC 디바이스 성능에 악영향을 미칠 수 있는 성장 기판(705) 및 성장 기판(705) 내의 층/구조체를 제거함으로써, 본 발명의 실시예들은 비교가능한 종래의 디바이스 및 구조보다 더 낮은 손실을 갖는 방법 및 시스템을 제공한다.
일 예로서, 디바이스 층(707)은 버퍼층들 및 초기 에피택셜 성장, 예를 들어, GaN 물질의 에피택셜 성장 중에 이용되는 다른 층들을 포함할 수 있다. 버퍼층을 포함하는 이들 층은, 전도층과 유사한 방식으로, 예를 들어, 손실을 도입함으로써 MMIC 디바이스 성능을 손상시킬 수 있다. 따라서, 도 7c에 도시된 바와 같이, 이들 층들은 성장 기판(705)과 함께 제거될 수 있다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 7d는 본 발명의 실시예에 따른 대안적인 가공된 기판과 디바이스 층의 결합을 도시하는 단면도이다. 일부 실시예들에서, 대안적인 가공된 기판(760)은 도 2에 도시된 대안적인 가공된 기판(200)으로서 구현된다. 대안적인 가공된 기판(200)과 유사한 대안적인 가공된 기판(760)의 사용은 MMIC 디바이스 구조체 내의 다른 소자들에 존재하는 에피택셜 물질들에 실질적으로 매칭되는 CTE를 가질 대안적인 가공된 기판, 예를 들어, 다결정성 AlN에 대한 코어를 제공하며, 이는 반도체 프로세싱 작업 중에 유익할 수 있다. 추가적으로, 성장 기판(705)의 제거와 관련하여 논의된 바와 같이, 대안적인 가공된 기판(760)은 저손실, 고주파 동작과 호환가능한 물질을 사용하여 제조될 수 있다. 예로서, 대안적인 가공된 기판(760)은 MMIC 디바이스 성능에 악영향을 미칠 수 있는 실리콘이 실질적으로 없을 수 있다.
일 예로서, 디바이스 층(707)에 결합된 대안적인 가공된 기판(760)을 실리콘 기판 상에 에피택셜 성장된 GaN 층을 갖는 실리콘 기판과 비교하면, 대안적인 가공된 기판(760)에 결합된 디바이스 층(707)에 제조된 MMIC 디바이스는 대안적인 가공된 기판(760)의 특성으로 인해 낮은 손실을 특징으로 할 것이다. 대조적으로, 대안적인 가공된 기판(760)이 실리콘 기판으로 대체된다면, 디바이스 층(707)에 제조된 MMIC 디바이스는 계면 손실을 포함할 수 있는 전기장 및 자기장과 실리콘 기판 사이의 상호작용으로부터 기인하는 더 높은 손실을 특징으로 할 것이다.
일부 실시예들에서, 대안적인 가공된 기판(760)은 대안적인 가공된 기판 상에 매칭되는 금속 패턴을 제공함으로써 금속 대 금속 결합을 포함하는 웨이퍼 결합 기술을 사용하여 디바이스 층(707)에 결합되거나, 예를 들어 SiO2를 사용하여 두 웨이퍼를 코팅함으로써 산화물 대 산화물 결합에 의해 결합된다. 일부 실시예에서, 대안적인 가공된 기판(760)의 결합 표면은 결합 강도의 증진을 위한 접착 촉진제로 코팅될 수 있다.
도 7e는 본 발명의 실시예에 따른 핸들 기판의 제거를 도시하는 단면도이다. 후속 MMIC 디바이스 제조 프로세스에서 사용되는 디바이스 층(707)을 노출시키기 위해, 핸들 기판(750)이 도 7e에 도시된 바와 같이 제거된다.
대안적인 가공된 기판(760)에 결합된 디바이스 층(707)을 남기면서, 핸들 기판(750)을 제거하기 위해 다양한 기술이 사용될 수 있다. 예로서, 화학적 기계적 폴리싱(CMP) 프로세스가 핸들 기판(750)을 제거하는데 사용될 수 있고, 디바이스 층(707)에서 또는 그 안에서 종료된다. 다른 실시예들에서, CMP 프로세스는 핸들 기판(750)의 일부를 제거하기 위해 사용되고, 다음으로 화학적 및/또는 물리적 에칭 프로세스가 핸들 기판(750)의 나머지를 제거하기 위해 이용된다. 대안적으로, 선택적 식각일 수 있는 화학적 식각이 핸들 기판(750)의 일부 또는 전부를 제거하는데 사용될 수 있다. 화학적 에칭은 관심 층, 예를 들어 디바이스 층(707)에서 종료하도록 선택적일 수 있다. 마지막으로, 물리적 에칭, 예를 들어, 반응성 이온 에칭(RIE) 프로세스는 핸들 기판(750)의 일부 또는 전부를 제거하고/하거나 후속 에피택셜 성장 및/또는 프로세싱 단계를 위해 디바이스 층(707)을 평활화하고 준비하는데 사용될 수 있다.
핸들 기판(750)의 제거는 여러 가지 방식으로 수행될 수 있다. 예로서, 기계적 연마 프로세스가 핸들 기판의 대부분을 제거하기 위해 사용될 수 있다. 그 다음 선택적 에칭일 수 있는 화학적 에칭을 사용하여 물질을 제거하고 관심 층을 노출시킬 수 있다. 마지막으로, 물리적 에칭, 예를 들어 반응성 이온 에칭(RIE) 프로세스가 존재할 수 있는 계면층을 제거하기 위해 사용될 수 있다.
핸들 기판(750)의 제거는, 그렇지 않으면 MMIC 디바이스들의 동작 중에 손실을 초래하는 구조체들이 제거될 수 있게 한다. 일 예로서, 핸들 기판(750)은, 고주파 동작 중에, MMIC 디바이스에 의해 생성된 전기 및/또는 자기장과 상호작용할 수 있는 전도층을 포함하여, 손실, 열 발생 및 다른 바람직하지 않은 효과를 초래할 수 있다. 따라서, MMIC 디바이스 성능에 악영향을 미칠 수 있는 핸들 기판(750) 및 핸들 기판(750) 내의 층/구조체를 제거함으로써, 본 발명의 실시예들은 비교가능한 종래의 디바이스 및 구조보다 더 낮은 손실을 갖는 방법 및 시스템을 제공한다.
도 7e에 도시된 대안적인 가공된 기판(760) 및 디바이스 층(707)을 참조하면, 이하에서 보다 상세히 설명되는 바와 같이 MMIC 생산 라인에서 이용될 수 있는 기판 구조가 제공된다. 대안적인 가공된 기판(760)은 MMIC 생산 라인에 적합한 대형 크기, 예를 들어, 200mm 또는 300mm로 제공될 수 있다. 더욱이, 대안적인 가공된 기판(760)은 다결정성 AlN을 포함하는 세라믹 물질로부터의 외부 확산을 방지할 수 있는 배리어 층을 포함할 수 있기 때문에, 기판 구조체는 반도체 프로세스 흐름 및 청정실 환경에서 활용될 수 있다. 부가적으로, 대안적인 가공된 기판(760)이 후속적으로 성장된 에피택셜 층들에 CTE 매칭될 수 있기 때문에, 대안적인 가공된 기판은 성장 기판(705)을 사용하여 이용가능한 이점을 제공하지만, MMIC 디바이스 성능에 부정적인 영향을 야기할 구조 또는 물질을 포함하지 않는다.
도 7f는 본 발명의 실시예에 따른 디바이스 층 내 MMIC 디바이스 소자의 형성을 도시하는 단면도이다. 도 7f에서, 기판 구조체(770)는 대안적인 가공된 기판(760) 및 도시된 실시예에서 GaN 층인 디바이스 층(707)을 포함한다. 디바이스 층(707)은 MMIC 디바이스 소자(720a, 720b, 720c)의 제조에 이용된다. 각각의 MMIC 디바이스 소자(720)는 서로 다른 MMIC 디바이스를 나타내고; 예를 들어, MMIC 디바이스 소자(720a)는 커패시터일 수 있고, MMIC 디바이스 소자(720b)는 트랜지스터일 수 있으며, MMIC 디바이스 소자(720b)는 도파관일 수 있다. 상이한 MMIC 디바이스 소자들(720) 각각은 금속 구조체(722)를 포함한다. 도 7f에서 디바이스 층(707)은 GaN 층으로서, 두께가 1 내지 10μm 정도일 수 있으며, 손실 및 커패시턴스를 감소시키기 위해 이용된다.
도 7f에 도시된 바와 같이, 도 3a와 연관된 프로세스 흐름과 대조적으로, 디바이스 제조는 디바이스 층(707)이 대안적인 가공된 기판(760)에 결합된 후에 수행된다. 결과적으로, 대안적인 가공된 기판(760)은 위에서 논의된 바와 같이 MMIC 디바이스들의 고주파 동작 중에 낮은 손실을 제공하도록 선택될 수 있다. 부가적으로, 대안적인 가공된 기판(760)의 특성은 주조(foundry) 프로세스의 준수를 제공하도록 선택될 수 있다. 더욱이, 대안적인 가공된 기판(760)의 사용은 그렇지 않으면 이용가능하지 않을 MMIC 디바이스 제조 프로세스 중에 기판의 사용을 가능하게 한다. 예를 들어, 도 2에 도시된 대안적인 가공된 기판(200)을 대안적인 가공된 기판(760)으로서 사용하면, 디바이스 층(707)은 200mm, 300mm 등의 직경을 가질 수 있다. 대안적인 가공된 기판(760)에 결합된 디바이스 층(707)으로서 200mm GaN 층을 사용하면, 200mm 웨이퍼에 적합한 주조 프로세스가 사용될 수 있다. 대조적으로, 디바이스 층(707)이 탄화규소 기판 상에 성장되었다면, 크기 제한은 이러한 큰 직경을 갖는 디바이스 층의 사용을 방해할 것이다.
도 7g는 본 발명의 실시예에 따른 대안적인 가공된 기판의 일부의 제거를 도시하는 단면도이다. 도 3e와 관련하여 논의된 바와 같이, 열 저항을 감소시키기 위해, 대안적인 가공된 기판(760)은 감소된 두께, 예를 들어, 50μm 정도의 두께로 얇아진다.
도 7g에 도시된 기판 박화 프로세스는 여러 가지 방식으로 수행될 수 있다. 예로서, 기계적 연마 프로세스가 대안적인 가공된 기판(760)의 일부를 제거하기 위해 사용될 수 있다. 대체적으로, 또는 기계적 연마 프로세스와 조합하여, 선택적 에칭일 수 있는 화학적 에칭이 대안적인 가공된 기판(760)의 도시된 부분을 제거하기 위해 사용될 수 있다. 일 예로서, 화학적 에칭은 에칭 프로세스 중에 수산화칼륨(KOH) 또는 수산화테트라메틸암모늄(TMAH)을 이용할 수 있다. 마지막으로, 기계적 연마 프로세스 및/또는 화학적 에칭에 더하여 또는 그와 조합하여, 물리적 에칭, 예를 들어, 반응성 이온 에칭(RIE) 프로세스가 대안적인 가공된 기판(760)의 도시된 부분을 제거하기 위해 사용될 수 있다. 물리적 에칭 프로세스는 후속 금속화 및 기타 프로세스를 위해 표면을 매끄럽게 하고 준비할 수 있다.
다른 타입의 기판의 일부를 제거하는 기술과는 대조적으로, 도 7g에 도시된 바와 같이 박화된 대안적인 가공된 기판(760)은 디바이스 층(707) 및 MMIC 디바이스 소자에 대한 기계적 안정성을 제공한다. 이러한 기계적 안정성은 대안적인 가공된 기판(760)에 결합되는 디바이스 층(707)과 연관된 낮은 수준의 잔류 응력에 기인한다. 예를 들어, 디바이스 층(707)이 실리콘 기판 상에 성장되면, 디바이스 층(707)에 존재하는 잔류 응력은 도 7g에 도시된 박화 프로세스 후에 실리콘 기판의 뒤틀림 및/또는 휘어짐을 초래할 것이다. 대조적으로, 디바이스 층(707)이 성장 기판(705)에 CTE 매칭되었기 때문에, 디바이스 층(707)에 존재하는 잔류 응력은 낮고, 도 7g에 도시된 박화 프로세스 후에 높은 수준의 기계적 안정성을 가능하게 한다.
도 7h는 본 발명의 실시예에 따른 대안적인 가공된 기판의 나머지 부분에서의 비아의 형성을 도시하는 단면도이다. 도 7h에서, 비아(762 및 764)는 대안적인 가공된 기판(760)의 나머지 부분을 통해 형성되어 각각 MMIC 디바이스 소자(720b) 및 MMIC 디바이스 소자(720c)와 전기적으로 접촉한다. 접지/전력 평면(766)이 형성되고, 비아(762, 764)에 전기적으로 접속된다. 비아(762 및 764)는 에칭, 레이저 절제 등을 포함하는 적절한 반도체 프로세싱 기술을 사용하여 제조될 수 있다. 일부 실시예들에서, 방법들의 조합들은 일단 MMIC 디바이스 소자(720b) 및 MMIC 디바이스 소자(720c)가 액세스되면 비아 형성 프로세스를 종료하기 위해 이용될 수 있다.
단지 2개의 비아, 비아(762) 및 비아(764)가 도 7h에 도시되어 있고, MMIC 디바이스 소자(720a)에는 비아가 형성되지 않지만, 이 것이 본 발명에 의해 반드시 요구되는 것은 아니다. 다른 실시예에서, 비아는 모든 MMIC 디바이스 소자로 형성될 수 있거나, 비아는 MMIC 디바이스 소자의 더 작은 서브세트로 형성될 수 있다. 일 예로서, MMIC 디바이스 소자(720a)가 커패시터인 경우, 비아가 제공되지 않을 수 있다.
도 7i는 본 발명의 실시예에 따른 대안적인 가공된 기판에 대한 냉각 구조체의 부착을 도시하는 단면도이다. 냉각 구조체(775)는 접지/전력 평면(766)에 부착되고, 디바이스 동작 중에, MMIC 디바이스 소자(720)에 의해 생성된 열은 디바이스 층(707), 대안적인 가공된 기판(760)의 나머지 부분, 및 접지/전력 평면(766)을 통해 냉각 구조체(775)로 전도될 수 있다.
도 7j는 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 방법을 도시하는 단순화된 흐름도이다. 방법(780)은 성장 기판 및 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계(781) 및 핸들 기판을 디바이스 층에 결합하는 단계(782)를 포함한다. 방법은 또한 성장 기판을 제거하는 단계 및 대안적인 가공된 기판을 디바이스 층에 결합하는 단계(784)를 포함한다. 방법은 핸들 기판을 제거하는 단계(786) 및 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계(788)를 더 포함한다.
추가적으로, 상기 방법은 대안적인 가공된 기판의 일부를 제거하는 단계 및 대안적인 가공된 기판의 나머지 부분에 연결된 접지/전력 평면을 형성하는 단계(790)를 포함한다. 방법은 또한, 접지/전력 평면으로부터 복수의 MMIC 디바이스 소자들 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계(792) 및 냉각 구조체를 접지/전력 평면에 접합하는 단계(794)를 포함한다. 도 7j와 관련하여 기술된 방법을 사용하여 제조된 구조체는 도 3h 및 5i와 관련하여 기술된 방법을 사용하여 제조된 구조체와 공통 소자를 공유하기 때문에, 도 3h 및 5i와 함께 이용되는 단계들은 도 7j에 적절하게 적용가능하다.
도 7j에 도시된 특정 단계들은 본 발명의 실시예에 따른 MMIC 시스템을 제조하는 특정 방법을 제공한다는 점이 인식되어야 한다. 다른 시퀀스의 단계들이 또한 대안적인 실시예에 따라 수행될 수 있다. 예를 들어, 본 발명의 대안적인 실시예들은 상술한 단계들을 다른 순서로 수행할 수 있다. 더욱이, 도 7j에 도시된 개별 단계들은 개별 단계에 적절하게 다양한 시퀀스로 수행될 수 있는 다수의 서브-단계들을 포함할 수 있다. 또한, 추가적인 단계들은 특정 애플리케이션들에 따라 추가되거나 제거될 수 있다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
도 8a는 본 발명의 실시예에 따른 박화된(thinned) 캐리어 기판을 이용하는 대안적인 실시예를 도시하는 단면도이다. 도 8a는 도 5h에 도시된 것에 대응하는 구조체를 제공하며, 이는 MMIC 디바이스 소자에 전기적 접촉을 제공하기 위해 박화된 캐리어 기판을 통과하는 비아의 형성과 함께 이용될 수 있다.
도 8b는 본 발명의 실시예에 따른 양면 접지/전력 평면을 이용하는 제2의 대안적인 실시예를 도시하는 단면도이다. 도 6과 관련하여 논의된 것과 유사한 방식으로, 양면 접지/전력 평면이 도 8b에 구현된다. 비아(820, 822)는 MMIC 디바이스 소자와 전기적 접촉을 하기 위해 박형 캐리어 기판(810)을 통해 형성된다. 접지/전력 평면(824)이 형성되고, 비아(820, 822)에 전기적으로 접속된다. 비아(820 및 822)는 에칭, 레이저 절제 등을 포함하는 적절한 반도체 프로세싱 기술을 사용하여 제조될 수 있다. 일부 실시예들에서, 방법들의 조합들은 일단 MMIC 디바이스 소자들이 액세스되면 비아 형성 프로세스를 종료하기 위해 이용될 수 있다. 제2 접지/전력 평면(805)은 냉각 구조체(550)에 연결된다.
단지 2개의 비아, 비아(820) 및 비아(822)가 도 8b에 도시되어 있지만, MMIC 디바이스 소자들 중 적어도 하나에 비아가 형성되지 않고, 이는 본 발명에 의해 반드시 요구되는 것은 아니다. 다른 실시예에서, 비아는 모든 MMIC 디바이스 소자로 형성될 수 있거나, 비아는 MMIC 디바이스 소자의 더 작은 서브세트로 형성될 수 있다.
일부 실시예들이 층의 관점에서 논의되었지만, 층이라는 용어는 관심 층을 형성하기 위해 구축되는 다수의 서브-층들을 포함할 수 있도록 이해되어야 한다. 따라서, 층이라는 용어는 단일 물질로 이루어진 단일 층을 의미하는 것이 아니라, 원하는 구조를 형성하기 위해 복합 방식으로 층을 이루는 하나 이상의 물질을 포괄하는 것이다. 당업자는 많은 변형, 수정, 및 대안을 인식할 것이다.
본 명세서에 기재된 예 및 실시예는 단지 예시적인 목적을 위한 것이며, 그에 비추어 다양한 변형 또는 변경이 당업자에게 제안될 것이며 본 출원의 사상과 범위 및 첨부된 청구범위 내에 포함되는 것으로 이해된다.

Claims (39)

  1. 모놀리식 마이크로파 집적 회로(MMIC) 시스템으로서,
    성장 기판;
    상기 성장 기판에 연결된 디바이스 층;
    상기 디바이스 층에 연결된 복수의 MMIC 디바이스 소자;
    상기 복수의 MMIC 디바이스 소자에 연결된 복수의 금속화 구조체;
    상기 복수의 금속화 구조체에 연결된 캐리어 기판; 및
    상기 캐리어 기판에 연결된 냉각 구조체
    를 포함하는 MMIC 시스템.
  2. 제1항에 있어서,
    상기 성장 기판의 열팽창 계수(CTE)가 상기 디바이스 층의 CTE와 실질적으로 매칭되는, MMIC 시스템.
  3. 제1항에 있어서,
    상기 성장 기판은 다결정성 세라믹 코어를 포함하는, MMIC 시스템.
  4. 제3항에 있어서,
    상기 다결정성 세라믹 코어는 질화알루미늄을 포함하는, MMIC 시스템.
  5. 제1항에 있어서,
    상기 디바이스 층의 두께는 1μm보다 큰, MMIC 시스템.
  6. 제5항에 있어서,
    상기 두께는 1 내지 10μm인, MMIC 시스템.
  7. 제1항에 있어서,
    상기 복수의 MMIC 디바이스 소자에 접지/전력 평면을 접속하는 복수의 비아를 더 포함하는 MMIC 시스템.
  8. 제7항에 있어서,
    상기 접지/전력 평면에 연결되는 제2 냉각 구조체를 더 포함하는 MMIC 시스템.
  9. 제1항에 있어서,
    상기 캐리어 기판에 연결되는 제2 접지/전력 평면; 및
    상기 제2 접지/전력 평면으로부터 상기 복수의 금속 구조체 중 하나 이상으로 통과되는 복수의 제2 비아
    를 더 포함하는 MMIC 시스템.
  10. 제9항에 있어서,
    상기 제2 접지/전력 평면에 연결된 제2 냉각 구조체를 더 포함하는 MMIC 시스템.
  11. 제1항에 있어서,
    상기 디바이스 층은 질화갈륨(GaN)을 포함하는, MMIC 시스템.
  12. 모놀리식 마이크로파 집적 회로(MMIC) 시스템을 제조하는 방법으로서,
    성장 기판 및 상기 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계;
    상기 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계;
    복수의 금속 구조체를 포함하는 캐리어 기판을 제공하는 단계;
    상기 복수의 금속 구조체를 상기 복수의 MMIC 디바이스 소자에 결합하는 단계;
    상기 성장 기판의 일부를 제거하는 단계;
    상기 캐리어 기판의 일부를 제거하는 단계;
    상기 성장 기판에 연결된 접지/전력 평면을 형성하는 단계;
    상기 접지/전력 평면으로부터 상기 복수의 MMIC 디바이스 소자 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계; 및
    냉각 구조체를 상기 캐리어 기판에 접합하는 단계
    를 포함하는 MMIC 시스템 제조 방법.
  13. 제12항에 있어서,
    제2 냉각 구조체를 상기 접지/전력 평면에 접합하는 단계를 더 포함하는 MMIC 시스템 제조 방법.
  14. 제12항에 있어서,
    상기 냉각 구조체를 상기 캐리어 기판에 접합하는 단계 이전에,
    상기 캐리어 기판에 연결되는 제2 접지/전력 평면을 형성하는 단계; 및
    상기 제2 접지/전력 평면으로부터 상기 복수의 금속 구조체 중 하나 이상으로 통과하는 복수의 제2 비아를 형성하는 단계
    를 더 포함하는 MMIC 시스템 제조 방법.
  15. 제14항에 있어서, 제2 냉각 구조체를 상기 접지/전력 평면에 접합하는 단계를 더 포함하는 MMIC 시스템 제조 방법.
  16. 제12항에 있어서,
    상기 성장 기판의 열팽창 계수(CTE)가 상기 디바이스 층의 CTE와 실질적으로 매칭되는 MMIC 시스템 제조 방법.
  17. 제12항에 있어서,
    상기 성장 기판이 다결정성 세라믹 코어를 포함하는, MMIC 시스템 제조 방법.
  18. 제17항에 있어서,
    상기 다결정성 세라믹 코어는 질화알루미늄을 포함하는, MMIC 시스템 제조 방법.
  19. 제12항에 있어서,
    상기 디바이스 층의 두께는 1 내지 10μm인, MMIC 시스템 제조 방법.
  20. 제19항에 있어서,
    상기 디바이스 층은 질화갈륨(GaN)을 포함하는, MMIC 시스템 제조 방법.
  21. 모놀리식 마이크로파 집적 회로(MMIC) 시스템으로서,
    대안적인 가공된 기판;
    상기 대안적인 가공된 기판에 연결된 디바이스 층;
    상기 디바이스 층에 연결된 복수의 MMIC 디바이스 소자;
    상기 복수의 MMIC 디바이스 소자에 연결된 캐리어 기판;
    상기 대안적인 가공된 기판에 연결된 접지/전력 평면;
    상기 접지/전력 평면을 상기 복수의 MMIC 디바이스 소자에 접속하는 복수의 비아; 및
    상기 접지/전력 평면에 연결된 냉각 구조체
    를 포함하는 MMIC 시스템.
  22. 제21항에 있어서,
    상기 대안적인 가공된 기판의 열팽창 계수(CTE)가 상기 디바이스 층의 CTE와 실질적으로 매칭되는, MMIC 시스템.
  23. 제21항에 있어서,
    상기 대안적인 가공된 기판은 다결정성 세라믹 코어를 포함하는, MMIC 시스템.
  24. 제23항에 있어서,
    상기 다결정성 세라믹 코어는 질화알루미늄을 포함하는, MMIC 시스템.
  25. 제21항에 있어서,
    상기 디바이스 층의 두께는 1μm보다 큰, MMIC 시스템.
  26. 제21항에 있어서,
    상기 복수의 MMIC 디바이스 소자에 연결되는 제2 접지/전력 평면을 접속하는 복수의 제2 비아를 더 포함하는 MMIC 시스템.
  27. 모놀리식 마이크로파 집적 회로(MMIC) 시스템을 제조하는 방법으로서,
    성장 기판 및 상기 성장 기판에 연결된 디바이스 층을 포함하는 가공된 기판을 제공하는 단계;
    상기 디바이스 층을 사용하여 복수의 MMIC 디바이스 소자를 제조하는 단계;
    캐리어 기판을 제공하는 단계;
    상기 캐리어 기판을 상기 복수의 MMIC 디바이스 소자에 결합하는 단계;
    상기 성장 기판을 제거하는 단계;
    대안적인 가공된 기판을 상기 디바이스 층에 결합하는 단계;
    상기 대안적인 가공된 기판의 일부를 제거하는 단계;
    상기 대안적인 가공된 기판에 연결된 접지/전력 평면을 형성하는 단계;
    상기 접지/전력 평면으로부터 상기 복수의 MMIC 디바이스 소자들 중 하나 이상으로 통과하는 복수의 비아를 형성하는 단계; 및
    냉각 구조체를 상기 접지/전력 평면에 접합하는 단계
    를 포함하는 MMIC 시스템 제조 방법.
  28. 제27항에 있어서,
    상기 캐리어 기판의 적어도 일부를 제거하는 단계를 더 포함하는 MMIC 시스템 제조 방법.
  29. 제28항에 있어서,
    상기 캐리어 기판의 나머지 부분에 연결된 제2 접지/전력 평면을 형성하는 단계; 및
    상기 제2 접지/전력 평면으로부터 상기 복수의 MMIC 디바이스 소자 중 하나 이상으로 통과하는 복수의 제2 비아를 형성하는 단계
    를 더 포함하는 MMIC 시스템 제조 방법.
  30. 제27항에 있어서,
    상기 대안적인 가공된 기판의 열팽창 계수(CTE)가 상기 디바이스 층의 CTE와 실질적으로 매칭되는, MMIC 시스템 제조 방법.
  31. 제27항에 있어서,
    상기 대안적인 가공된 기판이 다결정성 세라믹 코어를 포함하는, MMIC 시스템 제조 방법.
  32. 제31항에 있어서,
    상기 다결정성 세라믹 코어는 질화알루미늄을 포함하는, MMIC 시스템 제조 방법.
  33. 제27항에 있어서,
    상기 디바이스 층의 두께는 1μm보다 큰, MMIC 시스템 제조 방법.
  34. 모놀리식 마이크로파 집적 회로(MMIC) 시스템으로서,
    대안적인 가공된 기판;
    상기 대안적인 가공된 기판에 연결된 디바이스 층;
    상기 디바이스 층에 연결된 복수의 MMIC 디바이스 소자;
    상기 대안적인 가공된 기판에 연결된 접지/전력 평면;
    상기 접지/전력 평면을 상기 복수의 MMIC 디바이스 소자에 접속하는 복수의 비아; 및
    상기 접지/전력 평면에 연결된 냉각 구조체
    를 포함하는 MMIC 시스템.
  35. 제34항에 있어서,
    상기 대안적인 가공된 기판의 열팽창 계수(CTE)가 상기 디바이스 층의 CTE와 실질적으로 매칭되는, MMIC 시스템.
  36. 제34항에 있어서,
    상기 대안적인 가공된 기판은 다결정성 세라믹 코어를 포함하는, MMIC 시스템.
  37. 제36항에 있어서,
    상기 다결정성 세라믹 코어는 질화알루미늄을 포함하는, MMIC 시스템.
  38. 제34항에 있어서,
    상기 디바이스 층의 두께는 1μm 내지 10μm 사이인, MMIC 시스템.
  39. 제34항에 있어서,
    상기 복수의 MMIC 디바이스 소자에 연결된 캐리어 기판을 더 포함하는 MMIC 시스템.
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