JP2015501082A - 複数のベンゾシクロブテン層を基板に一体化する方法、及び関連する装置 - Google Patents
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Abstract
Description
Claims (22)
- 複数のベンゾシクロブテン(BCB)層を基板に一体化する方法であって、前記方法は:
第1BCB層(18a)を前記基板(12)の上に形成することであって、前記第1BCB層(18a)が、該第1BCB層(18a)を貫通する複数のビアを画定する、前記第1BCB層(18a)を形成することと、
第1金属層(20a)を前記第1BCB層(18a)の上に、かつ第1BCB層(20a)によって画定される前記複数のビア内に堆積させることと、
第2BCB層(18b)を前記第1金属層(20a)の上に形成することであって、前記第2BCB層(18b)が、該第2BCB層(18b)を貫通する複数のビアを画定する、前記第2BCB層(18b)を形成することと、
第2金属層(20b)を前記第2BCB層(18b)の上に、かつ前記第2BCB層(18b)によって画定される前記複数のビア内に堆積させることにより、前記第2金属層(20b)が、前記第2BCB層(18b)によって画定される前記ビア群内を延在して、前記第1金属層(20a)との操作可能な接続を確立させることと、を含み、
前記第1及び第2金属層(20a,20b)は、前記基板(12)によって支持されるいずれの回路素子との電気接続とも無関係である、
方法。 - 更に、前記基板(12)の上にエピタキシャル半導体層(14)を有する前記基板(12)を設けることを含む、請求項1に記載の方法。
- 更に、金属層(16)を前記エピタキシャル半導体層の上に堆積させることを含み、前記第1BCB層(18a)を形成することは、前記第1BCB層(18a)を前記金属層(16)の上に形成することを含み、そして前記第1金属層(20a)を堆積させることは、前記金属層(16)との操作可能な接続を確立させることを含む、請求項2に記載の方法。
- 前記エピタキシャル半導体層はIII−V族材料である、請求項2又は3に記載の方法。
- 更に、前記第2BCB層(18b)を形成する前に、金属接着層(22a)を前記第1金属層(20a)の上に堆積させることを含む、請求項1に記載の方法。
- 前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることは、金型(26)の縁部に近接して、前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることを含む、請求項1に記載の方法。
- 更に、金属配線を、前記第1金属層(20a)及び前記第2金属層(20b)のうちの少なくとも一方の金属層の形成と同時に形成することを含み、前記金属配線は、前記基板(12)によって支持される回路素子との電気接続を確立させるように構成され、かつ前記第1及び第2金属層(20a、20b)との電気接続とは無関係である、請求項1に記載の方法。
- 前記第2BCB層(18b)を形成することは、前記第2BCB層(18b)を貫通する前記ビア群を、前記第1BCB層(18a)の前記ビア群からオフセットするように画定することを含む、請求項1に記載の方法。
- 複数のベンゾシクロブテン(BCB)層を基板に一体化する方法であって、前記方法は:
前記基板(12)の上に窒化ガリウム(GaN)層を有する前記基板(12)を設けることと、
前記第1BCB層(18a)を前記GaN(14)層の上に形成することであって、前記第1BCB層(18a)が、該第1BCB層(18a)を貫通する複数のビアを画定する、前記第1BCB層(18a)を形成することと、
第1金属層(20a)を前記第1BCB層(18a)の上に、かつ前記第1BCB層(18a)によって画定される前記複数のビア内に堆積させることと、
金属接着層(22a)を前記第1金属層(20a)の上に堆積させることと、
第2BCB層(18b)を前記金属接着層(22a)の上に形成することであって、前記第2BCB層(18b)が、該第2BCB層(18b)を貫通する複数のビアを画定する、前記第2BCB層(18b)を形成することと、
第2金属層(20b)を前記第2BCB層(18b)の上に、かつ前記第2BCB層(18b)によって画定される前記複数のビア内に堆積させることと、を含み、
前記第1及び第2金属層(20a,20b)は、前記基板(12)によって支持されるいずれの回路素子との電気接続とも無関係である、
方法。 - 更に、金属層(16)を前記GaN層(12)の上に堆積させることを含み、前記第1BCB層(18a)を形成することは、前記第1BCB層(18a)を前記金属層(16)の上に形成することを含み、そして前記第1金属層(20a)を堆積させることは、前記金属層(16)との操作可能な接続を確立させることを含む、請求項8に記載の方法。
- 前記第1金属層(20a)を堆積させることは、金から成る第1金属層(20a)を堆積させることを含む、請求項8に記載の方法。
- 前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることは、金型(26)の縁部に近接して、前記第1及び第2BCB層(18a、18b)を形成すること、および前記第1及び第2金属層(20a、20b)を堆積させることを含む、請求項8に記載の方法。
- 更に、金属配線を、前記第1金属層(20a)及び前記第2金属層(20b)のうちの少なくとも一方の金属層の形成と同時に形成することを含み、前記金属配線は、前記基板(12)によって支持される回路素子との電気接続を確立させるように構成され、かつ前記第1及び第2金属層(20a、20b)との電気接続とは無関係である、請求項8に記載の方法。
- 前記第2BCB層(18b)を形成することは、前記第2BCB層(28b)を貫通する前記ビア群を、前記第1BCB層(18a)の前記ビア群からオフセットするように画定することを含む、請求項8に記載の方法。
- 基板(12)と、
前記基板(12)の上の第1BCB層(18a)を含む複数のBCB層(18a,18b,18c,18d)であって、前記第1BCB層(18a)が、該第1BCB層(18a)を貫通する複数のビアを画定する、前記複数のBCB層(18a,18b,18c,18d)と、
前記第1BCB層(18a)の上に在り、かつ前記第1BCB層(18a)によって画定される前記複数のビア内に在る第1金属層(20a)と、を備え、
前記複数のBCB層(18a,18b,18c,18d)は更に、前記第1金属層(20a)の上の第2BCB層(18b)を含み、前記第2BCB層(18b)は、該第2BCB層(18b)を貫通する複数のビアを画定し、
前記第2金属層(20b)は、前記第2BCB層(18b)の上に在り、かつ前記第2BCB層(18b)によって画定される前記複数のビア内に在ることにより、前記第2金属層(20b)が、前記第2BCB層(18b)によって画定される前記ビア群内を延在して、前記第1金属層(20a)との操作可能な接続を確立し、
前記第1及び第2金属層(20a,20b)は、前記基板(12)によって支持されるいずれの回路素子との電気接続とも無関係である、装置。 - 更に、エピタキシャル半導体層(14)を前記基板(12)の上に備え、前記第1BCB層(18a)は、前記エピタキシャル半導体層(14)の上に在る、請求項14に記載の装置。
- 更に、窒化ガリウム(GaN)層(14)を前記基板(12)の上に備え、前記第1BCB層(18a)は、前記GaN層(14)の上に在る、請求項14に記載の装置。
- 更に、金属層(16)を前記GaN層の上に備え、前記第1BCB層(18a)は、前記金属層(16)の上に在り、そして前記第1金属層(20a)は、前記金属層(16)との操作可能な接続を確立させる、請求項17に記載の装置。
- 更に、金属接着層(22a)を前記第1金属層(20a)の上に備え、前記第2BCB層(18b)は、前記金属接着層(22a)の上に在る、請求項14に記載の装置。
- 前記装置は金型(26)を備え、そして前記第1及び第2BCB層(18a、18b)、及び前記第1及び第2金属層(20a、20b)は、前記金型(26)の縁部に近接している、請求項14に記載の装置。
- 更に、前記第1金属層(20a)及び前記第2金属層(20b)のうちの少なくとも一方の金属層と同時に形成される金属配線を備え、前記金属配線は、前記基板(12)によって支持される回路素子との電気接続を確立させるように構成され、かつ前記第1及び第2金属層(20a、20b)との電気接続とは無関係である、請求項14に記載の装置。
- 前記第2BCB層(18b)の前記ビア群は、前記第1BCB層(18a)の前記ビア群からオフセットする、請求項14に記載の装置。
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---|---|---|---|---|
CN104701251B (zh) * | 2015-04-03 | 2017-08-04 | 中国电子科技集团公司第二十四研究所 | 有源硅基板的制作方法 |
US20210193519A1 (en) * | 2019-12-19 | 2021-06-24 | Intel Corporation | Inorganic dies with organic interconnect layers and related structures |
US11848143B2 (en) * | 2020-10-07 | 2023-12-19 | Advanced Semiconductor Engineering, Inc. | Electronic device and method for manufacturing the same |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH031538A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | 半導体装置 |
JPH05267470A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | 集積回路装置およびその製造方法 |
JP2006041244A (ja) * | 2004-07-28 | 2006-02-09 | Nec Electronics Corp | 半導体装置 |
JP2006173595A (ja) * | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
JP2007012646A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体集積回路装置 |
US20100025824A1 (en) * | 2008-07-29 | 2010-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for Reducing Integrated Circuit Corner Peeling |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW517361B (en) * | 2001-12-31 | 2003-01-11 | Megic Corp | Chip package structure and its manufacture process |
US6620673B1 (en) * | 2002-03-08 | 2003-09-16 | Alpine Microsystems, Inc. | Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide |
JP4519411B2 (ja) | 2003-04-01 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4041785B2 (ja) | 2003-09-26 | 2008-01-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US7224060B2 (en) | 2004-01-30 | 2007-05-29 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit with protective moat |
US7476918B2 (en) * | 2004-11-22 | 2009-01-13 | Panasonic Corporation | Semiconductor integrated circuit device and vehicle-mounted radar system using the same |
US7993972B2 (en) * | 2008-03-04 | 2011-08-09 | Stats Chippac, Ltd. | Wafer level die integration and method therefor |
JP5175066B2 (ja) * | 2006-09-15 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7772682B1 (en) | 2006-10-10 | 2010-08-10 | Rf Micro Devices, Inc. | Moisture protection metal enclosure |
JP5433175B2 (ja) | 2008-07-02 | 2014-03-05 | シャープ株式会社 | 半導体装置 |
DE102008042107A1 (de) | 2008-09-15 | 2010-03-18 | Robert Bosch Gmbh | Elektronisches Bauteil sowie Verfahren zu seiner Herstellung |
US8912076B2 (en) | 2008-11-05 | 2014-12-16 | Texas Instruments Incorporated | Crack deflector structure for improving semiconductor device robustness against saw-induced damage |
-
2011
- 2011-12-02 US US13/310,074 patent/US8592983B2/en active Active
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH031538A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | 半導体装置 |
JPH05267470A (ja) * | 1992-03-17 | 1993-10-15 | Fujitsu Ltd | 集積回路装置およびその製造方法 |
JP2006041244A (ja) * | 2004-07-28 | 2006-02-09 | Nec Electronics Corp | 半導体装置 |
JP2006173595A (ja) * | 2004-11-22 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそれを用いた車載レーダシステム |
JP2007012646A (ja) * | 2005-06-28 | 2007-01-18 | Rohm Co Ltd | 半導体集積回路装置 |
US20100025824A1 (en) * | 2008-07-29 | 2010-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for Reducing Integrated Circuit Corner Peeling |
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