JP5632616B2

JP5632616B2 - 半導体装置の製造方法及び基板収容構造

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Publication number: JP5632616B2
Application number: JP2010014518A
Authority: JP
Inventors: 裕一金子
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-01-26
Filing date: 2010-01-26
Publication date: 2014-11-26
Anticipated expiration: 2030-01-26
Also published as: US8216919B2; US20110183496A1; JP2011155068A

Description

本発明は、半導体素子が形成される半導体基板に電子などの荷電粒子を照射して半導体素子の電気的特性を制御する技術に関する。

パワーＭＯＳＦＥＴ（ｐｏｗｅｒＭｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）などのパワーデバイスの応答特性を向上させる手段として、パワーデバイスが形成されるウェハに電子やイオンなどの荷電粒子線を照射する方法が広く知られている。ウェハに高エネルギーの荷電粒子を打ち込むと、ウェハの内部に局所的な格子欠陥領域が発生してキャリア再結合中心（価電子帯と伝導帯との間の禁制帯内に形成される局在準位）を形成する。キャリア再結合中心は、キャリアである電子と正孔の再結合を促すので、キャリアのライフタイム（平均寿命）を短くすることができる。よって、荷電粒子線の照射により、パワーデバイスのターンオフ時間などのスイッチングタイムを制御し応答特性を改善することが可能である。ウェハに荷電粒子線を照射する際、ウェハはトレーなどに配置された状態で荷電粒子線の照射を受ける。トレーに関する先行技術文献としては、たとえば、特開２００３−１６８７３１号公報（特許文献１）が挙げられる。

特開２００３−１６８７３１号公報

しかしながら、同一構造のトレーを使用し同一条件下でウェハに荷電粒子線を照射したとしても、パワーデバイスの電気的特性（ゲートしきい値電圧など）のバラツキがウェハ間で発生し、パワーデバイスの誤動作や歩留まり低下の原因になるという問題がある。

上記に鑑みて本発明の目的は、半導体装置の電気的特性がウェハ（半導体基板）間でばらつくことを抑制し得る半導体装置の製造方法及び基板収容構造を提供することである。

本発明による半導体装置の製造方法は、トレー上に２次電子吸収材を配置し、半導体素子が形成された素子形成面を有する半導体基板を、前記素子形成面が前記２次電子吸収材と対向するように前記２次電子吸収材上に配置して前記トレーに収容する工程と、前記半導体基板に前記トレー側とは反対側から荷電粒子線を、該荷電粒子線の一部が前記半導体基板を貫通するように、照射して前記半導体基板内に格子欠陥を形成する工程と、を備えることを特徴とする。

本発明による基板収容構造は、荷電粒子線を、該荷電粒子線の一部が半導体基板を貫通するように照射して、半導体素子が形成された素子形成面を有する半導体基板内に格子欠陥を形成する粒子線照射装置で使用される、基板収容構造であって、前記半導体基板が収容されるトレーと、前記半導体基板と前記トレーとの間に介在するように前記トレー上に配置された２次電子吸収材と、を備え、前記半導体基板は、前記素子形成面が前記２次電子吸収材と対向するように前記トレーに収容されることを特徴とする。

本発明によれば、荷電粒子線の照射によりトレーから放出された励起電子が２次電子吸収材で遮蔽されるので、半導体装置の電気的特性が半導体基板間でばらつくことを抑制することができる。

本発明に係る実施の形態の基板収容構造の主要部を概略的に示す平面図である。図１に示した基板収容構造のＡ２−Ａ２線に沿った断面を概略的に示す図である。本実施の形態に係る半導体装置の主要な製造工程を示す概略断面図である。（Ａ）は、保護シートを含まない基板収容構造の一部を概略的に示す断面図であり、（Ｂ）は、保護シートを含む基板収容構造の一部を概略的に示す断面図である。本実施の形態及び比較例の基板収容構造を用いて製造されたＭＯＳＦＥＴのしきい値電圧特性の測定結果を示す図である。

以下、本発明に係る実施の形態について図面を参照しつつ説明する。図１は、本実施の形態の基板収容構造１の主要部を概略的に示す平面図であり、図２は、図１に示した基板収容構造１のＡ２−Ａ２線に沿った断面を概略的に示す図である。図２に示すように基板収容構造１は、熱融着などにより袋状に加工された樹脂製包装材１５を用いて真空包装されている。なお、説明の便宜上、図１には包装材１５は図示されていない。

図１に示されるように、基板収容構造１は、金属製のトレー１０と、４枚のウェハ（半導体基板）２１Ａ，２１Ｂ，２１Ｃ，２１Ｄと、２次電子吸収材を含む保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄとを備える。トレー１０は、４枚の保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄがそれぞれ収容される凹部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄと、４枚のウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄがそれぞれ収容されるウェハ収容部（基板収容部）１１Ａ，１１Ｂ，１１Ｃ，１１Ｄとを有する。図２の断面図に示されるように、保護シート２２Ａ，２２Ｂは、それぞれ、ウェハ２１Ａ，２１Ｂとトレー１０との間に介在するように凹部１２Ａ，１２Ｂの平坦な底部に配置されている。他の保護シート２２Ｃ，２２Ｄも同様に、それぞれ、ウェハ２１Ｃ，２１Ｄとトレー１０との間に介在するように凹部１２Ｃ，１２Ｄの平坦な底部に配置されている。各ウェハのトレー１０側の主面（素子形成面）には、たとえばパワーデバイス（パワーＭＯＳＦＥＴやＩＧＢＴなど）となる半導体素子が形成されている。

図１及び図２に示されるように、ウェハ収容部１１Ａ，１１Ｂはそれぞれウェハ２１Ａ，２２Ｂの周縁端部を下方から支持する環状の段差構造を有する。これら段差構造の深さは、ウェハ２１Ａ，２１Ｂを完全に収容するためにウェハ２１Ａ，２１Ｂの厚みよりも大きいことが好ましい。他のウェハ収容部１１Ｃ，１１Ｄも同様に、それぞれウェハ２１Ｃ，２２Ｄの周縁端部を支持する環状の段差構造を有している。これらウェハ収容部１１Ａ，１１Ｂ，１１Ｃ，１１Ｄは、それぞれ凹部１２Ａ，１２Ｂ，１２Ｃ，１２Ｄの周縁を囲むように形成されている。このようなウェハ収容部１１Ａ〜１１Ｄと凹部１２Ａ〜１２Ｄとを有するトレー１０は、たとえばアルミニウムなどの金属で構成することができる。

保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄはシート状の２次電子吸収材を含む。２次電子吸収材としては、たとえば、ポリエチレン樹脂フィルム、あるいは、厚みが０．００５ｍｍ〜０．２ｍｍ程度、より好ましくは０．０２ｍｍ以下のアルミニウム圧延素材（アルミニウム箔）を使用すればよい。

上記基板収容構造１の表面（図２の上方の面）に対して、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを貫通する程度の高エネルギーで電子線やイオンなどの荷電粒子線を照射すると、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの内部に入射した荷電粒子線が格子欠陥を発生させる。これら格子欠陥は、上記のようにキャリア再結合中心（価電子帯と伝導帯との間の禁制帯内に形成される局在準位）を形成する。このとき、荷電粒子線の一部は、ウェハ２１Ａ〜２１Ｄ及び保護シート２２Ａ〜２２Ｄを貫通しトレー１０を構成する原子と衝突して当該原子中の電子を励起する。励起された電子の一部は、トレー１０から放出される。本明細書では、このようにしてトレー１０から放出された電子を２次電子と呼ぶ。保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄがなければ、トレー１０から放出された２次電子がウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに入射し局在準位にトラップされることにより、半導体素子の電気的特性（たとえば、パワーＭＯＳＦＥＴのしきい値電圧）がウェハ間でばらつくと考えられる。本実施の形態では、保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの２次電子吸収材が、トレー１０から放出された２次電子のウェハ２１Ａ〜２１Ｄへの入射を抑止するので、半導体素子の電気的特性のウェハ間のバラツキを抑制することができる。

上記基板収容構造１を用いた半導体装置の製造方法を以下に説明する。図３（Ａ）〜（Ｅ）は、本実施の形態に係る半導体装置の主要な製造工程を示す概略断面図である。

先ず、図３（Ａ）に示されるようにトレー１０を用意する。次いで、このトレー１０の凹部１２Ａ，１２Ｂに、それぞれ、２次電子吸収材を含む保護シート２２Ａ，２２Ｂを収容する（図３（Ｂ））。このとき、図示されない他の凹部１２Ｃ，１２Ｄにもそれぞれ保護シート２２Ｃ，２２Ｄが収容される。

次に、保護シート２２Ａ，２２Ｂの上面を覆うようにウェハ収容部１１Ａ，１１Ｂにそれぞれウェハ２１Ａ，２１Ｂを収容する（図３（Ｃ））。このとき、図示されない他のウェハ収容部１１Ｃ，１１Ｄにもそれぞれウェハ２１Ｃ，２１Ｄが収容される。これにより、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄは、当該ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの底面すなわち半導体素子が形成された面が、保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの上面と対向するようにウェハ収容部１１Ａ，１１Ｂ，１１Ｃ，１１Ｄに収容される。次いで、熱融着などにより袋状に加工された包装材１５を用いてトレー１０の全体を真空包装することにより、トレー１０、保護シート２２Ａ，２２Ｂ，１２Ｃ，１２Ｄ、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ及び包装材１５を含む基板収容構造１が形成される（図３（Ｄ））。なお、トレー１０及び保護シート２２Ａ，２２Ｂ，１２Ｃ，１２Ｄだけで基板収容構造を構成してもよい。

その後、この基板収容構造１を公知の粒子線照射装置（図示せず）を用いて、図３（Ｅ）に示すように、基板収容構造１の表面に対して、安定して格子欠陥層を形成するためにウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを貫通する程度の高エネルギー（加速電圧）で荷電粒子線３０を照射する。このとき、ウェハ２１Ａ〜２１Ｄ及び保護シート２２Ａ〜２２Ｄを貫通した荷電粒子線３０は、トレー１０を構成する原子中の電子を励起して２次電子を放出させるが、保護シート２２Ａ，２２Ｂ，２２Ｃ，２２Ｄがなければ、図４（Ａ）に模式的に示すように、トレー１０から放出された励起電子の一部すなわち２次電子（ｅ⁻）がウェハ２１Ａに入射することとなる。これに対して本実施の形態では、図４（Ｂ）に模式的に示されるように、トレー１０から放出された２次電子は、保護シート２２Ａの２次電子吸収材によりウェハ２１Ａに入射することを抑止される。

荷電粒子線が照射された後は、包装材１５を解いてトレー１０からウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを取り出し、これらウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄを熱処理装置（図示せず）内に装着する。そして、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄにアニール処理を施してキャリア再結合中心を安定化させる。アニール処理の後は、製造される半導体装置の種類に応じた後工程が実行される。たとえば、パワーＭＯＳＦＥＴやＩＧＢＴが製造される場合、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの裏面（半導体素子が形成されていない面）を研削するバックグラインド処理を実行してウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの厚みを薄くする。次いで、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの裏面に電極構造を形成することができる。その後、ウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの各々をダイシングすることにより、これらウェハ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄの各々から複数のチップが分離される。なお、本実施の形態では、アニール処理は、バックグラインド処理の前に実行されているが、これに限定されず、バックグラインド処理の後にアニール処理を実行してもよい。

上記したように本実施の形態の半導体装置の製造方法は、半導体素子が形成されたウェハ２１Ａ〜２１Ｄを、２次電子吸収材を含む保護シート２２Ａ〜２２Ｄを介してトレー１０に収容するので、ウェハ２１Ａ〜２１Ｄに荷電粒子線３０を照射して格子欠陥を形成する際、保護シート２２Ａ〜２２Ｄにより、トレー１０から放出された２次電子のウェハ２１Ａ〜２１Ｄへの入射が抑止される。このため、ウェハ２１Ａ〜２１Ｄに形成されている半導体素子からなる半導体装置の電気的特性のバラツキを抑制することができる。

さらに、保護シート２２Ａ〜２２Ｄは、トレー１０を包装材１５で真空包装する際に、ウェハ２１Ａ〜２１Ｄがトレー１０に圧着されて傷つくことを防止する機能を有している。なお、本実施の形態の基板収容構造１は包装材１５で真空包装されているが、これは、ウェハ２１Ａ〜２１Ｄを収容したトレー１０がクリーンルームから粒子線照射装置に搬送される間、並びに、トレー１０が粒子線照射装置に装着されている間にウェハ２１Ａ〜２１Ｄが汚染されることを防止するためである。よって、ウェハ２１Ａ〜２１Ｄが収容されたトレー１０を粒子線照射装置に搬送する経路内、並びに、粒子線照射装置内が清浄な環境に維持されているのであれば、基板収容構造１を包装材１５で真空包装しなくてもよい。

次に、本実施の形態と比較例の基板収容構造を用いて製造されたＭＯＳＦＥＴの電気的特性の測定結果について説明する。図５は、本実施の形態及び比較例の基板収容構造を用いて製造されたＭＯＳＦＥＴのしきい値電圧特性の測定結果を示す図である。図５のグラフ中、横軸は、ウェハを特定する番号（ウェハ番号）を示し、縦軸は、ウェハ番号に対応するウェハに形成されたＭＯＳＦＥＴのしきい値電圧Ｖｔｈ（単位：ボルト）を示している。１番目〜１６番目及び３７番目〜４０番目のウェハには、本実施の形態の基板収容構造を用いて製造されたＭＯＳＦＥＴが形成されており、１７番目〜３６番目のウェハには、比較例の基板収容構造を用いて製造されたＭＯＳＦＥＴが形成された。また、本実施の形態及び比較例に係る各ウェハには、１０００個のチップが形成され、これら１０００個のチップのうち９個のチップが測定用チップとして選択された。各測定用チップには、並列接続された複数個のＭＯＳＦＥＴが形成されている。図５のグラフには、各ウェハの９個の測定用チップについて測定されたしきい値電圧Ｖｔｈの最大値、最小値及び平均値がプロットされている。

１番目〜１６番目及び３７番目〜４０番目のウェハには、保護シート２２Ａ〜２２Ｄを含む基板収容構造１を用いて、加速電圧を２ＭｅＶとし吸収線量を４００ｋＧｙとする条件で電子線が照射された。トレー１０にはアルミニウム製のものを使用した。また、１番目〜１６番目のウェハに対しては、保護シート２２Ａ〜２２Ｄとして、厚さ０．２ｍｍ程度の無塵加工された紙をポリエチレン樹脂でコーティングしたものが使用され、３７番目〜４０番目のウェハに対しては、保護シート２２Ａ〜２２Ｄとして、日本工業規格（ＪＩＳ）に準拠する市販のアルミニウム箔が使用された。これに対し、１７番目〜３６番目のウェハには、保護シートを含まない基板収容構造を用いて、加速電圧を２ＭｅＶとし吸収線量を４００ｋＧｙとする条件で電子線が照射された。比較例の基板収容構造は、保護シート２２Ａ〜２２Ｄを有しない点を除いて、本実施の形態の基板収容構造１と同じである。

図５に示されるように、１７番目〜３６番目のウェハについては、しきい値電圧Ｖｔｈのウェハ間のバラツキが大きい。これは、トレー１０から放出された２次電子がＭＯＳＦＥＴのゲート酸化膜内の局在準位にトラップされたためと考えられる。これに対し、１番目〜１６番目及び３７番目〜４０番目のウェハについては、トレー１０から放出された２次電子が保護シート２２Ａ〜２２Ｄで遮られるため、しきい値電圧Ｖｔｈのウェハ間のバラツキが小さい。したがって、保護シート２２Ａ〜２２Ｄが２次電子を効果的に遮蔽していることが分かる。

以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態では、ウェハ２１Ａ〜２１Ｄにパワーデバイスが形成されていたが、これに限定されるものではない。パワーデバイス以外の、２次電子による影響を受ける半導体デバイス（サイリスタやダイオードなど）がウェハ２１Ａ〜２１Ｄに形成されている場合でも、この種の半導体デバイスの電気的特性のバラツキを抑制することができる。

また、上記トレー１０の材料はアルミニウムなどの金属に限定されるものではない。荷電粒子線の照射を受けて２次電子を放出する材料からなるトレーであれば、これを本発明に適用することができる。

また、上記実施の形態では、トレー１０は、４枚のウェハ２１Ａ〜２１Ｄを収容する構造を有しているが、ウェハの収容枚数は４枚に限定されるものではない。ウェハのサイズやトレーの構造に応じて、３枚以下のウェハ、あるいは、５枚以上のウェハを収容するトレーを使用してもよい。

また、上記荷電粒子線は、電子線に限定されるものではなく、ウェハに格子欠陥を生じさせる荷電粒子線（陽子やヘリウムなどのイオン）であれば、これを本発明に適用することができる。

さらに、上記２次電子吸収材として、２次電子を吸収できるものであれば、ポリエチレン樹脂やアルミニウム箔に限らず、他の材料を使用することができる。

１基板収容構造、１０トレー、１１Ａ〜１１Ｄウェハ収容部、１２Ａ〜１２Ｄ凹部、１５包装材、２１Ａ〜２１Ｄウェハ、２２Ａ〜２２Ｄ保護シート。

Claims

トレー上に２次電子吸収材を配置し、半導体素子が形成された素子形成面を有する半導体基板を、前記素子形成面が前記２次電子吸収材と対向するように前記２次電子吸収材上に配置して前記トレーに収容する工程と、
前記半導体基板に前記トレー側とは反対側から荷電粒子線を、該荷電粒子線の一部が前記半導体基板を貫通するように、照射して前記半導体基板内に格子欠陥を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法であって、
前記トレーは、
前記２次電子吸収材を収容する凹部と、
前記凹部の周縁を囲むように形成された、前記半導体基板の端部を支持する基板収容部と、
を有することを特徴とする半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法であって、前記２次電子吸収材は、ポリエチレン樹脂またはアルミニウム箔を含むことを特徴とする半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法であって、前記２次電子吸収材は、無塵加工された紙をポリエチレン樹脂でコーティングしたものであることを特徴とする半導体装置の製造方法。
請求項１から４のうちのいずれか１項に記載の半導体装置の製造方法であって、前記荷電粒子線は電子線であることを特徴とする半導体装置の製造方法。
請求項１から５のうちのいずれか１項に記載の半導体装置の製造方法であって、前記荷電粒子線を照射する工程が実行された後に前記半導体基板に熱処理を施す工程をさらに含むことを特徴とする半導体装置の製造方法。
請求項１から６のうちのいずれか１項に記載の半導体装置の製造方法であって、前記２次電子吸収材は、前記半導体基板の前記トレー側の面を保護する保護シートに含まれることを特徴とする半導体装置の製造方法。
荷電粒子線を、該荷電粒子線の一部が半導体基板を貫通するように照射して、半導体素子が形成された素子形成面を有する半導体基板内に格子欠陥を形成する粒子線照射装置で使用される、基板収容構造であって、
前記半導体基板が収容されるトレーと、
前記半導体基板と前記トレーとの間に介在するように前記トレー上に配置された２次電子吸収材と、
を備え、
前記半導体基板は、前記素子形成面が前記２次電子吸収材と対向するように前記トレーに収容される
ことを特徴とする基板収容構造。
請求項８に記載の基板収容構造であって、
前記トレーは、
前記２次電子吸収材を収容する凹部と、
前記凹部の周縁を囲むように形成された、前記半導体基板の端部を支持する基板収容部と、
を有することを特徴とする基板収容構造。
請求項８または９に記載の基板収容構造であって、前記２次電子吸収材は、ポリエチレン樹脂またはアルミニウム箔を含むことを特徴とする基板収容構造。
請求項８または９に記載の基板収容構造であって、前記２次電子吸収材は、無塵加工された紙をポリエチレン樹脂でコーティングしたものであることを特徴とする基板収容構造。
請求項８から１１のうちのいずれか１項に記載の基板収容構造であって、前記２次電子吸収材は、前記半導体基板の前記トレー側の面を保護する保護シートに含まれることを特徴とする基板収容構造。
請求項８から１２のうちのいずれか１項に記載の基板収容構造であって、
前記トレーに収容された前記半導体基板と、
前記トレー、前記２次電子吸収材及び前記半導体基板を真空包装する包装材と、
をさらに備えることを特徴とする基板収容構造。