JP2005223220A - 高耐圧ワイドギャップ半導体装置及び電力装置 - Google Patents

Abstract

【課題】高耐圧半導体装置の順方向電圧劣化を低減し、長寿命かつ信頼性の高い半導体装置を提供すること。
【解決手段】バイポーラ半導体素子のドリフト層とアノード層との接合と、電界緩和層とを離隔して形成し、前記接合と電界緩和層との間の半導体領域に、アノード電極の端部を絶縁膜を介して対向させる。逆バイアス時には、絶縁膜を介して電極から前記接合と電界緩和層の間のドリフト層に与えられる電界効果により接合と電界緩和層は電気的に接続され、接合の端部の電界集中が緩和される。順バイアス時には、接合と電界緩和層を電気的にも離隔して順方向電流が接合のみを通って流れるようにする。
【選択図】図１

Description

本発明は、ワイドギャップ半導体装置に関し、特に高い耐電圧を有する高耐圧ワイドギャップ半導体装置及びこれを有する電力装置に関する。

炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍高い等の優れた特性を有していることから、高い耐電圧特性を有する高耐圧パワー半導体素子に好適な材料として注目されている。
ワイドギャップ半導体材料を用いたｐｉｎダイオード、バイポーラトランジスタ、ＧＴＯなどのバイポーラ半導体素子は、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ半導体素子に比べるとビルトイン電圧が高い。しかし少数キャリアの注入によるドリフト層の伝導度変調によりオン抵抗が大幅に小さくなるので損失が少ない。このため電力用途などの高電圧大電流を扱う用途では、損失を小さくするためバイポーラ半導体素子が多く用いられている。ＳｉＣのバイポーラ半導体素子をＳｉのバイポーラ半導体素子と比べると、例えば、ＳｉＣのｐｉｎダイオードは、１０ｋＶの高耐圧素子の場合、順方向電圧がＳｉのｐｉｎダイオードの約１／３であり、ターンオフ時の速度に相当する逆回復時間は約１／２０以下と高速である。これらの点からＳｉＣのｐｉｎダイオードの電力損失はＳｉの約１／５以下に低減され、省エネルギー化に大きく貢献できる。ＳｉＣ−ｐｉｎダイオード以外にも、ＳｉＣ−ｎｐｎトランジスタ、ＳｉＣ−ＳＩＡＦＥＴ、ＳｉＣ−ＳＩＪＦＥＴ、ＳｉＣ−ＩＧＢＴなどが開発されており、それぞれ電力損失低減効果が大きいことが報告されている（例えば非特許文献１）。また、ドリフト層としてｐｉｎダイオードとは反対極性のｐ型半導体層を用いたＳｉＣ−ＧＴＯなども開発されている（例えば非特許文献２）。

ＳｉＣのバイポーラ半導体素子においては、高耐圧を実現するために、バイポーラ半導体素子を流れる電流の主たる経路となる活性領域を形成するｐｎ接合（以下、主接合という）の端部における電界集中を緩和する必要がある。この電界集中を緩和するため従来のＳｉＣのバイポーラ半導体素子では、主接合の端部に接するように電界緩和領域や電界緩和層を設けている。電界緩和層を有する従来のＳｉＣ−ｐｉｎダイオードについて図７を参照して説明する。
図７は非特許文献３に示されているプレーナ型の高耐圧ｐｉｎダイオードの断面図である。図において、下面にアノード電極１０１を有するｐ^＋型ＳｉＣ半導体の基板１０３（アノード領域）の上面に、ｐ⁻型ＳｉＣ半導体のエピタキシャル成長によりドリフト層１０５を形成している。ドリフト層１０５の中央部分にイオン打込みによりｎ^＋型ＳｉＣ半導体のカソード領域１０９を形成している。カソード領域１０９の端部１１２にそれぞれ接するように、電界緩和層として働くｎ型ＳｉＣ半導体のＪＴＥ（Junction Termination Extension）層１０７が設けられている。カソード領域１０９とドリフト層１０５との接合部が主接合１１０である。カソード領域１０９に接してカソード電極１１３が設けられ、残る表面には表面保護膜１１１が設けられている。ＪＴＥ層１０７はカソード領域１０９よりも低不純物濃度にするのが望ましく、同濃度の場合は厚さをカソード領域１０９より厚くしている。
このｐｉｎダイオードに逆方向電圧を印加すると、ＪＴＥ層１０７の接合端部１０６に電界が集中するが、ＪＴＥ層１０７は主接合１１０の端部１１２に比べると低濃度もしくは厚くなされているので電界の集中が抑制され、電界の値を低くおさえることができる。これにより接合端部１０６の電界の値が絶縁破壊電界に達する印加電圧を高くすることができるので高耐圧にできる。

別の方法として、当技術分野でＲＥＳＵＲＦ（Reduced surface field）と呼ばれている電界緩和層も用いられる。これはＪＴＥ層１０７よりも更に低濃度にした層を主接合１１０の端部に設け、逆電圧が印加されるとＲＥＳＵＲＦ内部にも空乏層が拡がるようにしたものである。耐圧に近い逆電圧が印加されるとＲＥＳＵＲＦはほぼ完全に空乏化し、ＲＥＳＵＲＦ内部の電界がほぼ均等になって印加電圧を分担する。これにより主接合１１０及びその近傍の電界集中を緩和し高耐圧を実現している。
松波弘之編著、「半導体ＳｉＣ技術と応用」、日刊工業新聞社、２００３年３月３１日、２１８−２２１頁 A.K.Agarwal et.al、Materials Science Forum, Volume ３８９−３９３、２００２年、１３４９−１３５２頁 K.Chatty et.al、Materials Science Forum, Volume ３３８−３４２、２０００年、１３３１−１３３４頁

前記従来の構成のようなワイドギャップバイポーラ半導体素子には、２００２年発刊のマテリアルズ サイエンス フォーラム ３８９−３９３巻、第１２５９−１２６４頁で報告されているように、通電時間（使用時間）の増大にともなって順方向電圧が増大するという劣化現象がある。以下、この現象を「順方向電圧劣化現象」と呼ぶ。順方向電圧劣化現象は、基板１０３からドリフト層１０５に伝搬するベーサルプレーン転位と呼ばれる結晶の転位による線状の結晶欠陥が根本原因とされている。この転位を起点として積層欠陥と呼ばれる多数の面状の欠陥が発生する。この積層欠陥は電子と正孔を再結合させやすいので、結果的にドリフト層１０５の抵抗を高くし順方向電圧を増大させる。積層欠陥は、この再結合時に放出されるエネルギや、順方向電流により生ずる熱に刺激されてドリフト層１０５内に拡がるように成長する。カソード領域１０９及びＪＴＥ層１０７はイオン打ち込みで形成されているために、ドリフト層１０５との接合部に多くの結晶欠陥が存在する。
発明者は以下の点に注目した。順方向電流はカソード領域１０９を流れるがその一部はＪＴＥ層１０７をも経てドリフト層１０５に流れる。このとき上記のように基板１０３とドリフト層１０５のベーサルプレーン転位を起点とする積層欠陥が生成され拡大するだけでなく、この結晶欠陥を源にしてカソード領域１０９及びＪＴＥ層１０７の下方のドリフト層１０５に積層欠陥が拡大し劣化が進行する。ＪＴＥ層１０７の下方のドリフト層１０５内に拡大した積層欠陥は、カソード領域１０９と基板１０３との間のドリフト層１０５内にも進入してゆき、ドリフト層１０５全域に積層欠陥を拡大させるとともに積層欠陥の密度を増加させる。積層欠陥の密度が増大して順方向電圧が増大すると、ダイオード内部での発生熱が増大するので益々積層欠陥の成長が促進される。

例えば、耐圧５ｋＶのＳｉＣ−ｐｉｎダイオードの場合、新品のときは順方向電流密度１００Ａ／ｃｍ^２での順方向電圧が３．５Ｖだったものが、電流密度１００Ａ／ｃｍ^２で１時間通電した後では２０Ｖに増大してしまう。通電時間を更に長くすると、順方向電圧の増大の度合は飽和傾向を示すが、それでも徐々に増大する。順方向電圧の増大によりｐｉｎダイオードの内部で発生する電力損失が著しく増大し、それによる発熱により素子が破壊してしまう場合がある。このようにＳｉＣ等のワイドギャップバイポーラ半導体素子はＳｉの半導体素子に比べて大変優れた初期特性を有しているにもかかわらず劣化がはやくて信頼性が著しく低い。従って、電力損失が少なく長時間の運転が可能な信頼性の高いインバーター等の電力変換装置をワイドギャップバイポーラ半導体素子を用いて実現することが困難であった。

図７の従来例に示すような、主接合１１０の端部１１２に電界緩和層のＪＴＥ層１０７が接して設けられた従来の高耐圧半導体素子は、高耐圧を実現する点では効果がある。しかし前記のようにＪＴＥ層１０７の下方に生じる欠陥により順方向電圧劣化現象が生じる点では好ましくない。図７に示すｐｉｎダイオードに順方向の電圧を印加した場合、順方向電流は主接合１１０のみを通って流れるのではなく、カソード領域１０９、電界緩和層のＪＴＥ層１０７、及びその下のドリフト領域１０５をも通って流れる。このためにＪＴＥ層１０７の下方のドリフト層１０５内でも積層欠陥が発生し、これが成長拡大するため更に順方向電圧劣化が促進される。ＪＴＥ層１０７は主接合１１０の周囲に形成されるので比較的大きな面積を占める。主接合１１０の面積に比べてＪＴＥ層１０７の面積が相対的に大きい場合、順方向電圧劣化へ与える影響は大きくなる。また、耐圧が高いｐｉｎダイオードほどドリフト層１０５が厚いので、ＪＴＥ層１０７の下部の欠陥が起点になって発生した積層欠陥が主接合１１０の下方のドリフト層１０５内にも侵入してゆき、順方向電圧劣化を更に加速させるおそれがある。
ＳｉＣ等のワイドギャップバイポーラ半導体の基板は通常その表面が結晶面に対して所定の角度を持つように形成される。この角度は当技術分野ではオフ角と呼ばれ通常１５度以下である。オフ角を設けることにより、基板表面にドリフト層などをエピタキシャル成長で形成する場合、表面に局部的に基板とは異なる結晶面の領域が成長するのを防ぐことができ、成長層に発生する結晶欠陥を減らすことができる。しかしオフ角を有する基板を用いると、上記のベーサルプレーン転位と呼ばれる線欠陥は基板表面に対してオフ角と同じ角度をもってドリフト層等のエピタキシャル成長層内に形成されて伝搬する。またこれを基点に積層欠陥と呼ばれる面欠陥が発生する。従って、積層欠陥は素子表面と基板間を流れる電流を斜めに遮る２次元の面上に存在することになり順方向電圧劣化を大きくする。
一方、オフ角を９０度にした場合は線欠陥は基板表面に垂直な方向にエピタキシャル成長層内に形成されて伝搬する。またこれを基点に発生する積層欠陥と呼ばれる面欠陥は素子表面と基板間を流れる電流に平行に存在することになる。このため、電流を斜めに遮るオフ角を持った積層欠陥に比べると電流の流れを遮る程度が軽微である。しかし、電子や正孔は結晶内をブラウン運動をしながら流れているので、基板に垂直な積層欠陥でも電子と正孔の再結合が発生し順方向電圧の劣化を生じる。
本発明は、上記の点を解消し、高耐圧ワイドギャップ半導体素子の順方向電圧劣化を低減し長寿命で信頼性の高い半導体装置を提供することを目的とする。

本発明のワイドギャップ半導体装置は、バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する第１のｐｎ接合、前記第１のｐｎ接合の端部から離隔して前記半導体領域の一方の半導体領域内に設けられ、前記一方の半導体領域内で周囲の半導体領域の導電型とは異なる導電型を有し、前記周囲の半導体領域との間に第２のｐｎ接合を形成する電界緩和層、前記第１のｐｎ接合を形成する他方の半導体領域に電気的に接続されるとともに、前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する前記バイポーラ半導体素子の電流通路となる第１の電極、及び 前記一方の半導体領域に設けられた第２の電極を有する。
本発明によると、電界緩和層を第１のｐｎ接合から離隔して形成しているので、順方向電流は第１のｐｎ接合のみを通って流れ、電界緩和層と第２のｐｎ接合とを通って流れる電流はほとんどない。そのため順方向電流による積層欠陥は、第１のｐｎ接合に対向する半導体領域内の順方向電流が流れる領域に形成され、電界緩和層に対向する半導体領域内には積層欠陥がほとんど発生しない。そのため第１のｐｎ接合に対向する半導体領域内の積層欠陥の成長拡大が抑制され半導体素子の劣化が少ない。
また第１のｐｎ接合を形成する半導体領域に電気的に接続される第１の電極を、前記第１のｐｎ接合と前記電界緩和層との間の半導体領域に絶縁膜を介して対向するように構成しているので、前記第１の電極に逆電圧を印加したとき、電界効果により前記第１のｐｎ接合の端部と電界緩和層との間の半導体領域に前記印加電圧の極性とは逆極性の電荷、すなわち電子又は正孔が集まる。その結果前記第１のｐｎ接合と前記第２のｐｎ接合とが電気的に接続された状態となり、高耐圧を実現できる。これにより高耐電圧特性を有しかつ長寿命のワイドギャップ半導体装置を実現できる。

本発明の他の観点のワイドギャップ半導体装置は、バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する第１のｐｎ接合、前記第１のｐｎ接合の端部から離隔して前記半導体領域の一方の半導体領域内に設けられ、前記一方の半導体領域内で周囲の半導体領域の導電型とは異なる導電型を有し、前記周囲の半導体領域との間に第２のｐｎ接合を形成する電界緩和層、前記第１のｐｎ接合を形成する他方の半導体領域に電気的に接続されるとともに、前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する前記バイポーラ半導体素子の電流通路となる第１の電極、及び前記一方の半導体領域に設けられた第２の電極を有し、前記第１のｐｎ接合を含む半導体領域に空乏層が生じるように前記電極と前記半導体領域間に電圧を印加したとき、前記電極が、前記電気絶縁膜を介して前記第１のｐｎ接合と第２のｐｎ接合との間の前記半導体領域に与える電界効果により、前記第１のｐｎ接合と第２のｐｎ接合とを電気的接続状態にすることを特徴とする。
本発明によると、電界緩和層を第１のｐｎ接合から離隔して形成しているので、順方向電流は第１のｐｎ接合のみを通って流れ、電界緩和層と第２のｐｎ接合とを通って流れる電流はほとんどない。そのため順方向電流による積層欠陥は第１のｐｎ接合に対向する半導体領域内の順方向電流が流れる領域に形成され、電界緩和層に対向する半導体領域内には積層欠陥がほとんど発生しない。そのため第１のｐｎ接合に対向する半導体領域内の積層欠陥の成長拡大が抑制され半導体素子の劣化が少ない。
また第１のｐｎ接合を形成する半導体領域に電気的に接続される電極を、前記第１のｐｎ接合と前記電界緩和層との間の半導体領域に絶縁膜を介して対向するように構成しているので、前記電極に逆電圧を印加したとき、電界効果により前記第１のｐｎ接合の端部と電界緩和層との間の半導体領域に前記印加電圧の極性とは逆極性の電荷、すなわち電子又は正孔が集まる。その結果前記第１のｐｎ接合と前記第２のｐｎ接合とが電気的に接続された状態となり、高耐圧が実現できる。第１のｐｎ接合と第２のｐｎ接合を含む半導体領域に空乏層が拡がるので、第１のｐｎ接合の端部への電界集中が回避され、前記電界緩和層が前記第１のｐｎ接合の端部に接している構成と同等の電界緩和効果が得られる。これにより高耐電圧特性を有しかつ長寿命のワイドギャップ半導体装置を実現できる。

本発明の他の観点のワイドギャップ半導体装置は、第１の導電型の半導体層と第１のｐｎ接合を形成する第２の導電型のメサ型の半導体層、前記第１の導電型の半導体層内に第１のｐｎ接合から離隔して形成された第２の導電型の電界緩和層、前記第１のｐｎ接合と前記電界緩和層との間の半導体層に電気絶縁膜を介して対向し、前記メサ型の半導体層に接続された第１の電極、及び前記第１の導電型の半導体層に設けられた第２の電極を有する。
本発明によれば、メサ型の半導体装置において、第１の電極が電気絶縁膜を介して第１のｐｎ接合と電界緩和層との間の半導体層に与える電界効果により、半導体装置の逆バイアス時には第１ｐｎ接合と電界緩和層とを電気的に接続し、順バイアス時には両者を電気的に離隔する。これにより順方向電流が電界緩和層を経て流れないようにし、高耐圧特性を損ねることなく順方向電圧特性劣化を低減し、高耐圧と高信頼性を共に実現できる。
本発明の他の観点のワイドギャップ半導体装置は、第１の導電型の半導体層と第１のｐｎ接合を形成する第２の導電型のプレーナ型の半導体層、前記第１の導電型の半導体層内に第１のｐｎ接合から離隔して形成された第２の導電型の電界緩和層、前記第１のｐｎ接合と前記電界緩和層との間の半導体層に電気絶縁膜を介して対向し、前記プレーナ型の半導体層に接続された第１の電極、及び前記第１の導電型の半導体層に接続された第２の電極を有する。
本発明によれば、プレーナ型の半導体装置において、第１の電極が電気絶縁膜を介して第１のｐｎ接合と電界緩和層との間の半導体層に与える電界効果により、半導体装置の逆バイアス時には第１ｐｎ接合と電界緩和層とを電気的に接続し、順バイアス時には両者を電気的に離隔する。これにより順方向電流が電界緩和層を経て流れないようにし、高耐圧特性を損ねることなく順方向電圧特性劣化を低減し、高耐圧と高信頼性を共に実現できる。

本発明の他の観点のワイドギャップ半導体装置は、バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する第１のｐｎ接合、前記第１のｐｎ接合の端部から離隔して前記第１のｐｎ接合を形成する第２の半導体領域内に設けられ、前記第２の半導体領域と異なる導電型を有して第２のｐｎ接合を形成する電界緩和層、前記第１のｐｎ接合を形成する前記第１の半導体領域上に形成された、少なくとも１つの前記第１の半導体領域と異なる導電型の第３の半導体領域、前記第３の半導体領域に電気的に接続され、端部が前記第１のｐｎ接合と前記第２のｐｎ接合との間の第２の半導体領域に、電気絶縁膜を介して対向する第１の電極、前記第１のｐｎ接合を形成する第１の半導体領域に電気的に接続された第２の電極、前記第２の半導体領域の、前記第１のｐｎ接合を有する面の対向面に設けた、前記第２の半導体領域と異なる導電型の第４の半導体領域、及び前記第４の半導体領域に設けた第３の電極を有する。
本発明によれば、ワイドギャップ半導体装置に、高い順バイアス電圧が印加されたときには、電気絶縁膜を介して第１の電極が、第１のｐｎ接合と第２のｐｎ接合との間の第２の半導体領域に与える電界効果により、第１のｐｎ接合と第２のｐｎ接合を電気的に接続し、低い順バイアス電圧が印加されたときには、両者間は電気的に離隔する。これにより電界緩和層を経て電流が流れないようにする。その結果、高耐圧を保ちつつ、順方向電圧劣化、オンゲート電流特性及び可制御電流特性の劣化を低減し、高耐圧と高信頼性をともに実現できる。

本発明の他の観点のワイドギャップ半導体装置は、バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し前記半導体領域に電流路を形成する少なくとも２つの第１のｐｎ接合、前記第１のｐｎ接合の端部から離隔して前記第１のｐｎ接合を形成する第１の半導体領域内に設けられ、前記第１の半導体領域と異なる導電型を有して第２のｐｎ接合を形成する電界緩和層、前記第１のｐｎ接合を形成する一方の第２の半導体領域に形成された、少なくとも１つの前記第２の半導体領域と異なる導電型の第３の半導体領域、前記第３の半導体領域に電気的に接続され、端部が前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に電気絶縁膜を介して対向する第１の電極、前記第１のｐｎ接合を形成する他方の第４の半導体領域に電気的に接続された第２の電極、前記少なくとも２つの第１のｐｎ接合の間の半導体領域に絶縁膜を介して対向する第３の電極、及び前記第４の半導体領域に設けられた第４の電極を有する。
本発明によれば、ワイドギャップ半導体装置の順バイアス電圧が高いときは、第１の電極が、電気絶縁膜を介して第１のｐｎ接合と第２のｐｎ接合との間の半導体領域に与える電界効果により、第１のｐｎ接合と第２のｐｎ接合とを電気的に接続し、順バイアス電圧が低いときには両者間を電気的に離隔して電界緩和層を経て電流が流れないようにする。これにより、高耐圧を保ちつつ順方向電圧劣化を低減して、電力損失の増大を抑制できるとともに高耐圧と高信頼性をともに有する半導体装置を実現できる。
本発明の電力装置は、バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し前記半導体領域に電流路を形成する少なくとも２つの第１のｐｎ接合、前記第１のｐｎ接合の端部から離隔して前記第１のｐｎ接合を形成する第１の半導体領域内に設けられ、前記第１の半導体領域と異なる導電型を有して第２のｐｎ接合を形成する電界緩和層、前記第１のｐｎ接合を形成する一方の第２の半導体領域に形成された、少なくとも１つの前記第２の半導体領域と異なる導電型の第３の半導体領域、前記第３の半導体領域に電気的に接続され、端部が前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する第１の電極、前記第１のｐｎ接合を形成する他方の第４の半導体領域に電気的に接続された第２の電極、前記少なくとも２つの第１のｐｎ接合の間の半導体領域に、絶縁膜を介して対向する第３の電極、及び前記第４の半導体領域に接続された第４の電極を有する、ワイドギャップ半導体装置を制御素子として備える。
本発明によれば、ワイドギャップ半導体装置の順バイアス電圧が高いときは、第１の電極が、電気絶縁膜を介して第１のｐｎ接合と第２のｐｎ接合との間の半導体領域に与える電界効果により、第１のｐｎ接合と第２のｐｎ接合とを電気的に接続し、順バイアス電圧が低いときには両者間を電気的に離隔して電界緩和層を経て電流が流れないようにする。これにより、高耐圧を保ちつつ順方向電圧劣化を低減して、電力損失の増大を抑制できるので、本発明のワイドギャップ半導体装置を備える電力装置では、電力損失を抑制でき高耐圧と高信頼性をともに実現できる。

本発明によれば、ワイドギャップ半導体装置に順方向電流が流れているときに生じる積層欠陥が、主に半導体領域の順方向電流が流れる部分に形成されるので、積層欠陥の成長拡大が抑制され、積層欠陥の増大による順方向電圧の上昇を抑制することができる。

以下本発明の高耐圧ワイドギャップ半導体装置及び電力装置の好適な実施例を図１から図６を参照して説明する。各実施例の高耐圧ワイドギャップ半導体装置は、図示を省略したが平面図が円形、四角形、長方形などである

《第１実施例》
図１は本発明の第１実施例の高耐圧ワイドギャップ半導体装置である、メサ構造のＳｉＣ−ｐｉｎ接合ダイオードの断面図である。図において、不純物濃度が１×１０^１９ｃｍ^−３、厚さが４００μｍのカソードとして働くｎ^＋型ＳｉＣ半導体の基板１１上に、不純物濃度が１×１０^１４ｃｍ^−３、厚さが７５μｍのｎ⁻型ＳｉＣ半導体のドリフト層１２をエピタキシャル成長技術で形成している。基板１１の下面には、電気的接続状態を良好に保つためのオーミックコンタクト層１０を介して、金や銅等によるカソード電極１９（第２の電極）が設けられている。ドリフト層１２の上に不純物濃度が１×１０^１８ｃｍ^−３、厚さが１．５μｍのｐ^＋型ＳｉＣ半導体のアノード層１３と、不純物濃度が１×１０^１９ｃｍ^−３、厚さが０．２μｍのｐ^＋型ＳｉＣ半導体のコンタクト層１４を順次エピタキシャル成長技術で形成している。ドリフト層１２とアノード層１３との間に接合２（第１のｐｎ接合）が形成される。

次に素子表面の中央部を残してエッチングしメサ構造にする。メサの高さは約２μｍである。エッチングにより露出したドリフト層１２に、アノード層１３の両端部からそれぞれ約３μｍ離して、不純物濃度が３．５×１０^１７ｃｍ^−３、厚さが０．７μｍ、左右方向の長さが約１５０μｍのｐ型ＳｉＣ半導体の、電界緩和層であるＪＴＥ（Junction Termination Extension）層１５をイオン打ち込み技術で形成している。ＪＴＥ層１５をアノード層１３の両端部から離す、前記３μｍの距離は、約０．５μｍでも特に問題はなかった。これにより峡間部１２ａが形成される。ＪＴＥ層１５とドリフト層１２との間に接合４（第２のｐｎ接合）が形成される。更にＪＴＥ層１５から約３０μｍ離して不純物濃度が８×１０^１８ｃｍ^−３のｎ^＋型ＳｉＣ半導体のチャネルストッパー層１６をイオン打ち込み技術で形成している。メサを囲む低部、メサ側面、メサ上面の両端部は厚さ約０．５μｍの表面保護用の２酸化シリコンの絶縁膜１７で被覆してある。被覆界面の固定電荷密度は約１×１０^１２ｃｍ^−２である。コンタクト層１４の上にオーミックコンタクト層８を介して金や銅等によるアノード電極１８（第１の電極）が設けられている。オーミックコンタクト層８は、一般にチタンとニッケルを含む金属材料で形成される。本実施例のＳｉＣ−ｐｉｎダイオードは、オーミックコンタクト層８の形成過程で４００℃〜７００℃の高温度に加熱されることがある。上記の高温度に加熱されたとき、オーミックコンタクト層８が軟化して液状になり絶縁膜１７とコンタクト層１４との間の界面、及びアノード層１３のメサ斜面と絶縁膜１７との間の界面に侵入し障害を起こすことがある。本実施例では、オーミックコンタクト層８の両端部と絶縁層１７との間に隙間を設けるとともに、その隙間にアノード電極１８の凸部１８ａを挿入して、オーミックコンタクト層８が絶縁膜１７に接触しないように構成している。凸部１８ａは直接コンタクト層１４に接している。アノード電極１８に凸部１８ａを設ける代わりに、図６に示すようにこの隙間にストッパー３と呼ばれる挿入物を設けてもよい。ストッパー３の材料は、オーミックコンタクト層８の金属材料と反応しにくい物質、例えば窒化アルミニウム、ポリイミド樹脂などの高耐熱の絶縁物、又はアルミニウム等のアノード電極１８と異なる金属を用いることができる。
アノード電極１８は絶縁膜１７の上にも形成され、その外周部又は端部はＪＴＥ層１５の内側端から約１０μｍの位置までＪＴＥ層１５の上に延在している。すなわちアノード電極１８の両端部は絶縁膜１７を介してＪＴＥ層１５に重なって対向している。第１のｐｎ接合である接合２はドリフト層１２とアノード層１３との間に形成される。このＳｉＣ−ｐｉｎ接合ダイオードをキャンタイプのパッケージに実装して絶縁樹脂で被覆し、不活性ガスを封入して半導体装置を構成する。

上記のように構成した本実施例のＳｉＣ−ｐｉｎ接合ダイオードのアノード電極１８とカソード電極１９間に逆電圧を印加して（以下、逆バイアスという）耐圧を測定したところ約６７５０Ｖであった。この耐圧は、アノード層１３にＪＴＥ層１５が接するように構成した従来構造の同サイズのダイオードの耐圧とほぼ同じであった。これは以下の理由によるものであることを発明者は確認した。すなわち、本実施例のＳｉＣ−ｐｉｎ接合ダイオードを逆バイアスすると、アノード電極１８がドリフト層１２に対して低電位になる。そのため絶縁膜１７を介してアノード電極１８の両端部から与えられる電界効果により、アノード層１３とＪＴＥ層１５との間のドリフト層１２（第１のｐｎ接合と第２のｐｎ接合との間）の峡間部１２ａと呼ぶ部分に「＋」で示す多数の正孔が誘起される。正孔の密度は絶縁膜１７に近い表面近傍で高い。その結果峡間部１２ａの、絶縁膜１７に近い表面近傍ではｎ型のＳｉＣ半導体がｐ型のＳｉＣ半導体に反転するので、アノード層１３にＪＴＥ層１５を接して設けた従来の構成と実質的に同等になる。峡間部１２ａの絶縁膜１７から遠い部分は空乏化する。峡間部１２ａの前記表面近傍のｎ型ＳｉＣ半導体層をｐ型ＳｉＣ半導体層に反転させるに十分なアノード電極１８の印加電圧は、接合２がなだれ降伏する降伏電圧よりも低い電圧であることが必要である。前記印加電圧を降伏電圧より低くするためには、絶縁膜１７の材質や厚さを変えたり、絶縁膜１７のイオン量を変えて電荷を調節したりして絶縁膜１７とＳｉＣ半導体層の界面の固定電荷を調節する必要がある。アノード電極１８による前記の電界効果を確かめるため、発明者は、アノード電極１８が図１に点線６で示す位置までしかなく、峡間部１２ａ及びＪＴＥ層１５の端部に対向していないｐｉｎダイオードを試作して試験をした。その結果、耐圧は４６００Ｖであり前記の６７５０Ｖよりも約２１５０Ｖ低かった。

本実施例の新品のＳｉＣ−ｐｉｎ接合ダイオードに順方向の電圧を印加し（以下、順バイアスという）１００Ａ／ｃｍ^２の電流密度で１時間通電したところ、通電開始直後には４．１Ｖであった順方向電圧が、１時間通電後には約４．９Ｖになった。更に通電時間を長くすると、順方向電圧の増加は飽和傾向を示し、その後はわずかではあるが徐々に増加する。順バイアス時にはアノード電極１８がドリフト層１２に対して高電位になるので、アノード電極１８による電界効果によりドリフト層１２の峡間部１２ａには正孔ではなく電子が誘起される。そのためアノード層１３とＪＴＥ層１５は電気的に完全に分離される。その結果順方向電流はアノード層１３の接合２のみを通って流れ、ＪＴＥ層１５とドリフト層１２の接合４（第２のｐｎ接合）を通って流れることはない。
アノード電極１８の両端部の、ＪＴＥ層１５と重なって対向する部分の長さを長くし過ぎると、アノード電極１８の端部とＪＴＥ層１５との間の電位差が大きくなり、絶縁膜１７が絶縁破壊を起こすおそれがある。そこで、接合２がなだれ降伏を起こす電圧に近い電圧を前記アノード電極１８に印加してもアノード電極１８が接する絶縁膜１７が絶縁破壊しないように、アノード電極１８の長さを設定するのが望ましい。また別法としてアノード電極１８の端部近傍の絶縁膜１７の厚さを他の部分より厚くしてもよい。
本実施例のＳｉＣ−ｐｉｎ接合ダイオードにおいても順方向電流が流れると、接合２と基板１１との間のドリフト層１２内で積層欠陥が生じ、順方向電圧劣化が進行する。この順方向電圧劣化により前記のように順方向電圧が４．１Ｖから４．９Ｖに上昇したものである。しかし、アノード層１３にＪＴＥ層１５を接して形成した従来構造のｐｉｎ接合ダイオードの場合では、１００Ａ／ｃｍ^２の電流密度で１時間通電したところ、順方向電圧は４．１Ｖから約８．４Ｖになり、本実施例のｐｉｎ接合ダイオードに比べてより順方向電圧劣化が激しいことを示している。

以上のように、本実施例によれば、逆バイアス時には、ＳｉＣ−ｐｉｎダイオードの表面保護の絶縁膜１７を介して作用するアノード電極１８の電界効果により、接合２とＪＴＥ層１５とが電気的に接続される。また、順バイアス時には接合２とＪＴＥ層１５とを電気的に分離し、ＪＴＥ層１５とドリフト層１２との接合４を通って順方向電流が流れないようにする。これにより、高耐圧特性を保ちつつ順方向電圧劣化を低減し、長寿命で高い信頼性を有するＳｉＣ−ｐｉｎ接合ダイオードが得られる。

《第２実施例》
図２は本発明の第２実施例の半導体装置であるプレーナ構造のＳｉＣ−ｐｉｎ接合ダイオードの断面図である。図において、不純物濃度が１×１０^１９ｃｍ^−３、厚さが４００μｍの、カソードとして働くｎ^＋型ＳｉＣの基板２１上に、不純物濃度が５×１０^１４ｃｍ^−３、厚さが５０μｍのｎ型ＳｉＣのドリフト層２２をエピタキシャル成長技術で形成している。ドリフト層２２の中央領域には、不純物濃度が１×１０^１８ｃｍ^−３、厚さが０．５μｍのｐ^＋型ＳｉＣのアノード層２３と、不純物濃度が１×１０^１９ｃｍ^−３、厚さが０．２μｍのｐ^＋型ＳｉＣのコンタクト層２４を順次イオン打ち込み技術で形成している。アノード層２３とドリフト層２２の間に接合２０（第１のｐｎ接合）が形成される。アノード層２３の両端部からそれぞれ約５μｍ離隔して、不純物濃度が８×１０^１７ｃｍ^−３、厚さが０．８μｍ、左右方向の長さが約２５μｍのｐ⁻型ＳｉＣのＪＴＥ層２５をそれぞれ設けている。ＪＴＥ層２５をアノード層２３の両端部から離す前記約５μｍの距離は、約２２μｍでも特に問題はなかった。これにより峡間部２２ａが形成される。各ＪＴＥ層２５に連結して、不純物濃度が２．０×１０^１６ｃｍ^−３、厚さが０．７μｍ、左右方向の長さが約７５μｍの、電界緩和層として働くｐ⁻型ＳｉＣのＲＥＳＵＲＦ（Reduced surface field）層２６をイオン打ち込み技術で形成している。ＪＴＥ層２５及びＲＥＳＵＲＦ層２６と、ドリフト層２２との間に接合２０ａ（第２のｐｎ接合）が形成される。ＲＥＳＵＲＦ層２６から離れた両端部に、ｎ^＋型ＳｉＣのチャネルストッパー層２７をイオン打ち込み技術で形成している。コンタクト層２４にオーミックコンタクト層２８ａを介してアノード電極２８（第１の電極）が接続されている。図１に示す前記第１実施例と同様に、オーミックコンタクト層２８ａの両端部と、絶縁膜２９との間には隙間が設けられている。その隙間に、アノード電極２８の下面に突出した凸部２８ｂが入り込んでオーミックコンタクト層２８ａと絶縁膜２９を隔離している。前記アノード電極２８の凸部２８ｂの代わりに、前記隙間にストッパー（図示省略）を設けてもよい。素子の表面は、アノード電極２８が接続される部分を除いて、厚さ約０．３μｍの酸化膜の絶縁膜２９で被覆している。アノード電極２８は絶縁膜２９の上にも形成されており、その両端は、絶縁膜２９を介してＪＴＥ層２５に約５μｍ重なって対向するようになされている。カソード基板２１の下面にはオーミックコンタクト層３０ａ（第２の電極）を介してカソード電極３０が設けられている。

このＳｉＣ−ｐｉｎ接合ダイオードをキャンタイプのパッケージに実装して絶縁樹脂で被覆し、不活性ガスを封入して半導体装置を構成する。
アノード電極２８とカソード電極３０間に逆電圧を印加し耐圧を測定したところ約４１００Ｖであった。この耐圧はアノード層２３にＪＴＥ層２５が接している従来構造の同サイズのＳｉＣ−ｐｉｎ接合ダイオードの耐圧とほぼ同じである。これは以下の理由による。すなわち前記第１実施例と同様に、本実施例のＳｉＣ−ｐｉｎ接合ダイオードを逆バイアスしたとき、アノード電極２８が、アノード層２３とＪＴＥ層２５の間の峡間部２２ａの表面近傍に絶縁膜２９を介して与える電界効果により、峡間部２２ａのドリフト層２２の表面近傍に「＋」で示す正孔が誘起される。このためｎ型ＳｉＣのドリフト層２２の表面近傍が部分的にｐ型ＳｉＣに反転し、アノード層２３に接するようにＪＴＥ層２５を形成した場合と実質的に同等になる。峡間部２２ａの表面から離れた部分では空乏化する。比較のためにアノード電極２８の両端部をＪＴＥ層２５の上方にまで延ばさない構成のＳｉＣ−ｐｉｎダイオードを試作して試験したところ、耐圧が２６００Ｖであり、前記の約４１００Ｖより約１５００Ｖ低かった。

本実施例の新品のＳｉＣ−ｐｉｎ接合ダイオードに順方向に１００Ａ／ｃｍ^２の電流密度で１時間通電したところ、通電開始直後には４．６Ｖであった順方向電圧が１時間通電後には約５．２Ｖになったが、その増分は０．６Ｖで比較的小さいと言える。更に通電時間を長くすると、順方向電圧の増加は飽和傾向を示し、その後はわずかではあるが、徐々に増加する。
本実施例のＳｉＣ−ｐｉｎ接合ダイオードでは、順バイアス時にはアノード電極２８がドリフト層２２に対して高電位になるので、アノード電極２８が絶縁膜２９を介してドリフト層２２に与える電界効果により、峡間部２２ａに電子が引き寄せられて集まる（図示省略）。その結果アノード層２３とＪＴＥ層２５は電気的に完全に分離される。順方向電流はアノード層２３を経て、アノード層２３が接するドリフト層２２の領域を通って流れ、アノード層２３から電気的に分離されたＪＴＥ層２５及びＲＥＳＵＲＦ層２６には電流が流れない。そのため積層欠陥は主としてアノード層２３と基板２１との間のドリフト層２２内に発生し、ＪＴＥ層２５及びＲＥＳＵＲＦ層２６と、基板２１との間のドリフト層２２内には積層欠陥がほとんど発生しない。従って１時間通電後の順方向電圧は上記の０．６Ｖ程度の比較的少ない増加にとどまっている。
本実施例のＳｉＣ−ｐｉｎ接合ダイオードと比較するために、従来構造の、アノード層２３にＪＴＥ層２５を接して形成したＳｉＣ−ｐｉｎ接合ダイオードに順方向に１００Ａ／ｃｍ^２の電流密度で１時間通電したところ、順方向電圧は４．６Ｖから約１０．６Ｖに大きく増大した。これはＪＴＥ層２５がイオン打ち込みで形成されているためにドリフト層２２との接合部に欠陥が多く存在し、この欠陥から通電時に積層欠陥が生長し、接合２０ａと基板２１との間のドリフト層２２に拡大するのみならず、アノード層２３と基板２１との間のドリフト層２２にも浸入して欠陥密度が増大し順方向電圧劣化が進行したことによる。順方向電圧劣化の進行により順方向電圧が増大すると、ｐｉｎ接合ダイオード内部での発熱が増大し積層欠陥の成長が更に促進される。

本実施例によれば、プレーナ構造のＳｉＣ−ｐｉｎダイオードのアノード電極２８の端部から絶縁膜２９を介してアノード層２３とＪＴＥ層２５の間のドリフト層２２の峡間部２２ａに与える電界効果により、逆バイアス時には接合２０とＪＴＥ層２５を電気的に接続する。また順バイアス時には、前記アノード層２３とＪＴＥ層２５とを峡間部２２ａで電気的に切り離して、ＪＴＥ層２５を経て順方向電流が流れないようにしている。これにより、高耐圧を維持しつつ順方向電圧劣化による順方向電圧の上昇を抑制して信頼性の高い高耐圧ｐｉｎ接合ダイオードが得られる。

《第３実施例》
図３は本発明の第３実施例の高耐圧ワイドギャップ半導体装置である、メサ構造のＳｉＣ−ＧＴＯの断面図である。図において、下面にカソード電極３１（第２の電極）を有する、ｎ^＋型ＳｉＣのエミッタ領域を構成する基板３２の上面に、ｐ型ＳｉＣのバッファー領域３３が形成されている。バッファー領域３３の上に、ｐ⁻型ＳｉＣのベース領域３４が形成され、ベース領域３４の中央領域にメサ型のｎ型ＳｉＣのベース層３５が形成されている。ベース領域３４とベース層３５との間に接合３０（第１のｐｎ接合）が形成される。ベース層３５には、４つのゲート電極４０が設けられている。４つのゲート電極４０は、図示しない部分で１つに接続されている。各ゲート電極４０の間にｐ型ＳｉＣのエミッタ層３６が形成されている。
ｎ^＋型ＳｉＣの基板３２は不純物濃度が１×１０^１９ｃｍ^−３、厚さが３００μｍである。バッファー層３３は不純物濃度が３×１０^１７ｃｍ^−３、厚さが２．５μｍである。ベース領域３４は不純物濃度が５×１０^１３ｃｍ^−３、厚さ１５０μｍである。ベース層３５は不純物濃度が１×１０^１８ｃｍ^−３、厚さが１．８μｍである。エミッタ層３６は不純物濃度が１×１０^１９ｃｍ^−３、厚さが１．５μｍである。ベース層３５とエミッタ層３６はいづれもエピタキシャル成長技術で形成している。ベース層３５の端部はメサ状に整形されており、メサの高さは約３．７μｍである。メサを囲む低部にはベース層３５の端部から約４．０μｍ離れて不純物濃度が３．５×１０^１７ｃｍ−^３、厚さが０．７μｍ、長さが約２５０μｍのｎ型ＳｉＣの電界緩和層であるＪＴＥ層３８がイオン打ち込み技術で形成されている。ＪＴＥ層３８とベース領域３４との間に接合３０ａ（第２のｐｎ接合）が形成される。メサを囲む低部の面、メサの斜面及びメサの上面のエミッタ層３６の上面中央部分を除く面は、厚さ約０．６μｍの表面保護用酸化膜である絶縁膜３９で被覆している。各エミッタ層３６に電気的に接続されたアノード電極３７（第１の電極）が前記絶縁膜３９の上に設けられている。アノード電極３７の端部は、メサの斜面及びＪＴＥ層３８のメサの斜面側の端部の約１５μｍの領域に絶縁膜３９を介して対向するように延長されている。各ＪＴＥ層３８から離れた両端部に、ｐ^＋型ＳｉＣのチャネルストッパー層２７が形成されている。

上記の構造のＳｉＣ−ＧＴＯをキャンタイプのパッケージに実装し、絶縁樹脂で約１ｍｍ程度の厚さで被覆したのち不活性ガスを封入して半導体装置を構成する。
本実施例のＳｉＣ−ＧＴＯにおいて、ゲート電極４０をアノード電極３７に接続して、アノード電極３７とカソード電極３１間に順方向の電圧を印加し耐圧を測定したところ、約１３１００Ｖであった。この耐圧はＪＴＥ層３８をベース層３５の端部に接するように構成した従来の構造のＳｉＣ−ＧＴＯの耐圧とほぼ同じであった。本実施例のＧＴＯでは上記のようにアノード電極３７とカソード電極３１間に順方向の電圧を印加し、順バイアス電圧が所定のしきい値を超えるときアノード電極３７の両端部から絶縁膜３９を介して与えられる電界効果により、ベース層３５の端部とＪＴＥ層３８との間のｐ⁻型ＳｉＣのベース領域３４ａに「−」で表示するように電子が誘起される。そのため絶縁膜３９に近い表面近傍がｎ型ＳｉＣに反転し、ｎ型ＳｉＣのベース層３５とｎ⁻型ＳｉＣのＪＴＥ層３８が、反転したｎ型ＳｉＣの領域で結合されたと同等の状態になる。絶縁膜３９から遠い部分は空乏化する。そのためベース層３５の端部での電界集中が緩和されて高い耐圧が得られる。
本実施例のＧＴＯと比較するため、ベース層３５とＪＴＥ層３８との位置関係は本実施例と同じで、アノード電極３７の端部が図３の点線３７ａの位置までしかないものを試作し、順方向の耐圧を測定したところ、７４００Ｖであった。この耐圧は本実施例のＧＴＯの耐圧１３１００Ｖより５７００Ｖ低かった。この比較から、本実施例のＧＴＯでアノード電極３７をＪＴＥ層３８に対向する位置まで延長することにより耐圧を大幅に高くできることが確認された。

本実施例のＳｉＣ−ＧＴＯのアノード電極３７とカソード電極３１間に順方向の電圧を印加し電流密度が約５Ａ／ｃｍ^２のゲート電流をアノード電極３７からゲート電極４０に流すと、ＳｉＣ−ＧＴＯはオンとなり順方向電流が流れる。順方向電流を１００Ａ／ｃｍ^２の電流密度で１００時間通電したところ、通電開始時には４．６Ｖであった順方向電圧が１００時間の通電後には約５．３Ｖになった。更に通電時間を長くすると、順方向電圧の増加は飽和傾向を示し、その後はわずかではあるが徐々に増加する。このように順方向電圧の上昇が少ないのは、本実施例のＳｉＣ−ＧＴＯでは、オン状態の順方向電圧が上記のように数Ｖ程度としきい値電圧より低く、従ってアノード電極３７が絶縁膜３９を介して与える電界効果により、ベース層３５とＪＴＥ層３８の間のベース領域３４ａがｎ型に反転することはないからである。このためベース層３５とＪＴＥ層３８は電気的に接続されず、電流はベース層３５のみを経て流れ、主としてベース層３５と基板３２との間のベース領域３４において順方向電圧劣化が進行する。
図３に示すようにベース層３５とＪＴＥ層３８との間にすき間を設けずに、両者を接して形成したＳｉＣ−ＧＴＯ（従来のＳｉＣ−ＧＴＯ）について図３を借りて説明すると、順方向電流はベース層３５及びＪＴＥ層３８と、基板３２との間のベース領域３４のほぼ全域を流れる。ＪＴＥ層３８はイオン打ち込み法で形成されるのでベース領域３４との接合部３０ａには多くの欠陥を有する。このように欠陥の多い接合部３０ａを電流が流れると前記欠陥から積層欠陥が発生し、ベース層３５と基板３２で挟まれた部分のベース領域３４にも拡大し侵入する。その結果ベース領域３４の広範囲に順方向電圧劣化現象が生じて順方向電圧が上昇する。
この従来のＧＴＯを試作して、電流密度１００Ａ／ｃｍ^２の順方向電流を２０時間流す試験をした。その結果、通電直後４．６Ｖであった順方向電圧が２０時間後には１１．４Ｖに増大した。これは、接合３０ａに多くの欠陥を有するＪＴＥ層３８の下部に生じた積層欠陥と、ベース領域３５の下部に生じた積層欠陥とが相互に侵入し合って欠陥密度が増大し、順方向電圧劣化が進行したことによる。積層欠陥の密度が高くなると順方向電圧劣化が増大し、ＳｉＣ−ＧＴＯ内部での発熱が増加して積層欠陥の成長が更に促進される。
このように従来のＳｉＣ−ＧＴＯはベース領域３４内で積層欠陥が成長拡大するため、これによる電子と正孔の再結合が増加する。そのためＳｉＣ−ＧＴＯをターンオンさせるために必要なオンゲート電流も増大するという現象も発生した。

また、従来のＳｉＣ−ＧＴＯでは積層欠陥が少ない使用初期には、ＧＴＯの素子内の各部分で比較的均等に電流が分布している状態でターンオフしている。しかし劣化の進行に伴って積層欠陥部分が成長拡大するので、ＧＴＯの素子内部でターンオフ時の電流分布が不均等になってしまう。このため、ターンオフ動作時に積層欠陥の存在しない箇所に残存電流が過度に集中して電流遮断に失敗しＧＴＯ素子が破壊されることがある。破壊に至らない場合でもターンオフ可能な可制御電流が低くなってしまう。
本発明のＳｉＣ−ＧＴＯでは積層欠陥の成長拡大が抑制されるので可制御電流が使用時間とともに低くなってゆくという劣化現象を抑えることができる。また、オンゲート電流が増加するという劣化現象を抑えることができる。

以上のように、本実施例によれば、ＳｉＣ−ＧＴＯに高い順方向電圧を印加した時には、アノード電極による電界効果によりベース層３５とＪＴＥ層３８を電気的に接続するが、低い順方向電圧を印加した時には両者を電気的に切り離してＪＴＥ層３８を経て電流が流れないようにしている。これにより、高耐圧を維持しつつ、順方向電圧やオンゲート電流の増加及び可制御電流の減少等の経時劣化を低減し、高信頼性と高耐圧を同時に有するＧＴＯを実現することができた。

《第４実施例》
図４は本発明の第４実施例の高耐圧ワイドギャップ半導体装置である、ＳｉＣ−ＭＯＳＦＥＴの断面図である。図において、不純物濃度が１×１０^１９ｃｍ^−３、厚さが３５０μｍのｎ^＋型ＳｉＣの、カソードとなる基板４１上に、不純物濃度が９×１０^１４ｃｍ^−３、厚さが４０μｍのｎ⁻型ＳｉＣのドリフト層４２をエピタキシャル成長技術で形成している。ドリフト層４２の上面をメサ型に加工し、前記メサに不純物濃度が１×１０^１８ｃｍ^−３、厚さが１．５μｍのｐ型ＳｉＣの４つのボディ層５１、５２、５３、５４がイオン打ち込み技術で形成されている。ボディ層５１、５２、５３、５４と、ドリフト層４２との間に接合７５ａ、７５ｂ（第１のｐｎ接合）が形成される。ボディ層５１には不純物濃度が１×１０^１９ｃｍ^−３、厚さが０．６μｍのｎ^＋型ＳｉＣの２つのソース層６１、６２がイオン打ち込み技術で形成されている。同様にして、ボディ層５２には２つのソース層６３、６４が形成されている。ボディ層５３、５４にはそれぞれソース層６５、６６が形成されている。ソース層６５、６６のそれぞれ約半分の面には、それぞれの第１の電極であるソース電極７３、７４が接している。ソース層６１と６２にまたがってそれぞれ約半分の面に接するように、ソース電極７１が設けられており、ソース層６３と６４にまたがってそれぞれ約半分の面に接するように、ソース電極７２が設けられている。ソース電極７１〜７４とボディ層５１〜５４との接続部を除くドリフト層４２の面上に、薄い酸化膜によるゲート絶縁膜９１、９２、９３が設けられている。ソース電極７１〜７４は１つのソース端子８０に接続されている。絶縁膜９１の上には、両端部がそれぞれソース層６１、６６に対向するゲート電極８１が設けられている。絶縁膜９２の上には、両端部がそれぞれソース層６２、６３に対向するゲート電極８２が設けられている。絶縁膜９３の上には、両端部がそれぞれソース層６４、６５に対向するゲート電極８３が設けられている。ゲート電極８１、８２、８３は１つのゲート端子９０に接続されている。メサの高さは約２μｍである。メサの周囲の低部にはボディ層５３、５４からそれぞれ約６μｍ離して不純物濃度が３．５×１０^１７ｃｍ^−３、厚さが０．７μｍ、左右方向の長さが約９０μｍのｐ⁻型ＳｉＣの電界緩和層であるＪＴＥ層４８ａ、４８ｂをそれぞれイオン打ち込み技術で形成している。ＪＴＥ層４８ａ、４８ｂをボディ層５３、５４から離す前記６μｍの距離は、約０．３μｍでも特に問題はなかった。ＪＴＥ層４８ａ、４８ｂと、ドリフト層４２との間に接合８５（第２のｐｎ接合）が形成される。更にＪＴＥ層４８ａ、４８ｂからそれぞれ約２５μｍ離れて不純物濃度が８×１０^１８ｃｍ^−３のｎ^＋型ＳｉＣのチャネルストッパー層４９ａ、４９ｂをイオン打ち込み技術で形成している。ＪＴＥ層４８ａ、４８ｂの上面を含むメサの周囲の低部、メサ側面５９ａ及びメサ上面の一部はそれぞれ厚さがゲート絶縁膜９１〜９３よりはるかに厚い、約０．２５μｍの酸化膜を含む絶縁膜５０ａ、５０ｂで被覆してある。ソース電極７３、７４の端部はそれぞれ絶縁膜５０ａ、５０ｂを介してＪＴＥ層４８ａ、４８ｂの端から約１５μｍの範囲に対向するように延長されている。カソード基板４１の下面にはドレイン電極７９が設けられている。

このＳｉＣ−ＭＯＳＦＥＴをキャンタイプのパッケージに実装し、絶縁樹脂で被覆した後不活性ガスを封入して半導体装置を構成する。
この半導体装置のソース端子８０とドレイン端子７９間に順方向の電圧を印加して耐圧を測定したところ約３６５０Ｖであった。この耐圧はボディ層５３、５４にそれぞれＪＴＥ層４８ａ、４８ｂを接して形成した従来構造のＳｉＣ−ＭＯＳＦＥＴの耐圧とほぼ同じであった。本実施例のＳｉＣ−ＭＯＳＦＥＴに順方向の電圧を印加したとき、ソース電極７３、７４はドリフト層４２に対して低電位になる。そのため絶縁膜５０ａ、５０ｂを介してソース電極７３、７４からボディ層５３とＪＴＥ層４８ａの間のドリフト層部分４２ａ、及びボディ層５４とＪＴＥ層４８ｂの間のドリフト層部分４２ｂに与えられる電界効果によりドリフト層部分４２ａ、４２ｂに「＋」で表示した多数の正孔が誘起される。この正孔によりｎ⁻型ＳｉＣのドリフト層部分４２ａ、４２ｂの絶縁膜５０ａ、５０ｂに近い表面近傍がｐ型ＳｉＣに反転し、ボディ層５３とＪＴＥ層４８ａ、及びボディ層５４とＪＴＥ層４８ｂがそれぞれ電気的に接続されたと同等の状態になる。前記表面から遠い部分は空乏化する。その結果ドリフト層部分４２ａ、４２ｂへの電界集中が緩和されて高い耐圧が得られることになる。

本実施例のＳｉＣ−ＭＯＳＦＥＴと比較するために、図４の構成において、ソース電極７３、７４を、それぞれ図の点線７３ａ、７４ａから外側へは形成せず、ドリフト層部分４２ａ、４２ｂに対向しないようにしたものを試作して試験をした。その結果ソース端子８０とドレイン端子７９間に順方向に電圧を印加したときの耐圧は２３００Ｖであった。この耐圧は本実施例のＭＯＳＦＥＴの３６５０Ｖより１３５０Ｖ低い。

本実施例のＳｉＣ−ＭＯＳＦＥＴを用いて構成する電源装置としての３相のインバータについて以下に説明する。図５は直流電源９６の直流を３相交流出力９７に変換するインバータのよく知られた回路図である。６つのスイッチング素子９８は、本実施例のＳｉＣ−ＭＯＳＦＥＴである。スイッチング素子９８ａ、９８ｂ、９８ｃのそれぞれのドレイン端子７９は直流電源９６の正端子に接続され、ソース端子８０はスイッチング素子９８ｄ、９８ｅ、９８ｆのドレイン端子７９に接続されている。スイッチング素子９８ｄ、９８ｅ、９８ｆのソース端子８０は直流電源９６の負端子に接続されている。ゲート端子９０は図示を省略した既知の制御回路に接続される。スイッチング素子９８ａ、９８ｂ、９８ｃのそれぞれのソース端子８０から３つの出力線９７が導出されている。

本実施例の図４に示すＳｉＣ−ＭＯＳＦＥＴでは、ボディ層５１〜５４と、ドリフト層４２、ドレイン層４１との間のｐｎ接合で、ｐｉｎダイオード（以下、内部ダイオードという）が構成されている。この内部ダイオードは、図５にダイオード９９で示すように内部でＭＯＳＦＥＴに実質的に逆並列に接続されている。従って内部ダイオードはフライホイールダイオードとして機能する。
図５に示すインバータが動作しているとき、前記制御回路の制御により、それぞれ所定のタイミングでスイッチング素子９８ａ〜９８ｆが既知のオンオフ動作をする。その結果フライホイールダイオードとしてのダイオード９９にそれぞれのタイミングで順方向電流が流れる。ダイオード９９を順方向に流れる電流は、図４のＳｉＣ−ＭＯＳＦＥＴにおいては、ソース電極７１〜７４、ボディ層５１〜５４、接合７５ａ、７５ｂ及びドレイン電極７９で形成される内部ダイオードを通って、ソース端子８０からドレイン電極７９に向けて流れる。
図５に示すインバータを構成した本実施例のＳｉＣ−ＭＯＳＦＥＴにおいて、電流密度のピーク値が１００Ａ／ｃｍ^２になる状態で１００時間動作させたところ、動作開始直後の順方向電圧４．４Ｖが、１００時間通電後には４．９Ｖに増加し、わずかに順方向電圧劣化が生じた。この順方向電圧劣化は、インバータの動作時にフライホイールダイオードとして働くｐｉｎダイオード９９、すなわち、図４の内部ダイオードを流れる電流によりドリフト層４２内の内部ダイオードに積層欠陥が生じたことによる。

図４に示すＳｉＣ−ＭＯＳＦＥＴと類似の構成で、ＪＴＥ層４８ａの左端を延長してボディ層５３に接続しかつＪＴＥ層４８ｂの右端を延長してボディ層５４に接続した、従来の構成のものを試作して、図５と同じインバータを構成し本実施例の場合と同じ条件で順方向電圧を測定した。その結果、動作開始直後４．４Ｖであった順方向電圧が１００時間の動作後は１０．５Ｖに上昇した。この順方向電圧１０．５Ｖは、本実施例のＳｉＣ−ＭＯＳＦＥＴの場合の前記４．９Ｖより５．６Ｖ大きかった。上記試作品の構成では、ボディ層５３とＪＴＥ層４８ａが接続されかつボディ層５４とＪＴＥ層４８ｂが接続されているので、順方向電流は、ボディ層５１〜５４及びＪＴＥ層４８ａ及び４８ｂと、基板４１との間のドリフト層４２を流れる。そのためイオン注入法で形成されて多くの結晶欠陥を有するＪＴＥ層４８ａ、４８ｂと、基板４１との間のドリフト層４２内で通電中発生した積層欠陥が内部ダイオードを含むドリフト層４２全域に成長拡大し、順方向電圧劣化が進行する。これはインバータ動作時にフライホイールダイオードであるダイオード９９を流れる電流により積層欠陥がドリフト層４２内に成長拡大するとともに、上記のようにＪＴＥ層４８ａ、４８ｂを流れる電流による積層欠陥の成長拡大が重畳して大きな順方向電圧劣化を生じたことによる。その結果、インバータの動作中に内部ダイオードの損失が増大するとともに、この損失の増大により素子温度が上昇してＭＯＳＦＥＴ内部のオン抵抗の増大を招き、インバータの電力損失が大幅に増大する。

図５のインバータ回路のフライホイールダイオードとして、スイッチング素子９８に逆並列に外付けのダイオード（ショットキーダイオードやｐｉｎダイオード）を接続してもよい（図示省略）。この場合には、外付けのショットキーダイオードやｐｉｎダイオードの内部抵抗は、ＭＯＳＦＥＴの内部ダイオードより低いので内部ダイオードを流れる逆電流は減少する。ＳｉＣ−ＭＯＳＦＥＴを流れる逆電流が減少するので、積層欠陥の成長を減らすことができる。この場合でも劣化の程度は低いが同様の劣化が発生した。これは、インバータが高い電流密度で駆動された際、一部の電流が外付けのダイオードの他にＳｉＣ−ＭＯＳＦＥＴの内部ダイオードも流れるので順方向電圧劣化が発生したものである。
以上のように、本実施例によれば、ＳｉＣ−ＭＯＳＦＥＴの順バイアス電圧が大きいときには表面保護膜である絶縁膜５０ａ、５０ｂを介してソース電極７３、７４が与える電界効果によりボディ層５３、５４とＪＴＥ層４８ａ、４８ｂを電気的に接続するが、順バイアス電圧が小さいときには両者を電気的に分離してＪＴＥ層４８ａ、４８ｂを経由して電流が流れないようにしている。これにより、高耐圧を維持しつつインバータ動作時のフライホイールダイオードの順方向電圧の劣化を低減して素子の損失の増大を抑制でき、高信頼性と高耐圧を同時に実現することができる。

以上、本発明のワイドギャップ半導体装置を各実施例について詳細に説明したが、本発明は上記の各実施例に限定されるものではない。半導体装置の各部の不純物濃度や、各部の厚さ長さ等の寸法は各部の機能を良好に達成できるように変更可能である。各実施例のものと反対の極性の半導体装置（例えばｎｐｎトランジスタに対するｐｎｐトランジスタ）などの各種のワイドギャップバイポーラ半導体装置に適用可能である。その例としては、ＩＧＢＴ、ＳＩＡＦＥＴ、ＳＩＪＦＥＴ、サイリスタ、ＧＴＯ、ＭＣＴ（MOS Controlled Thyristor）、ＳｉＣＧＴ（SiC Commutated Gate Thyristor）、ＥＳＴ（Emitter Switched Thyristor）、ＢＲＴ（Base Resistance cotrolled Thyristor）などの各種のＳｉＣバイポーラスイッチング半導体装置や高耐圧ＳｉＣ発光ダイオード、高耐圧ＳｉＣ半導体レーザ等に変形応用が可能である。

また、本発明は、第４実施例に示したバイポーラ半導体装置として動作する部分を有するＭＯＳＦＥＴのように、バイポーラ半導体装置として動作する部分を含むワイドギャップ半導体装置である、ＪＦＥＴ、ＳＩＴ等のワイドギャップ半導体スイッチング半導体装置や、ＭＰＳ（Marged Pin/ Schottky）ダイオードおよびＪＢＳ（Junction Barrier Controlled Schottky）ダイオード装置等にも変形応用が可能である。
本発明はＳｉＣ以外のＧａＮやダイヤモンド等の他のワイドギャップ半導体で構成したバイポーラ半導体装置動作部分を含むワイドギャップ半導体装置や高耐圧ワイドギャップ半導体発光ダイオードや高耐圧ワイドギャップ半導体レーザ等にも適用できる。前記第４実施例では、本発明のワイドギャップ半導体装置であるＳｉＣ−ＭＯＳＦＥＴを、インバータに適用した例を示したが、本発明のワイドギャップ半導体装置は、スイッチング電源装置、大電力高周波発振装置、電力増幅装置などの電力装置等にも適用可能である。
また第３及び第４実施例では言及しなかったが、各実施例において必要に応じて第１の電極とアノード層との間にｐ^＋コンタクト層やオーミックコンタクト層を設けても良い。更にオーミックコンタクト層が表面保護用酸化膜とワイドギャップ半導体の界面に侵入していかないように、オーミックコンタクト層と表面保護用酸化膜の間にスペース部分を設けたり、スペース部分にアノード電極が直接接触する部分やオーミックコンタクト層形成材料の浸入を阻止するストッパー材を設けても良い。

本発明は高耐圧かつ高信頼性を必要とするワイドギャップ半導体装置及び電力装置に利用可能である。

本発明の第１実施例のワイドギャップ半導体装置であるメサ構造のＳｉＣ−ｐｉｎダイオードの断面図。 本発明の第２実施例のワイドギャップ半導体装置であるプレーナ構造のＳｉＣ−ｐｉｎダイオードの断面図。 本発明の第３実施例のワイドギャップ半導体装置であるメサ構造のＳｉＣ−ＧＴＯの断面図。 本発明の第４実施例のワイドギャップ半導体装置であるメサ構造のＳｉＣ−ＭＯＳＦＥＴの断面図。 第４実施例のＳｉＣ−ＭＯＳＦＥＴを用いたインバータの回路図 本発明の図１に示すＳｉＣ−ｐｉｎダイオードにおいて、オーミックコンタクト層８の両端部と、絶縁膜１７との間の隙間にストッパー３を設けた構成例を示す断面図。 従来例のワイドギャップ半導体装置であるプレーナ構造のＳｉＣ−ｐｉｎダイオードの断面図。

符号の説明

３ ストッパー
１３、２３ アノード層
１２、２２、４２、１０５ ドリフト層
１２ａ、２２ａ 峡間部
４２ａ、４２ｂ ドリフト層部分
４１ ドレイン層
１７、２９、３９、９１、９２、９３、５０ａ、５０ｂ 絶縁膜
８、１０、１４、２４、２８ａ、３０ａ コンタクト層
４０、８１、８２、８３ ゲート電極
７１、７２、７３、７４ ソース電極
６１、６２、６３、６４、６５、６６ ソース層
５２、５３、５４ ボディ層
１１、２１、３２４１、１０３ 基板
１９、３０、３１、１１３ カソード電極
１８、２８、３７、１０１ アノード電極
３３ バッファー領域
３４、３４ａ ベース領域
３５ ベース層
３６ エミッタ層
１６、２７、４９ａ、４９ｂ チャネルストッパー層
１５、１７、２５、３８、４８ａ、４８ｂ、１０７ ＪＴＥ層
１１０ 主接合
２６ ＲＥＳＵＲＦ層
１０９ カソード領域

Claims (11)

1. バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する第１のｐｎ接合、
   前記第１のｐｎ接合の端部から離隔して前記半導体領域の一方の半導体領域内に設けられ、前記一方の半導体領域内で周囲の半導体領域の導電型とは異なる導電型を有し、前記周囲の半導体領域との間に第２のｐｎ接合を形成する電界緩和層、
   前記第１のｐｎ接合を形成する他方の半導体領域に電気的に接続されるとともに、前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する前記バイポーラ半導体素子の電流通路となる第１の電極、及び
   前記一方の半導体領域に接続された第２の電極
   を少なくとも有するワイドギャップ半導体装置。
2. バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する第１のｐｎ接合、
   前記第１のｐｎ接合の端部から離隔して前記半導体領域の一方の半導体領域内に設けられ、前記一方の半導体領域内で周囲の半導体領域の導電型とは異なる導電型を有し、前記周囲の半導体領域との間に第２のｐｎ接合を形成する電界緩和層、
   前記第１のｐｎ接合を形成する他方の半導体領域に電気的に接続されるとともに、前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する前記バイポーラ半導体素子の電流通路となる第１の電極、及び
   前記一方の半導体領域に接続された第２の電極を少なくとも有し、
   前記第１のｐｎ接合を含む半導体領域に空乏層が生じるように前記第１の電極と前記半導体領域間に電圧を印加したとき、前記第１の電極が、前記電気絶縁膜を介して前記第１のｐｎ接合と第２のｐｎ接合との間の前記半導体領域に与える電界効果により、前記第１のｐｎ接合と第２のｐｎ接合とを電気的接続状態にすることを特徴とするワイドギャップ半導体装置。
3. 第１の導電型の半導体層と第１のｐｎ接合を形成する第２の導電型の半導体層がメサ型であり、
   前記第１の導電型の半導体層内に第１のｐｎ接合から離隔して形成された第２の導電型の電界緩和層、
   前記第１のｐｎ接合と前記電界緩和層との間の半導体層に電気絶縁膜を介して対向し、前記メサ型の半導体層に接続された第１の電極、及び
   前記第１の導電型の半導体層に接続された第２の電極
   を有する請求項１又は２記載のワイドギャップ半導体装置。
4. 第１の導電型の半導体層と第１のｐｎ接合を形成する第２の導電型の半導体層がプレーナ型であり、
   前記第１の導電型の半導体層内に第１のｐｎ接合から離隔して形成された第２の導電型の電界緩和層、
   前記第１のｐｎ接合と前記電界緩和層との間の半導体層に電気絶縁膜を介して対向し、前記プレーナ型の半導体層に接続された第１の電極、及び
   前記第１の導電型の半導体層に接続された第２の電極
   を有する請求項１又は２記載のワイドギャップ半導体装置。
5. バイポーラ半導体素子として動作するｐ型及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する第１のｐｎ接合、
   前記第１のｐｎ接合の端部から離隔して前記第１のｐｎ接合を形成する第２の半導体領域内に設けられ、前記第２の半導体領域と異なる導電型を有して第２のｐｎ接合を形成する電界緩和層、
   前記第１のｐｎ接合を形成する第１の半導体領域上に形成された、少なくとも１つの前記第１の半導体領域と異なる導電型の第３の半導体領域、
   前記第３の半導体領域に電気的に接続され、端部が前記第１のｐｎ接合と前記第２のｐｎ接合との間の第２の半導体領域に、電気絶縁膜を介して対向する第１の電極、
   前記第１のｐｎ接合を形成する前記第１の半導体領域に電気的に接続された第２の電極、
   前記第２の半導体領域の、前記第１のｐｎ接合を有する面の対向面に設けた、前記第２の半導体領域と異なる導電型の第４の半導体領域、及び
   前記第４の半導体領域に設けた第３の電極
   を有するワイドギャップ半導体装置。
6. バイポーラ半導体素子として動作するｐ型、及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する少なくとも２つの第１のｐｎ接合、
   前記第１のｐｎ接合の端部から離隔して前記第１のｐｎ接合を形成する第１の半導体領域内に設けられ、前記第１の半導体領域と異なる導電型を有して第２のｐｎ接合を形成する電界緩和層、
   前記第１のｐｎ接合を形成する一方の第２の半導体領域に形成された、少なくとも１つの前記第２の半導体領域と異なる導電型の第３の半導体領域、
   前記第３の半導体領域に電気的に接続され、端部が前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する第１の電極、
   前記第１のｐｎ接合を形成する他方の第４の半導体領域に電気的に接続された第２の電極、
   前記少なくとも２つの第１のｐｎ接合の間の半導体領域に、絶縁膜を介して対向する第３の電極、及び
   前記第４の半導体領域に接続された第４の電極
   を有するワイドギャップ半導体装置。
7. 前記第１の電極と、前記第１の電極に電気的に接続される半導体領域との間に設けたオーミックコンタクト層を更に有し、
   前記絶縁膜を、前記オーミックコンタクト層の端部に対して所定の隙間を保って前記半導体領域の面に設けたことを特徴とする、請求項１から６のいずれかに記載のワイドギャップ半導体装置。
8. 前記第１の電極は、前記隙間に入り込むように形成された凸部を有することを特徴とする請求項７記載のワイドギャップ半導体装置。
9. 前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に電気絶縁膜を介して対向する前記第１の電極は、前記第２のｐｎ接合を形成する電界緩和層に電気絶縁膜を介して所定の距離だけ重なるように延在していることを特徴とする請求項１から８のいずれかに記載のワイドギャップ半導体装置。
10. 前記隙間に、オーミックコンタクト層の金属材料と反応しにくい物質の挿入物を設けたことを特徴とする請求項７記載のワイドギャップ半導体装置。
11. バイポーラ半導体素子として動作するｐ型、及びｎ型の導電型の半導体領域を有し、前記半導体領域に電流路を形成する少なくとも２つの第１のｐｎ接合、
    前記第１のｐｎ接合の端部から離隔して前記第１のｐｎ接合を形成する第１の半導体領域内に設けられ、前記第１の半導体領域と異なる導電型を有して第２のｐｎ接合を形成する電界緩和層、
    前記第１のｐｎ接合を形成する一方の第２の半導体領域に形成された、少なくとも１つの前記第２の半導体領域と異なる導電型の第３の半導体領域、
    前記第３の半導体領域に電気的に接続され、端部が前記第１のｐｎ接合と前記第２のｐｎ接合との間の半導体領域に、電気絶縁膜を介して対向する第１の電極、
    前記第１のｐｎ接合を形成する他方の第４の半導体領域に電気的に接続された第２の電極、
    前記少なくとも２つの第１のｐｎ接合の間の半導体領域に、絶縁膜を介して対向する第３の電極、及び
    前記第４の半導体領域に接続された第４の電極
    を有するワイドギャップ半導体装置
    を制御素子として備える電力装置。

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