CN104321875A - 高耐压半导体装置 - Google Patents

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Abstract

纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。

Description

高耐压半导体装置
技术领域
本发明涉及能够控制高耐压大电流的功率半导体装置，尤其涉及采用作为带隙比硅(Si)宽的半导体材料(以下称作宽带隙半导体材料)之一的碳化硅(SiC)作为半导体材料的纵型高耐压MOSFET装置以及绝缘栅型双极性晶体管(IGBT)、肖特基势垒二极管(SBD)、PiN(p-intrinsic-n)二极管等高耐压半导体装置。
背景技术
作为对高耐压、大电流进行控制的功率半导体元件的材料，目前采用单晶硅。功率半导体元件中有几个种类，按照用途而分开使用这些种类是现有的状态。例如，双极性晶体管或IGBT(绝缘栅型双极性晶体管)虽然可取得较大的电流密度，但并不能实现快速的开关动作，双极性晶体管中几kHz的频率为其使用界限，但在IGBT中20kHz左右的频率为其使用界限。另一方面，功率MOSFET(绝缘栅型场效应晶体管)虽然不能取得大电流，但能进行几MHz为止的快速的开关动作。
但是，在市场上对兼备大电流和快速性的功率设备的需求增强，从而专注于IGBT或功率MOSFET等的改良，目前开发大致已到了接近材料的界限。图1为表示普通的MOSFET的结构的截面图。形成在层叠于n-漂移层b上的P基底层c的表面层上选择性地形成的高浓度的n+源极层d，在低浓度的n-漂移层b、P基底层c以及n+源极层d的表面上经由栅极绝缘膜e而形成栅电极f。
另外，最近，超级结MOSFET备受关注。已知关于超级结MOSFET，藤平等人在1997年报告了该理论(例如，参照以下非专利文献1)，1998年由Deboy等人制造出了CoolMOSFET成品(例如，参照以下非专利文献2)。这种超级结MOSFET的特征在于，通过在n-漂移层中在纵向(深度方向)将P层形成为柱状结构，从而不会使源极-漏极间的耐压特性恶化，能够使导通电阻显著地提高。
此外，还进行了从功率半导体元件的观点出发的材料研究，Shenai等人报告了采用SiC作为半导体材料的功率半导体元件(例如，参照下述非专利文献3)。SiC作为下一代的功率半导体元件，是低导通电压、高速、高温特性出色的元件，因此最近特别引起了关注。其理由在于，SiC为在化学上非常稳定的材料，带隙扩大到3eV，即使在高温下作为半导体也能非常稳定地使用。此外，这是因为最大电场强度与硅相比大1个量级以上。
由于SiC超过硅中的材料界限的可能性大，因此较多地期待功率半导体用途、尤其是在MOSFET中今后的发展。尤其期待导通电阻小的情况，期待在维持高耐压特性的情况下进一步实现低导通电阻的纵型SiC-MOSFET。
普通的SiC-MOSFET的断面结构与硅相同，如上述的图1所示那样。即、在n-漂移层b之上层叠P基底层c，在P基底层c的表面层(n-漂移层b侧的相反一侧的表面层)上选择性地形成n+源极层d。在n-漂移层b、P基底层c以及n+源极层d的表面上，经由栅极绝缘膜e形成栅电极f。n-漂移层b被层叠到基板a的正面，在基板a的背面上形成漏电极g。
这种SiC-MOSFET作为开关设备，期待作为低导通电阻且能快速切换的元件，能充分利用于电动机控制器用逆变器或不间断电源装置(UPS)等电力变换装置中。SiC为宽带隙半导体材料，因此如上述那样，击穿电场强度提高到硅的约10倍，能够使导通电阻足够小。
例如，在MOSFET中，在源极-漏极间施加了高电压的情况下，不仅在活性区域，在周边耐压结构部也会被施加高电压。该周边耐压结构部在施加高电压时，沿着横向(与深度方向正交的方向)耗尽层扩大，容易受到元件表面的电荷的影响，作为其结果，有可能耐压特性变得不稳定。另外，作为SiC设备的周边耐压结构，T.K.Wang等人发表的JTE(JunctionTermination Extension)结构(例如，参照下述非专利文献4)很有名。
此外，作为在Si功率设备中首次公开(例如，参照下述非专利文献5)、并将其应用于SiC的例子，公开了下述专利文献1～下述专利文献3等。但是，JTE结构由于P层的杂质浓度的偏差，具有耐压特性的变动较大的缺点，因此推测对于Si设备也会成为较大的问题，在SiC设备中也会产生同样的问题。
现有技术文献
专利文献
专利文献1：美国专利第6002159号说明书
专利文献2：美国专利第5712502号说明书
专利文献3：美国专利第3997551号说明书
非专利文献
非专利文献1：Fujihira et al，JJAP Vol.36 Part1 No.10，PP.6254，1997年
非专利文献2：Deboy et al，IEEE IEDM 1998年，PP.683
非专利文献3：IEEE Transaction on Electron DeVices，Vol.36，P.1811，1989年
非专利文献4：IEEE ISPSD 1992年PP.303-308
非专利文献5：V.A.K TemPle IEEE Trans on ElectronDeVices，Vol.ED33，Vol.10，PP.1601，1986年
发明内容
发明要解决的课题
如上述那样，由于SiC超过硅中的材料界限的可能性大，因此期待在功率半导体用途、尤其在MOSFET和IGBT中今后得到较大地发展。因此，本发明的目的在于，提供一种耐压特性不受元件制作过程的偏差的影响而稳定地表现出高耐压特性的元件结构。
用于解决课题的手段
为了解决上述课题，实现本发明的目的，本发明相关的高耐压半导体装置具有以下的特征。在半导体基板(1)的正面上设置杂质浓度比上述半导体基板(1)低的第1导电型半导体层(2)。在上述第1导电型半导体层(2)的表面层选择性地设置第2导电型半导体层(3)。在上述第1导电型半导体层(2)及上述第2导电型半导体层(3)上，设置杂质浓度比上述第2导电型半导体层(3)低的第2导电型的基底层(4)。在上述基底层(4)的内部选择性地设置第1导电型源极区域(7)。设置从表面开始沿着深度方向贯通上述基底层(4)且到达上述第1导电型半导体层(2)的第1导电型阱区域(6)。被上述第1导电型源极区域(7)与上述第1导电型阱区域(6)夹持并隔着栅极绝缘膜在上述基底层(4)的表面的露出部上的至少一部分中设置栅电极层。设置与上述第1导电型源极区域(7)和上述基底层(4)的表面相接触的源电极。在上述半导体基板(1)的背面设置漏电极。设置沿着深度方向贯通元件周边部的上述基底层(4)的一部分且并到达上述第1导电型半导体层(2)的凹部，在露出于上述凹部的底面的上述第1导电型半导体层(2)的表面上设置杂质浓度比上述第2导电型半导体层(3)低的第2导电型层(11、12)。并且，最内周的上述第2导电型层(11)被配置成不与上述第2导电型半导体层(3)及上述基底层(4)接触。
本发明的高耐压半导体装置的特征在于，在上述的发明中，上述第1导电型半导体层(2)为外延生长层，上述第2导电型半导体层(3)为采用离子注入法形成的扩散层，上述基底层(4)为外延生长层，上述第1导电型源极区域(7)为采用离子注入法形成的扩散层，上述第1导电型阱区域(6)为采用离子注入法形成的扩散层。
本发明的高耐压半导体装置的特征在于，在上述的发明中，最内周的上述第2导电型层(11)与上述第2导电型半导体层(3)及上述基底层(4)之间的距离在20μm以下。
本发明的高耐压半导体装置的特征在于，在上述的发明中，半导体材料为碳化硅。
本发明的高耐压半导体装置的特征在于，在上述的发明中，上述半导体基板(1)的正面为与晶面指数为(000-1)的面平行的面或者相对于晶面指数为(000-1)的面倾斜了10度以内的面。
本发明的高耐压半导体装置的特征在于，在上述的发明中，上述半导体基板(1)的正面为与晶面指数为(0001)的面平行的面或者相对于晶面指数为(0001)的面倾斜了10度以内的面。
根据上述的发明，元件耐压不受活性区域的P+层3或N型半导体层4的杂质浓度、元件结构的影响，并且即使构成JTE层的P-层11以及P--层12的杂质浓度产生偏差也能稳定地得到高耐压特性。其理由在于，由于能够肯定由P+层3或N型半导体层4与n型SiC层2的PN结来决定元件耐压，因此即使构成JTE层的P-层11以及P--层12的杂质浓度产生了偏差而导致由JTE层决定的耐压发生了变动，元件整体的耐压也能够由上述PN结决定。
此外，根据上述的发明，在通过外延生长法形成了P型基底层4的情况下，由于能够按照几乎没有表面皲裂地使与栅极氧化膜的界面中的P型基底层4表面保持平坦，因此P型基底层4表面附近的MOS栅极(金属-氧化膜-半导体构成的绝缘栅极)部分的移动度变得非常大。其结果，能够使导通电阻进一步变小。进而，根据上述的发明，在半导体材料为碳化硅的情况下，通过将n型半导体基板1的主面(正面)设定为与晶面指数为(000-1)的面平行的面或者相对于晶面指数为(000-1)的面倾斜了10度以内的面，或者将n型半导体基板1的主面(正面)设定为与晶面指数为(0001)的面平行的面或者相对于晶面指数为(0001)的面倾斜了10度以内的面，从而能够减小栅极氧化膜与半导体的界面的界面态密度。由此，能够进一步提高MOS栅极部分的移动度，其结果能够使导通电阻极小。
发明效果
根据本发明的高耐压半导体装置，实现能够提供一种耐压特性不会受到元件制作过程的偏差的影响，稳定地表现出高耐压特性的元件结构的效果。
附图说明
图1为表示普通的MOSFET的结构的截面图。
图2为本发明的实施例1的SiC-MOSFET制造工序(基于外延生长形成n型SiC层2)的截面图。
图3为表示本发明的实施例1的SiC-MOSFET制造工序(基于离子注入形成P+层3)的截面图。
图4为表示本发明的实施例1的SiC-MOSFET制造工序(基于外延生长形成P基底层4)的截面图。
图5为表示本发明的实施例1的SiC-MOSFET制造工序(周边耐压结构部的形成)的截面图。
图6为表示本发明的实施例1的SiC-MOSFET制造工序(基于离子注入形成N返回层6)的截面图。
图7为表示本发明的实施例1的SiC-MOSFET制造工序(基于离子注入形成N+源极层7、P+接触层8)的截面图。
图8为表示本发明的实施例1的SiC-MOSFET制造工序(P-层11、P--层12的活性化)的截面图。
图9为表示本发明的实施例1的SiC-MOSFET制造工序(基于外延生长形成栅极氧化多晶硅层)的截面图。
图10为表示本发明的实施例1的SiC-MOSFET制造工序(正面电极的形成)的截面图。
图11为表示本发明的实施例1的SiC-MOSFET制造工序(向周边耐压结构的离子注入)的截面图。
图12为本实施例的SiC-MOSFET的关断(turn off)击穿耐量估计结果。
图13为表示改变本实施例的P-层11、P--层12的剂量时的耐压特性的表(1200V/25A元件)。
图14为表示改变现有例的P-层11、P--层12的剂量时的耐压特性的表(1200V/25A元件)。
图15为表示改变本实施例的P-层11、P--层12的剂量时的耐压特性的表(1200V/25A元件)。
具体实施方式
以下，参照附图，以各实施例为例说明本发明的高耐压半导体装置的优选实施方式。在说明书以及附图中，在标记n或者p的层或区域中，分别意味着电子或者空穴为多个载流子。此外，对n和p赋予+以及-分别意味着相对于没有赋予+以及-的层或区域，杂质浓度更高以及杂质浓度更低。另外，在以下的实施方式的说明以及附图中，对同样的结果赋予相同的符号，并省略重复的说明。
(实施例1)
以下，参照图2～图10对本发明的实施方式的高耐压半导体装置与其制造过程一起进行说明。另外，图2～图10中，左侧(a)表示活性区域，右侧(b)表示周边耐压结构的截面图。另外，本实施例1中，表示具有纵型的平面栅极结构且采用碳化硅(SiC)作为半导体材料的、元件耐压为1200V的MOSFET。此外，将第1导电型设为N型，将第2导电型设为P型，但也可将第1导电型设为P型，将第2导电型设为N型。
(1)图2为本发明的实施例1的SiC-MOSFET制造工序(基于外延生长形成n型SiC层2)的截面图。如图2所示，首先，准备由SiC构成的n型半导体基板1。实施例1中，设杂质为包含氮2×1019cm-3程度的低电阻SiC半导体(n型半导体基板)1。将该n型半导体基板1的主面(正面)设为相对于晶面指数为(000-1)的面倾斜了4度左右的面，在该主面上使包括1.0×1016cm-3程度的氮的n型SiC层2以10μm左右的厚度外延生长。此时，如图2所示那样，也可在n型半导体基板1与n型SiC层2之间，设置厚度为1.0μm左右的高浓度n型层19。另外，在本说明书中，在密勒指数的记载中，“-”意味着对紧随其后的指数赋予的横杆，通过在指数之前赋予“-”来表示负的指数。
(2)图3为表示本发明的实施例1的SiC-MOSFET制造工序(基于离子注入形成P+层3)的截面图。如图3所示那样，在n型SiC层2的表面通过离子注入法形成例如宽度为13μm且深度为0.5μm的P+层3。在用于形成P+层3的离子注入中，所注入的杂质离子使用了铝(Al)。此外，按照P+层3的杂质浓度成为1.0×1018cm-3的方式设定了剂量。本实施方式1中，采用6角形单元模式制造了P+层3的平面形状，但即使为4角形单元或条纹模式等也没有问题。设P+层3彼此之间的距离为2μm。图4为表示本发明的实施例1的SiC-MOSFET制造工序(基于外延生长形成P基底层4)的截面图。此后，如图4所示那样，通过外延生长法，例如以厚度0.5μm在P+层3以及n型SiC层2上形成P基底层4。设形成P基底层4时的杂质为铝，杂质浓度例如为2.0×1016cm-3。
图6为表示本发明的实施例1的SiC-MOSFET制造工序(基于离子注入形成N返回层6)的截面图。图7为表示本发明的实施例1的SiC-MOSFET制造工序(基于离子注入形成N+源极层7、P+接触层8)的截面图。图8为表示本发明的实施例1的SiC-MOSFET制造工序(P-层11、P--层12的活性化)的截面图。此后，如图6所示那样，作为N返回层6选择性地注入氮离子，使得成为例如杂质浓度为5.0×1016cm-3且深度为1.5μm、宽度为2.0μm。而且，如图7所示那样，在P基底层4的内部分别选择性地形成N+源极层7以及P+接触层8。此后，如图8所示那样以1.6×1013cm-2的剂量对铝进行离子注入来形成注入JTE(JTE-implanted)，实施活性化退火。另外，活性化退火的热处理温度例如为1620℃、时间例如为2分钟。
图9为表示本发明的实施例1的SiC-MOSFET制造工序(基于外延生长形成栅极氧化多晶硅层)的截面图。图10为表示本发明的实施例1的SiC-MOSFET制造工序(正面电极的形成)的截面图。此后，通过热氧化形成厚度为100nm的栅极氧化膜，在氢环境下在1000℃左右进行退火。接下来，如图9所示，在栅极氧化膜上形成掺杂了磷的多晶硅层作为栅电极(栅极多晶硅)。对栅电极进行图案化后，对厚度为1.0μm的磷玻璃进行成膜、图案化、热处理，作为层间绝缘膜。接下来，如图10所示那样，在层间绝缘膜的表面，采用溅射法将包括1％硅的铝(Al-Si)成膜为厚度5μm，作为正面电极。接下来，在n型半导体基板1的背面使镍(Ni)成膜，并在970℃下进行热处理后，使钛/镍/金(Ti/Ni/Au)成膜。而且，附加对n型半导体基板1的正面侧的元件结构进行保护的保护膜(不图示)来完成元件。
图5为表示本发明的实施例1的SiC-MOSFET制造工序(周边耐压结构部的形成)的截面图。在上述的制造工序中，为了形成周边耐压结构部，如图2所示那样，在使P基底层4外延生长之后，如图5所示那样，对P基底层4的一部分以例如0.7μm的深度进行蚀刻，形成斜角。图11为表示本发明的实施例1的SiC-MOSFET制造工序(向周边耐压结构的离子注入)的截面图。而且，如图11所示那样，在所蚀刻的面上露出的n型SiC层2中对铝进行离子注入，形成P-层11。此时，为了形成与活性区域的P+层3以及P基底层4相隔0.2μm左右的形状而进行了离子注入。优选构成JTE层的P层中最内周的P-层11、与活性区域的P+层3以及P基底层4之间的距离在20μm以下。其理由在于，在源极-漏极间施加了高电压时，通过将上述距离设定为20μm以下，从而耗尽层稳定地扩大。另外，将此时的离子的剂量设为6.0×1013cm-2。进而，为了在P-层11的外侧形成P--层12，以1.0×1013cm-2的剂量离子注入了更低浓度的铝。P-层11以及P--层12的活性化退火与上述同样，在例如热处理温度为1620℃、时间为2分钟的条件下进行。对根据上述的实施方式的高耐压半导体装置的制造工序所制作(制造)出的SiC-MOSFT的电特性进行了验证。进而，为了模拟构成JTE层的P-层11、P--层12的离子注入浓度的偏差，也一并试制使相对于用于形成P-层11、P--层12的上述离子注入量改变±50％以上离子注入量的元件(以下，称作本实施例)。
图14为表示改变现有例的P-层11、P--层12的剂量时的耐压特性的表(1200V/25A元件)。图15为表示改变本实施例的P-层11、P--层12的剂量时的耐压特性的表(1200V/25A元件)。在图15的表中表示如上那样制作出的SiC-MOSFET的电特性的耐压测量结果。在此，所测量的元件的芯片尺寸为3mm角，活性面积为5.73mm2，额定电流为25A。另外，为了比较，还一并试制并评价了使P-层11与活性区域的P+层3及P基底层4相接触的现有的元件(以下，称作现有例)。在图14的表中表示现有例的元件的耐压特性。根据图14以及图15所示的结果，确认了：P-层11以及P--层12的剂量为6.0×1013cm-2或者1.0×1013cm-2时的元件耐压在本实施例的元件和现有例的元件中分别为1450V、1451V，几乎没有变化，但在P-层11以及P--层12的杂质浓度有差别的情况下，现有例的元件中元件耐压会降低。
另外，本实施例中的元件的P-层11以及P--层12的结构被设计为在上述剂量下耐压为1400V以上。根据该结果，可知，在本实施例的元件结构中，即使P-层11以及P--层12的杂质浓度有差异，几乎对元件耐压没有影响，而在P-层11与活性区域的P+层3及P基底层4相接触的现有例的元件结构中，如果剂量相差20％，则元件耐压会降低100V左右。尤其P-层11及P--层12由于通过低浓度下的离子注入法形成，因此离子注入后的杂质浓度容易产生偏差，根据这种情况可知，本发明的元件即使针对离子注入过程中的偏差其耐压特性也几乎不会变化，表现出了足够的元件耐压。
接下来，对本实施例的元件进行了负荷短路耐量试验。图12为本实施例的SiC-MOSFET的关断击穿耐量估计结果。图13为表示改变了本实施例的P-层11、P--层12的剂量时的耐压特性的表(1200V/25A元件)。将电源电压直接施加于源极-漏极间，在该状态下对栅电极施加Vg＝20V的电压并估计在几μsec的期间内不会被击穿。设电源电压Vds＝800V、测量温度为175℃。测量波形的示意图如图12所示。
如图12所示那样，本实施例的元件表示出即使流过最大电流为元件额定的5倍的250A也不会被击穿、且在15μsec内都不会被击穿这样的充分的特性。进而，对关断耐量进行估计的结果，如图13所示那样，确认出源极-漏极间电压被钳位为1630V(图13中表示为VclampP的电压)，不会被击穿，而在150℃下能够断开100A(额定电流的4倍)。
根据上述情况，可知本发明的元件不仅静态耐压特性不受处理的偏差的影响，负荷短路耐量或关断耐量这样的动态耐量也几乎不受处理偏差的影响，能够实现极大击穿耐量的元件。
另外，将n型半导体基板1的主面(正面)设为相对于晶面指数为(000-1)的面倾斜了0度、2度、8度、10度的面，在该主面上与实施例1同样地使n型SiC层2成膜，对于形成与实施例1相同的元件结构的元件也进行了元件估计的结果，表现出了与实施例1相同的良好的特性。
(实施例2)
接下来，对实施例2进行说明。采用与实施例1相同的制造工序，以元件耐压1200V制作额定电流为25A的SiC-MOSFET。其中，在实施例2中，将n型半导体基板1的主面(正面)设为相对于晶面指数为(0001)的面倾斜了4度左右的面，在该主面上以10μm左右的厚度使包括1.8×1016cm-3左右的氮的n型SiC层2外延生长。实施例2的其他工序、单元结构、周边耐压结构与实施例1完全相同。
对通过实施例2制作出的元件的耐压特性、以及负荷短路耐量、关断耐量进行评价的结果，确认到可表现出与实施例1几乎相同的特性。另外，将n型半导体基板1的主面(正面)设为相对于晶面指数为(0001)的面倾斜了0度、2度、8度、10度的面，在该主面上与实施例2同样地使n型SiC层2成膜，针对形成了与实施例2同样的元件结构的元件也进行了元件评价的结果，表现出与实施例2相同的特性。
(实施例3)
接下来，对实施例3进行说明。实施例3中，首先准备由SiC构成的n型半导体基板1。在此，设为作为杂质包括2×1019cm-3左右的氮的低电阻SiC半导体(n型半导体基板)1。将n型半导体基板1的主面(正面)设为相对于晶面指数为(000-1)的面倾斜了4度左右的面，在该主面上使包括1.8×1016cm-3左右的氮的n型SiC层2外延生长，使其外延生长10μm左右的厚度。在n型SiC层2的表面层采用离子注入法形成例如宽度为13μm、深度为0.5μm的P基底层4。在形成P基底层4时的离子注入中所注入的杂质离子使用了铝。此外，按照P基底层4的杂质浓度变成1.0×1016cm-3的方式设定了剂量。在P基底层4的内部选择性地形成N+源极层7以及P+接触层8，此后实施活性化退火。设活性化退火的热处理温度为1620℃、时间为2分钟。此后，通过热氧化形成厚度为100nm的栅极氧化膜，在氢环境下在1000℃附近进行退火。然后，将在栅极氧化膜上掺杂了磷的多晶硅层形成为栅电极，进行了图案化。此后，作为对栅电极进行覆盖的层间绝缘膜，以厚度1.0μm使磷玻璃成膜、图案化，并进行热处理。在层间绝缘膜的表面，通过溅射法，以厚度5μm使包括1％硅的铝成膜，作为正面电极。在n型半导体基板1的背面使镍成膜，并在970℃下进行热处理后，使Ti/Ni/Au成膜。而且，附加对正面元件结构进行保护的保护膜来完成元件。
在周边耐压结构部中，形成P基底层4之后，在其外侧作为P-层11而对铝进行离子注入。此时，与活性区域的P基底层4相隔0.2μm左右进行离子注入。此时的剂量为6.0×1013cm-2。进而，为了在其外侧形成P--层12，以1.0×1013cm-2离子注入更低浓度的铝。P-层11以及P--层12的活性化退火与上述相同，设热处理温度为1620℃、时间为2分钟。进而，为了模拟P-层11、P--层12的离子注入浓度的偏差，也一并试制相对上述的离子注入量变化±50％离子注入量时的元件。
实施了如上那样制作的SiC-MOSFET的电特性的耐压测量。为了比较，针对1200V/25A元件，在图14中表示了使现有例的P-层11、P--层12的剂量发生变化时的耐压特性，在图15中表示本实施例的耐压特性。在此测量的元件与实施例1相同，芯片尺寸为3mm角、活性面积为5.72mm2、额定电流为25A。
如上那样，能够得到与实施例1相同的结果。
另外，设n型半导体基板1的主面(正面)为相对于晶面指数为(000-1)的面倾斜了0度、2度、8度、10度的面，在该主面上与实施例3同样地使n型SiC层2成膜，针对形成与实施例3同样的元件结构的元件也进行了元件评价，其结果表现出了良好的与实施例3同样的特性。
(实施例4)
采用与实施例3相同的制造工序制作了元件耐压为1200V且额定电流为25A的MOSFET。其中，在本实施例4中，将n型半导体基板1的主面(正面)设为相对于晶面指数为(0001)的面倾斜了4度左右的面，在该主面上使包括1.8×1016cm-3程度的氮的n型SiC层2外延生长10μm左右。实施例4的其他工序与实施例3完全相同。对实施例4的元件的耐压特性负荷短路耐量、以及关断耐量进行了评价的结果，确认到表示出与实施例3几乎相同的特性。
另外，将n型半导体基板1的主面(正面)设为相对于晶面指数为(0001)的面倾斜了0度、2度、8度、10度的面，在该主面上与实施例4同样地使n型SiC层2成膜，针对形成与实施例4同样的元件结构的元件也进行了元件评价的结果，几乎没有特性的变化，很良好。
另外，实施例中虽然没有表示，但本发明当然也可适用于采用了与MOSFET不同的导电型的半导体基板的IGBT、以及肖特基势垒二极管(SBD)和PiN二极管中。
如以上所说明的那样，根据本发明，能提供一种与基板的结晶面方位无关地即使存在周边耐压结构的离子注入时的处理偏差，也保持了足够的元件耐压特性，且低导通电阻、击穿耐量大的MOSFET、IGBT、SBD、以及PiN二极管。
产业上的可利用性
如上那样，本发明的高耐压半导体装置在使用于电动机控制器用逆变器或不间断电源装置(UPS)等电力变换装置等中的功率半导体装置中是有用的。
符号说明
1  n型半导体基板
2  n型SiC层2
3  P+层
4  P型基底层
6  N返回层
7  N+源极层
8  P+接触层
11  P-层
12  P--层

Claims (6)

1.一种高耐压半导体装置，其特征在于，具备：
第1导电型的半导体基板(1)；
第1导电型半导体层(2)，设置于上述半导体基板(1)的正面且杂质浓度比上述半导体基板(1)低；
第2导电型半导体层(3)，选择性地设置于上述第1导电型半导体层(2)的表面层；
第2导电型的基底层(4)，设置于上述第1导电型半导体层(2)以及上述第2导电型半导体层(3)上，且杂质浓度比上述第2导电型半导体层(3)低；
第1导电型源极区域(7)，选择性地设置于上述基底层(4)的内部；
第1导电型阱区域(6)，从表面开始沿着深度方向贯通上述基底层(4)，并到达上述第1导电型半导体层(2)；
栅电极层，被上述第1导电型源极区域(7)和上述第1导电型阱区域(6)夹持，隔着栅极绝缘膜而设置于上述基底层(4)的表面的露出部上的至少一部分中；
源电极，与上述第1导电型源极区域(7)和上述基底层(4)的表面相接触；
漏电极，设置于上述半导体基板(1)的背面；
凹部，沿着深度方向贯通元件周边部的上述基底层(4)的一部分，并到达上述第1导电型半导体层(2)；和
第2导电型层(11、12)，设置于在上述凹部的底面露出的上述第1导电型半导体层(2)的表面，且杂质浓度比上述第2导电型半导体层(3)低，
最内周的上述第2导电型层(11)被配置成不与上述第2导电型半导体层(3)以及上述基底层(4)接触。
2.根据权利要求1所述的高耐压半导体装置，其特征在于，
上述第1导电型半导体层(2)为外延生长层，
上述第2导电型半导体层(3)为采用离子注入法形成的扩散层，
上述基底层(4)为外延生长层，
上述第1导电型源极区域(7)为采用离子注入法形成的扩散层，
上述第1导电型阱区域(6)为采用离子注入法形成的扩散层。
3.根据权利要求1所述的高耐压半导体装置，其特征在于，
最内周的上述第2导电型层(11)与上述第2导电型半导体层(3)及上述基底层(4)之间的距离在20μm以下。
4.根据权利要求1～3中任一项所述的高耐压半导体装置，其特征在于，
半导体材料为碳化硅。
5.根据权利要求4所述的高耐压半导体装置，其特征在于，
上述半导体基板(1)的正面为与晶面指数为(000-1)的面平行的面或者相对于晶面指数为(000-1)的面倾斜了10度以内的面。
6.根据权利要求4所述的高耐压半导体装置，其特征在于，
上述半导体基板(1)的正面为与晶面指数为(0001)的面平行的面或者相对于晶面指数为(0001)的面倾斜了10度以内的面。
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