DE112013001802T5 - Hochspannungshalbleitervorrichtung - Google Patents

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c/o FUJI ELECTRIC CO. LTD. Iwamuro Noriyuki
c/o National Institute of Adva Harada Shinsuke
c/o FUJI ELECTRIC CO. LTD. Hoshi Yasuyuki
c/o FUJI ELECTRIC CO. LTD. Harada Yuichi
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Abstract

Eine vertikale Hochspannungshalbleitervorrichtung enthält ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyp; eine Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die auf dem Halbleitersubstrat (1) angeordnet ist und eine Störstellenkonzentration aufweist, die geringer als diejenige des Halbleitersubstrats (1) ist; eine Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die selektiv in einer Oberflächenschicht der Halbleiterschicht (2) des ersten Leitfähigkeitstyps angeordnet ist; eine Basisschicht (4) des zweiten Leitfähigkeitstyps, die auf der Halbleiterschicht (2) des ersten Leitfähigkeitstyps und der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps angeordnet ist und die eine Störstellenkonzentration aufweist, die geringer als diejenige der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps ist; und eine Sourceregion (7) des ersten Leitfähigkeitstyps, die selektiv innerhalb der Basisschicht (4) angeordnet ist. In einem Randabschlussabschnitt, der den aktiven Abschnitt umgibt, werden, nachdem ein Bereich der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps entfernt worden ist, in der Oberflächenschicht der Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die eine Störstellenkonzentration aufweist, die geringer als diejenige des Halbleitersubstrats (1) ist, Schichten (11 und 12) des zweiten Leitfähigkeitstyps mit einer geringen Konzentration so gebildet, dass die Schicht (11) des zweiten Leitfähigkeitstyps im innersten Bereich, die Halbleiterschicht (3) des zweiten Leitfähigkeitstyps und die Basisschicht (4) einander nicht berühren. Somit kann ein geringer EIN-Widerstand und eine Verbesserung der Widerstandsfähigkeit ermöglicht werden, während eine ausreichende Durchbruchspannung unabhängig von der kristallographischen Ebenenrichtung des Substrats beibehalten wird.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Erfindung betrifft eine Leistungshalbleitervorrichtung, die in der Lage ist, einen hohen Strom und eine hohe Spannung zu steuern, und betrifft insbesondere eine Hochspannungshalbleitervorrichtung wie etwa eine Vertikalhochspannungs-MOSFET-Vorrichtung, einen isolierten bipolaren Gate-Transistor (IBGT), eine Schottky-Sperrdiode (SBD) und eine p-intrinsisch-n(PiN)-Diode, die als Halbleitermaterial Siliziumcarbid (SiC) nutzt, das ein Halbleitermaterial mit einer Bandbreite ist, die größer ist als die von Silizium (Si).
  • TECHNISCHER HINTERGRUND
  • Ein Kristall-Silizium wird für gewöhnlich als ein Material für eine Hochspannungshalbleitervorrichtung verwendet, die einen Starkstrom steuert. Unterschiedliche Arten von Leistungshalbleitervorrichtungen existieren und jede wird für einen jeweils geeigneten Zweck verwendet. Zum Beispiel können ein bipolarer Transistor und ein isolierter bipolarer Gate-Transistor (IGBT) jeweils eine hohe Stromdichte verarbeiten, aber diese Transistoren können nicht mit hoher Geschwindigkeit umschalten. Frequenzbeschränkungen für den bipolaren Transistoren bzw. den IGBT liegen in der Größenordnung mehrerer kHz bzw. ungefähr 20 kHz. Andererseits kann dieser Transistor mit hoher Geschwindigkeit bis zu mehrere MHz umschalten, obwohl ein Leistungs-MOSFET (Metalloxidhalbleiterfeldeffekttransistor) nicht mit Starkstrom umgehen kann.
  • Dennoch gibt es auf dem Markt eine hohe Nachfrage für eine Leistungsvorrichtung, die sowohl mit Starkstrom als auch Hochgeschwindigkeit umgehen kann, und man hat versucht, den IGBT, den Leistungs-MOSFET etc. zu verbessern. Somit ist derzeit die Entwicklung in einem Maß fortgeschritten, dass die Leistung im Wesentlichen eine theoretische Grenze erreicht, die von den Materialien bestimmt wird. 1 ist eine Querschnittsansicht einer Struktur eines üblichen MOSFET. Eine Hochkonzentration-n+-Quellenschicht bzw. n+-Sourceschicht d ist gebildet, die selektiv auf einer Oberflächenschicht einer P-Basisschicht c ausgebildet ist, die auf einer n–-Driftschicht b abgelagert ist. Eine Gateelektrode f ist durch einen Gate-Isolierfilm e auf der Oberfläche der Niedrigkonzentrations-n--Driftschicht b, der P-Basisschicht c und der n+-Quellenschicht d ausgebildet.
  • Ein Superjunction-MOSFET bzw. Superübergangs-MOSFET bzw. Kompensations-MOSFET hat kürzlich Aufmerksam erregt. Die Theorie des Superjunction-MOSFET wurde von Fujihira 1997 dargelegt (siehe z. B. die unten genannte Nichtpatentliteratur 1) und dieser MOSFET wurde von Deboy et al. 1998 als ein „CooIMOSFET” genanntes Produkt eingeführt (siehe z. B. die unten genannte Nichtpatentliteratur 2). Der Superjunction-MOSFET ist dadurch gekennzeichnet, dass sein EIN-Widerstand bzw. Einschaltwiderstand signifikant verbessert ist, ohne dass die Durchschlagspannung zwischen Source bzw. Quelle und Drain bzw. Senke verschlechtert wird, indem eine P-Schicht in einer Säulenstruktur entlang einer senkrechten Richtung (der Tiefenrichtung) in der n–-Driftschicht ausgebildet wird.
  • Untersuchungen betreffend das Material vom Standpunkt der Leistungshalbleitervorrichtung sind durchgeführt worden und Shenai et al. berichteten über eine Leistungshalbleiterverbindung, die SiC als das Halbleitermaterial verwendet (siehe z. B. die unten genannte Nichtpatentliteratur 3). SiC hat vor kurzem die Aufmerksamkeit für Leistungshalbleitervorrichtungen der nächsten Generation erregt, weil es exzellent in Bezug auf eine geringe EIN-Spannung bzw. Einschaltspannung, Hochgeschwindigkeitseigenschaften und Hochtemperatureigenschaften ist. Der Grund dafür ist, dass SiC ein chemisch hochstabiles Material ist, eine breite Bandlücke hat, die 3 eV beträgt, und sehr stabil als ein Halbleiter bei Hochtemperaturen verwendet werden kann. Das kritische elektrische Feld von SiC ist um eine oder mehr Stelle(n) höher als das von Silizium.
  • Die Materialleistung von SiC kann die Grenze der Materialleistung von Silizium überschreiten und somit ist zu erwarten, dass SiC in Zukunft stark vermehrt Verwendung in Leistungshalbleitern, insbesondere MOSFETs, finden wird. Die Erwartungen insbesondere für den geringen EIN-Widerstand sind hoch und ein vertikaler SiC-MOSFET Grundlage lässt hoffen, dass der EIN-Widerstand, der die Hochspannung aufrechterhalten wird, weiter verringert werden kann.
  • Die Querschnittsstruktur eines üblichen SiC-MOSFET ist die in 1 gezeigte Struktur, die derjenigen von Silizium ähnlich ist. Die P-Basisschicht c ist auf der n–-Driftschicht b ausgebildet und die n+-Quellschicht bzw. n+-Sourceschicht d ist selektiv auf der Oberflächenschicht der P-Basisschicht c (der Oberflächenschicht auf der Seite, die derjenigen der n–-Driftschicht b gegenüberliegt) ausgebildet. Die Gateelektrode f ist durch den Gateisolierfilm e auf der Oberfläche der n–-Driftschicht b, der P-Basisschicht c und der n+-Sourceschicht d gebildet. Die n–-Driftschicht ist auf der Vorderseite eines Substrats „a” abgelagert und eine Drainelektrode g ist auf der Rückseite des Substrats „a” ausgebildet.
  • Man erwartet, dass der SiC-MOSFET als Schaltvorrichtung in einem Leistungsumwandlungsgerät bzw. Stromumwandlungsgerät sowie einem Motorsteuerungsinverter oder einer unterbrechungsfreien Stromversorgung (UPS) als eine zum Hochgeschwindigkeitsumschalten mit geringem EIN-widerstand fähige Einrichtung verwendet werden wird. SiC ist ein Halbleitermaterial mit breiter Bandlücke; somit ist die kritische elektrische Feldstärke hoch und beträgt ungefähr das Zehnfache derjenigen von Silizium wie oben; und kann den EIN-Widerstand ausreichend verringern.
  • Zum Beispiel kann im Fall der MOSFET, wenn eine Hochspannung zwischen der Quelle und der Senke angelegt wird, die Hochspannung nicht nur an die aktive Region sondern auch an die Kantenendstruktur bzw. Randabschlussstruktur, die die aktive Region umgibt, angelegt werden. In der Kantenendstruktur ist eine Verarmungszone entlang einer Horizontalrichtung (einer zur Tiefenrichtung senkrechten Richtung) ausgebreitet, wenn die Hochspannung daran angelegt wird. Somit neigt die Kantenendstruktur dazu, von Ladungen auf der Vorrichtungsoberfläche beeinflusst zu werden, und im Ergebnis kann die Durchbruchspannung instabil sein. Eine Junctionendverlängerungsstruktur (JTE) bzw. Übergangsendverlängerungsstruktur (JTE), die von T. K. Wang et al. veröffentlicht wurde (siehe z. B. die unten genannte Patentliteratur 4), ist berühmt als eine Kantenendstruktur für eine SiC-Vorrichtung.
  • Die unten genannten Patentdokumente 1 bis 3 werden als Beispiele offenbart, die zuerst als eine Si-Leistungseinrichtung (siehe z. B. oben genannte Nichtpatentliteratur 5) offenbart sind und die auf SiC angewandt werden. Jedoch hat die JTE-Struktur einen Nachteil dahingehend, dass die Durchbruchspannung wegen Veränderungen in der Unreinheitskonzentration in der P-Schicht merklich variiert. Demzufolge ist es ein ernsthaftes Problem von Si-Vorrichtungen und es wird somit geschätzt, dass dasselbe Problem für SiC-Vorrichtungen entstehen wird.
    Patentdokument 1: US-Patent Nr. 6002159
    Patentdokument 2: US-Patent Nr. 5712502
    Patentdokument 3: US-Patent Nr. 3997551

    Nichtpatentliteratur 1: Fujihira et al., JJAP Bd. 36, Teil 1, Nr. 10, S. 6254, 1997
    Nichtpatentliteratur 2: Deboy et al., IEEE IEDM 1998, S. 683
    Nichtpatentliteratur 3: IEEE Transaction on Electron Devices, Bd. 36, S. 1811, 1989
    Nichtpatentliteratur 4: IEEE ISPSD, 1992, S. 303–308
    Nichtpatentliteratur 5: V. A. K Temple, IEEE Trans on Electron Devices, Bd. ED 33, Bd. 10, S. 1601, 1986
  • OFFENBARUNG DER ERFINDUNG
  • VON DER ERFINDUNG ZU LÖSENDE AUFGABE
  • Wie beschrieben, kann die Materialleistung von SiC die Grenze der Materialleistung von Silizium überschreiten und somit wird eine zukünftige Zunahme von SiC in Verwendungen für Leistungshalbleiter, insbesondere MOSFETs und IGBTs, stark erwartet. Somit ist eine von der vorliegenden Erfindung zu lösende Aufgabe, eine Vorrichtungsstruktur bereitzustellen, deren Durchbruchspannung nicht von den geringen, von dem Vorrichtungsherstellungsprozess verursachten geringen Unterschieden beeinflusst wird und die eine hohe Durchbruchspannung bereitstellt.
  • MITTEL ZUR LÖSUNG DER AUFGABE
  • Um die obigen Aufgaben zu lösen und ein Ziel zu erreichen, hat eine Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung die folgenden Eigenschaften: eine Halbleiterschicht (2) vom ersten Leitfähigkeitstyp, die eine geringe Störstellenkonzentration hat das bzw. als ein Halbleitersubstrat (1), ist auf einer Vorderseite des Halbleitersubstrats (1) angeordnet. In einer Oberflächenschicht der Halbleiterschicht (2) vom ersten Leitfähigkeitstyp ist eine Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps selektiv angeordnet. Auf der Halbleiterschicht (2) des ersten Leitfähigkeitstyps und der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps ist eine Basisschicht (4) vom zweiten Leitfähigkeitstyp angeordnet, die eine geringere Störstellenkonzentration als die Halbleiterschicht (3) des zweiten Leitfähigkeitstyps aufweist. Innerhalb der Basisschicht (4) ist eine Quellregion bzw. Sourceregion (7) des ersten Leitfähigkeitstyps selektiv angeordnet. Eine Topfregion (6) des ersten Leitfähigkeitstyps ist von einer Oberfläche der Basisschicht (4) aus und die Basisschicht (4) in einer tiefen Richtung penetrierend angeordnet, um die Halbleiterschicht (2) des ersten Leitfähigkeitstyps zu erreichen. Zwischen der Sourceregion (7) des ersten Leitfähigkeitstyps und der Topfregion (6) des ersten Leitfähigkeitstyps ist eine Gateelektrodenschicht durch einen Gateisolierfilm hindurch in wenigstens einem Bereich eines freiliegenden Bereichs der Oberfläche der Basisschicht (4) angeordnet. Eine Sourceelektrode, die in Kontakt mit Oberflächen der Sourceregion (7) des ersten Leitfähigkeitstyps und der Basisschicht (4) steht, ist angeordnet. Eine Drainelektrode ist auf einer Rückseite des Halbleitersubstrats (1) angeordnet. Eine Ausnehmung, die einen Bereich der Basisschicht (4) in einem Kantenendabschnitt bzw. Randabschlussabschnitt entlang einer Tiefenrichtung penetriert und die Halbleiterschicht (2) vom ersten Leitfähigkeitstyp erreicht, und Schichten (11 und 12) vom zweiten Leitfähigkeitstyp sind auf einer Oberfläche der Halbleiterschicht (2) vom ersten Leitfähigkeitstyp freiliegend auf einer Unterseite der Ausnehmung angeordnet und haben jeweils eine Störstellenkonzentration, die geringer ist als diejenige der Halbleiterschicht (3) vom zweiten Leitfähigkeitstyp. Die Schicht (11) vom zweiten Leitfähigkeitstyp an einem innersten Bereich ist so angeordnet, dass die Schicht (11) vom zweiten Leitfähigkeitstyp nicht in Kontakt mit der Halbleiterschicht (3) vom zweiten Leitfähigkeitstyp und der Basisschicht (4) steht.
  • In der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung ist die Halbleiterschicht (2) vom ersten Leitfähigkeitstyp eine epitaktisch gewachsene Schicht, die Halbleiterschicht (3) vom zweiten Leitfähigkeitstyp ist eine Diffusionsschicht, die unter Verwendung einer Ionenimplantationsmethode gebildet wurde, die Basisschicht (4) ist eine epitaktisch gewachsene Schicht bzw. gezüchtete Schicht, die Sourceregion (7) vom ersten Leifähigkeitsrtyp ist eine Diffusionsschicht, die unter Verwendung einer Ionenimplantationsmethode gebildet wurde, und die Topfregion (6) vom ersten Leitfähigkeitstyp ist eine Diffusionsschicht, die unter Verwendung einer Ionenimplantationsmethode gebildet wurde.
  • In der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung ist ein Abschnitt zwischen der Schicht (11) vom zweiten Leitfähigkeitstyp in einem innersten Bereich zur Halbleiterschicht (3) vom zweiten Leitfähigkeitstyp und zur Basisschicht (4) 20 μm oder weniger.
  • In der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung ist das Halbleitermaterial Siliziumcarbid.
  • In der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung ist die Vorderseite des Halbleitersubstrats (1) eine Oberfläche, die parallel zu einer Oberfläche liegt, deren kristallographische Ebenenindizes (000-1) sind, oder eine Oberfläche, die um einen Winkel innerhalb von 10 Grad bezüglich einer solchen Ebene gewinkelt verläuft.
  • In der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung ist die Vorderseite des Halbleitersubstrats (1) eine Oberfläche, die parallel zu einer Ebene verläuft, deren kristallographische Ebenenindizes (0001) lauten, oder eine Oberfläche, die um einen Winkel innerhalb von 10 Grad bezüglich einer solchen Ebene gewinkelt verläuft.
  • Gemäß der oben erläuterten Erfindung wird die Durchbruchspannung von der Störstellenkonzentration der P+-Schicht in der aktiven Region und der N-Typ-Halbleiterschicht 2 oder von der Vorrichtungsstrukturschicht beeinflusst; und eine hohe Durchbruchspannung kann stabil erreicht werden, selbst wenn die Störstellenkonzentration der P–-Schicht 11 und der P---Schicht 12, die die JTE-Schicht bilden, variieren. Grund hierfür ist, dass die Durchbruchspannung notwendigerweise basierend auf den PN-Übergängen zwischen der P+-Schicht 3 und der N-Typ-Halbleiterschicht 4 und der n-Typ-SiC-Schicht 2 bestimmt werden kann und somit die Durchbruchspannung der Vorrichtung basierend auf den PN-Übergängen bestimmt wird, selbst wenn die Störstellenkonzentration der P–-Schicht und der P---Schicht 12, die die JTE-Schicht bilden, dispergieren und die Durchbruchspannung basierend auf der JTE-Schicht variiert.
  • Gemäß der oben erläuterten Erfindung kann die Oberfläche der P-Typ-Basisschicht 4 an der Schnittstelle mit dem Gate-Oxidfilm flach und im Wesentlichen ohne eine Oberflächenrauigkeit hergestellt werden, wenn die P-Typ-Basisschicht 4 unter Verwendung eines epitaktischen Wachstumsverfahrens gebildet wird. Somit wird die Beweglichkeit sehr hoch in dem NOS-Gate(ein isolierendes Gate einschließlich eines Metalls/eines Oxydfilms/eines Halbleiters)-Abschnitt in der Nähe der Oberfläche der P-Typ-Basisschicht 4. Im Ergebnis kann der EIM-Widerstand weiter reduziert werden. Gemäß der obigen Erfindung wird, wenn das Halbleitermaterial Siliziumcarbid ist, eine zu einer Ebene, deren kristallographische Ebenenindizes (000-1) sind, parallele Ebene oder eine Ebene, die zu einer solchen Ebene innerhalb von 10 Grad gewinkelt verläuft, als Hauptebene (Vorderseite) des n-Typ-Halbleitersubstrats 1 eingestellt, oder eine zu einer Ebene, deren kristallographische Ebenenindizes (0001) sind, parallele Ebene oder eine Ebene, die zu einer solchen Ebene innerhalb von 10 Grad gewinkelt verläuft, wird als Hauptebene (Vorderseite) des n-Typ-Halbleitersubstrats 1 eingestellt. Dadurch kann die Schnittstellenzustandsdichte von der Schnittstelle zwischen dem Gate-Oxydfilm und dem Halbleiter reduziert werden. Somit kann die Beweglichkeit in dem MOS-Gateabschnitt weiter verbessert werden und als Ergebnis kann der EIN-Widerstand extrem reduziert werden.
  • WIRKUNG DER ERFINDUNG
  • Gemäß der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung wird eine Wirkung erzielt, dass die Durchbruchspannung durch leichte Unterschiede, die sich aus dem Vorrichtungsherstellungsprozess ergeben, nicht beeinflusst wird und dass eine Vorrichtungsstruktur bereitgestellt werden kann, die stabil eine hohe Durchbruchspannung präsentiert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht einer Struktur eines üblichen MOSFET;
  • 2 ist eine Querschnittsansicht eines SiC-MOSFET-Herstellungsprozesses (Bildung einer n-Typ-SiC-Schicht 2 durch epitaktisches Wachstum) gemäß einem ersten Beispiel der vorliegenden Erfindung;
  • 3 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsverfahrens (Bildung einer P+-Schicht 3 durch Ionenimplantation) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 4 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer P-Basisschicht 4 durch epitaktisches Wachstum) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 5 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer Kantenendstruktur) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 6 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer N-Schicht 6 durch Ionenimplantation) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 7 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer N+-Sourceschicht 7 und einer P+-Kontaktschicht 8 durch Ionenimplantation) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 8 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Aktivierung einer P–-Schicht 11 und einer P---Schicht 12) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 9 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer Gateoxydpolysiliziumschicht durch epitaktisches Wachstum) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 10 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer vorderseitigen Elektrode) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 11 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Ionenimplantation in eine Kantenendstruktur) gemäß dem ersten Beispiel der vorliegenden Erfindung;
  • 12 zeigt ein Auswertungsergebnis einer Ausschaltfähigkeit des SiC-MOSFET des vorliegenden Beispiels;
  • 13 ist eine Tabelle, die Durchbruchpannungen zeigt, die erhalten wurden, wenn die Dosiermenge für die P–-Schicht und die P---Schicht 12 des vorliegenden Beispiels verändert wird (1.200 V/25 A-Bemessung);
  • 14 ist eine Tabelle, die die Durchbruchspannungen zeigt, die erhalten wurden, wenn die Dosiermengen für die P–-Schicht 11 und die P---Schicht 12 in dem herkömmlichen Beispiel verändert wird (1.200 V/25 A-Bemessung); und
  • 15 ist eine Tabelle, die die Durchbruchspannungen zeigt, die erhalten wurden, wenn die Dosiermengen für die P–-Schicht und die P---Schicht 12 in dem vorliegenden Beispiel verändert wird (1.200 V/25 A-Bemessung).
  • BESTE AUSFÜHRUNGSFORMEN DER ERFINDUNG
  • Bevorzugte Ausführungsformen der Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung werden als Beispiele unter Bezug auf die beigefügten Zeichnungen beschrieben werden. In den beigefügten Zeichnungen und im Folgenden bedeuten die Schichten und die Regionen, die jeweils „n” oder „p” vorne angefügt haben, dass die Mehrheitsladungsträger jeder dieser Schichten bzw. Regionen Elektronen oder Löcher sind. „+” und „–”, die an „n” und „p” angehängt sind, bedeuten, dass die Störstellenkonzentration höher bzw. geringer ist als diejenige der Schichten und Regionen ohne „+” und „–”. In der Beschreibung der Ausführungsformen und der angehängten Zeichnungen sind identische Auslegungen bzw. Konfigurationen mit denselben Bezugszeichen versehen und redundante Beschreibung wird ausgelassen.
  • (Erstes Beispiel)
  • Eine Hochspannungshalbleitervorrichtung gemäß der Ausführungsform der vorliegenden Erfindung wird gemeinsam mit einem Herstellungsprozess dafür unter Bezug auf 2 bis 10 beschrieben. In jeder der 2 bis 10 beschreibt (a) auf der linken Seite eine Querschnittsansicht einer aktiven Region und (b) auf der rechten Seite eine Querschnittsansicht einer Kantenendstruktur bzw. Randabschlussstruktur. In einem ersten Beispiel wird ein MOSFET beschrieben, der eine vertikale planare Gatestruktur aufweist, Siliziumcarbid (SiC) als das Halbleitermaterial verwendet und eine Bemessungsspannung von 1.200 V hat. Obwohl angenommen wird, dass ein erster Leitfähigkeitstyp ein N-Typ und ein zweiter Leitfähigkeitstyp ein P-Typ ist, kann der erste Leitfähigkeitstyp der P-Typ sein und der zweite Leitfähigkeitstyp kann der n-Typ sein.
    • (1) 2 ist eine Querschnittsansicht eines SiC-MOSFET-Herstellungsprozesses (Bildung einer n-Typ-SiC-Schicht 2 durch epitaktisches Wachstum) gemäß dem ersten Beispiel der vorliegenden Erfindung. Wie in 2 abgebildet, wird ein aus SiC hergestelltes n-Typ-Halbleitersubstrat 1 vorbereitet bzw. bereitgestellt. In dem ersten Beispiel wird ein Niedrigwiderstands-SiC-Halbleiter (das n-Typ-Halbleitersubstrat) 1 bereitgestellt, der Stickstoff als Störstelle mit ungefähr 2 × 1019 cm–3 enthält. Eine um ungefähr 4 Grad bezüglich einer Oberfläche, deren kristallographische Ebenenindizes (000-1) sind, verkippte Oberfläche wird als die Hauptoberfläche (die Vorderseite) des n-Typ-Halbleitersubstrats 1 gewählt. Eine n-Typ-SiC-Schicht 2, die Stickstoff mit ungefähr 1,0 × 1016 cm–3 enthält, wird epitaktisch gewachsen bzw. gezüchtet, bis sie eine Dicke von ungefähr 10 μm auf der Hauptoberfläche hat. Zu diesem Zeitpunkt kann eine Hochkonzentrations-n-Typ-Schicht 19, die eine Dicke von ungefähr 1,0 μm aufweist, wie in 2 gezeigt zwischen dem n-Typ-Halbleitersubstrat 1 und der n-Typ-SiC-Schicht 2 angeordnet werden. In der hierin verwendeten Notation der Miller-Indizes bedeutet „–” einen über dem Zeichen angeordneten Querstrich, der unmittelbar an den betreffenden Index angehängt wird, und in dem „–” vor dem Index platziert wird, anzeigt, dass der Index negativ ist. In anderen Worten bezeichnet 1– eine 1 mit darüber liegendem Querstrich und –1 einen negativen Index mit Wert bzw. Betrag 1.
    • (2) 3 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer P+-Schicht 3 durch Ionenimplantation) gemäß dem ersten Beispiel der vorliegenden Erfindung. Wie in 3 abgebildet, wird die P+-Schicht 3, die zum Beispiel eine Breite von 13 μm und eine Tiefe von 0,5 μm hat, in der Oberfläche der n-Typ-SiC-Schicht 2 durch ein Ionenimplantationsverfahren gebildet. In der Ionenimplantation zum Bilden der P+-Schicht 3 wird Aluminium (Al) als das zu implantierende Störstellenion verwendet). Die Dosiermenge ist so eingestellt, dass die Störstellenkonzentration der P+-Schicht 3 1,0 × 1018 cm–3 beträgt. Obwohl die ebene Gestalt der P+-Schicht 3 in der ersten Ausführungsform in einem hexagonalen Zellenmuster angelegt wird, stellt auch ein quadratisches Zellenmuster oder ein Streifemuster kein Problem dar. Der Abstand zwischen den P+-Schichten 3 wird auf 2 μm eingestellt. 4 ist ein Querschnittsdiagramm des SiC-MOSFET-Herstellungsprozesses (Bildung einer P-Basisschicht 4 durch epitaktisches Wachstum) gemäß des ersten Beispiels der vorliegenden Erfindung. Demzufolge wird wie in 4 abgebildet die P-Basisschicht 4 so ausgebildet, dass sie eine Dicke von z. B. 0,5 μm auf der P+-Schicht 3 hat und die n-Typ-SiC-Schicht 2 durch das epitaktische Wachstumsverfahren. Aluminium wird als die Störstelle zum Bilden der P-Basisschicht 4 verwendet und seine Störstellenkonzentration wird auf z. B. 2,0 × 1016 cm–3 eingestellt.
  • 6 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer N-Schicht 6 durch Ionenimplantation) gemäß dem ersten Beispiel der vorliegenden Erfindung. 7 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer N+-Sourceschicht 7 und einer P+-Kontaktschicht 8 durch Ionenimplantation) gemäß dem ersten Beispiel der vorliegenden Erfindung. 8 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Aktivierung einer P–-Schicht 11 und einer P---Schicht 12) gemäß dem ersten Beispiel der vorliegenden Erfindung. Demzufolge werden wie in 6 abgebildet Stickstoffionen selektiv als die N-Schicht 6 so implantiert, dass z. B. die Störstellenkonzentration 5,0 × 1016 cm–3 bei einer Tiefe von 1,5 μm mit einer Breite von 2,0 μm beträgt. Wie in 7 abgebildet, werden die N+-Sourceschicht 7 und die P+-Kontaktschicht 8 selektiv innerhalb der P-Basisschicht 4 gebildet. Anschließend wird, wie in 8 gezeigt, das „JTE-Implantierte” durch Aluminiumionenimplantation mit einer Dosiermenge von 1,6 × 1013 cm–2 gebildet und ein Aktivierungsannealing wird dazu ausgeführt. Die Wärmebehandlungstemperatur des Aktivierungsannealing wird auf z. B. 1.620°C eingestellt und die Zeitdauer dafür wird auf z. B. 2 Minuten eingestellt.
  • 9 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer Gate-Oxydpolysiliziumschicht durch epitaktisches Wachstum) gemäß dem ersten Beispiel der vorliegenden Erfindung. 10 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer vorderseitigen Elektrode) gemäß dem ersten Beispiel der vorliegenden Erfindung. Anschließend wird ein Gateoxydfilm mit einer Dicke von 100 nm durch thermische Oxidation gebildet und in einer Wasserstoffatmosphäre bei ungefähr 1.000°C einem Annealing bzw. Glühvorgang unterzogen. Wie in 9 abgebildet, wird eine mit Phosphor dotierte polykristalline Siliziumschicht als Gateelektrode (Gate Polysilizium) auf dem Gateoxidfilm gebildet. Nach dem Bemustern der Gateelektrode wird Phosphorglas als ein zwischen den Schichten isolierender Film mit einer Dicke von 1,0 μm abgelagert und ein Bemustern und eine Wärmebehandlung werden dafür ausgeführt. Wie in 10 abgebildet, wird Aluminium, das 1% Silizium (AlSi) enthält, als eine vorderseitige Elektrode mit einer Dicke von 5 μm auf der Oberfläche des zwischen den Schichten isolierenden Films unter Verwendung eines Sputter-Verfahrens abgelagert. Nickel (Ni) wird als ein Kontaktmetallfilm auf der Rückseite des n-Typ-Halbleitersubstrats 1 abgelagert und eine Wärmebehandlung wird dazu bei 970°C durchgeführt. Anschließend wird Titan/Nickel/Gold (Ti/Ni/Au) als ein Metallfilm abgelagert. Die Vorrichtung wird nach Auftragen eines Passivierungsfilms (nicht abgebildet) fertiggestellt, um die Vorrichtungsstruktur auf der Vorderseite des n-Typ-Halbleitersubstrats 1 zu schützen.
  • 5 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Bildung einer Kantenendstruktur bzw. Randabschlussstruktur) gemäß dem ersten Beispiel der vorliegenden Erfindung. In dem obigen Fabrikationsprozess zum Bilden der Kantenendstruktur wird die P-Basisschicht 4 epitaktisch wie in 2 abgebildet gezüchtet bzw. gewachsen und anschließend wird die P-Basischicht 4 bis zu einer Tiefe von z. B. 0,7 μm geätzt, um wie in 5 abgebildet eine Schräge bzw. Stufe zu bilden. 11 ist eine Querschnittsansicht des SiC-MOSFET-Herstellungsprozesses (Ionenimplantation in die Kantenendstruktur) gemäß dem ersten Beispiel der vorliegenden Erfindung. Wie in 11 abgebildet, werden Aluminiumionen in die n-Typ-SiC-Schicht 2 implantiert, die in der geätzten Oberfläche freigelegt ist, um die P–-Schicht 11 zu bilden. Hier wird Ionenimplantation durchgeführt, um die Auslegung für die P+-Schicht 3 und die P-Basisschicht 4 in der aktiven Region so zu bilden, dass sie einen Abstand von ungefähr 0,2 μm zwischen einander haben. Bevorzugt beträgt der Abstand zwischen der P–-Schicht 11 im innersten Bereich der P-Schichten, die die JTE-Schicht bilden, und der P+-Schicht 3 und der P-Basisschicht 4 in der aktiven Region 20 μm oder weniger. Der Grund hierfür ist, dass, wenn eine Hochspannung zwischen Source und Drain angelegt wird, die Verarmungsschicht stabil ausgeweitet wird, indem der Abstand auf 20 μm oder weniger eingestellt wird. Die Ionendosiermenge wird hier auf 6,0 × 1013 cm–2 eingestellt. Um die P---Schicht 12 außerhalb der P–-Schicht 11 zu bilden, werden Aluminium in Ionen mit geringerer Konzentration bei einer Dosiermenge von 1,0 × 1013 cm–2 implantiert. In ähnlicher Weise wird ein Aktivierungsannealing für die P–-Schicht und die P---Schicht 12 basierend auf der Bedingung, dass z. B. die Wärmebehandlungstemperatur 1.620°C und die Zeitdauer 2 Minuten beträgt, durchgeführt. Die elektrischen Eigenschaften des hergestellten SiC-MOSFET wurden gemäß dem Herstellungsprozess der Hochspannungshalbleitervorrichtung gemäß der Ausführungsform verifiziert bzw. bestätigt. Zum Simulieren der Dispersion der Ionenimplantationskonzentration der P–-Schicht 11 und der P---Schicht 12, die die JTE-Schicht bilden bzw. bildet, wurden solche Vorrichtungen gleichzeitig experimentell mit Ionenimplantationsmengen produziert, die sich um Beträge von größer oder gleich ±50% relativ zur oben genannten Ionenimplantationsmenge zum Formen der P–-Schicht 11 und der P---Schicht 12 unterschieden (im Folgenden als „vorliegendes Beispiel” bezeichnet).
  • 14 ist eine Tabelle, die Durchbruchspannungen zeigt, die erhalten werden, wenn die Dosiermengen für die P–-Schicht 11 und die P---Schicht 12 in dem herkömmlichen Beispiel verändert werden (1.200 V/25 A-Bemessung). 15 ist eine Tabelle, die die Durchbruchspannungen zeigt, die erhalten werden, wenn die Dosiermengen für die P–-Schicht 11 und die P---Schicht 12 in dem vorliegenden Beispiel verändert werden (1.200 V/25 A-Bemessung). Die Messerergebnisse der Durchbruchspannungen für den wie oben hergestellten SiC-MOSFET werden in der in 15 abgebildeten Tabelle gezeigt. Die Matrizengröße der ausgemessenen Vorrichtung betrug 3 mm × 3 mm, ihre aktive Fläche betrug 0,73 mm2 und ihr Bemessungsstrom betrug 25 A. Zum Vergleich wurde gleichzeitig eine herkömmliche Vorrichtung experimentell produziert und ausgewertet, deren P–-Schicht 11 und P+-Schicht 3 und P-Basisschicht 4 in der aktiven Region in Kontakt miteinander stehen (im Folgenden als „herkömmliches Beispiel” bezeichnet). Die Durchbruchspannung des herkömmlichen Beispiels wird in der Tabelle der 14 gezeigt. Basierend auf den in 14 und 15 abgebildeten Ergebnissen unterschieden sich die Durchbruchspannungen nicht wesentlich, wenn die Dosiermenge für P–-Schicht 11 und die P---Schicht 12 6,0 × 1013 cm–2 oder 1,0 1013 cm–2 betrugen. Die Durchbruchspannungen lagen bei 1450 V bzw. 1451 V für das vorliegende Beispiel bzw. das herkömmliche Beispiel. Jedoch wurde bestätigt, dass, wenn ein Unterschied in der Störstellenkonzentration zwischen der P–-Schicht 11 und der P---Schicht 12 gegeben war, die Durchbruchspannung beim herkömmlichen Beispiel reduziert wurde.
  • Die Struktur der P–-Schicht 11 und der P---Schicht 12 der Vorrichtung im vorliegenden Beispiel wurden so entworfen, dass ihre Durchbruchspannung bei 1400 V oder mehr bei den oben genannten Dosiermengen beträgt. Durch dieses Ergebnis wird bei der Vorrichtungsstruktur des vorliegenden Beispiels die Durchbruchspannung nicht wesentlich beeinflusst, selbst wenn ein Unterschied in der Störstellenkonzentration zwischen der P–-Schicht 11 und der P---Schicht 12 gegeben ist. Im Gegensatz dazu kann man erkennen, dass die Durchbruchspannung bei der Vorrichtungsstruktur des herkömmlichen Beispiels, deren P–-Schicht 11, P+-Schicht 3 und P-Basisschicht 4 in der aktiven Region miteinander in Kontakt stehen, um ungefähr 100 V reduziert wird, wenn die Dosierungsmenge sich um 20% unterscheidet. Insbesondere werden die P–-Schicht 11 und die P---Schicht 12 durch das Ionenimplantationsverfahren bei geringen Konzentrationen gebildet und somit werden für gewöhnlich Unterschiede in der Störstellenkonzentration nach der Ionenimplantation erzeugt. Basierend darauf kann man erkennen, dass in der Vorrichtung gemäß der vorliegenden Erfindung die Durchbruchspannung nicht wesentlich bezüglich der von dem Ionenimplantationsprozess verursachten Unterschiede variiert und dass die Vorrichtung eine ausreichende Durchbruchspannung aufweist.
  • Eine Kurzschlussfähigkeit wurde an der Vorrichtung gemäß des vorliegenden Beispiels gemessen. 12 bildet ein Auswertungsergebnis einer Ausschaltdurchbruchfähigkeit des SiC-MOSFETs des vorliegenden Beispiels ab. 13 ist eine Tabelle, die die Durchbruchspannungen zeigt, die erhalten werden, wenn die Dosiermengen für die P–-Schicht 11 und die P---Schicht 12 des vorliegenden Beispiels variiert werden (1.200 V/25 A Messung). Die Spannung bzw. äußere Spannung wird direkt zwischen Source und Drain angelegt und in diesem Zustand wurde eine Spannung von Vg = 20 V an die Gateelektrode angelegt und es wurde ausgewertet, wie viele μs lang die Vorrichtung nicht durchbricht. Die Stromquellenspannung wurde auf Vds = 800 V eingestellt und die Temperatur der Messung wurde auf 175°C eingestellt. Das schematische Diagramm der gemessenen Wellenform ist als 12 abgebildet.
  • Wie in 12 abgebildet, zeigte die Vorrichtung gemäß des vorliegenden Beispiels eine ausreichende Eigenschaft, dass die Vorrichtung nicht durchbrach, selbst wenn der höchste Strom von 250 A durchgeführt wurde, was 5 mal so viel war wie der Bemessungsstrom, und dass sie 15 μs lang nicht durchbrach. Als die Abschaltfähigkeit weiter ausgewertet wurde, wurde wie in 13 abgebildet die Spannung zwischen Source und Drain bei 1630 V (der durch Vclamp P in 13 repräsentierten Spannung) abgeklemmt und es wurde bestätigt, dass ein Strom von 100 A (ein Strom, der 4 Mal so groß ist wie der Bemessungsstrom) bei 150°C ohne jeglichen Schaden geschaltet werden konnte.
  • Basierend darauf kann man erkennen, dass in Bezug auf nicht nur die statische Durchbruchspannung sondern auch die dynamische Widerstandsfähigkeit sowie die Kurzschlussfähigkeit und die Abschaltfähigkeit die Vorrichtung gemäß der vorliegenden Erfindung von vom Herstellungsprozess verursachten Unterschieden im Wesentlichen nicht beeinflusst wird und dass eine Vorrichtung realisiert werden kann, die eine extrem hohe Widerstandsfähigkeit aufweist.
  • Die Auswertung wurde auch für Vorrichtungen durchgeführt, bei denen Oberflächen, die um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf eine Oberfläche, deren kristallographische Ebenenindizes (000-1) lauteten, gewinkelt waren, jeweils als Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 gewählt wurden. Die n-Typ-SiC-Schicht 2 wurde auf dieser Hauptfläche ähnlich dem ersten Beispiel ausgebildet. Und eine Vorrichtungsstruktur, die identisch zu derjenigen des ersten Beispiels ist, wurde gebildet. Im Ergebnis wurden die gleichen Eigenschaften wie diejenigen des ersten Beispiels erzielt und diese waren hervorragend.
  • (Zweites Beispiel)
  • Ein zweites Beispiel wird nun beschrieben. Ein SiC-MOSFET wurde hergestellt, der eine Bemessungsspannung von 1200 V und eine Bemessungsstrom von 25 A aufweist, wobei derselbe Herstellungsprozess wie derjenige des ersten Beispiels verwendet wurde. Jedoch wurde in dem zweiten Beispiel eine Oberfläche als Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 gewählt, die um ungefähr 4 Grad bezüglich einer Oberfläche, deren kristallographische Ebenenindizes (0001) betrugen, gewinkelt ist; die n-Typ-SiC-Schicht 2, die Stickstoff bei ungefähr 1,8 × 1016 cm–3 enthält, wurde epitaktisch gezüchtet, so dass sie eine Dicke von ungefähr 10 μm auf der Hauptfläche aufwies. Die anderen Prozesse, Zellenstrukturen und die Kantenendstruktur des zweiten Beispiels waren dieselben wir diejenigen des ersten Beispiels.
  • Die Durchbruchspannung, Kurzschlussfähigkeit und Abschaltfähigkeit wurden für eine gemäß dem zweiten Beispiel hergestellte Vorrichtung ausgewertet. Im Ergebnis wurde bestätigt, dass im Wesentlichen die gleichen Eigenschaften wie diejenigen des ersten Beispiels erzielt wurde. Die Auswertung wurde auch durchgeführt für Vorrichtungen, für die Oberflächen als Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 gewählt wurden, die um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf einer Oberfläche, deren kristallographische Ebenenindizes (0001) lauteten, gewinkelt bzw. geneigt waren. Die n-Typ-SiC-Schicht 2 wurde auf dieser Hauptfläche ähnlich zum zweiten Beispiel gebildet; und eine Vorrichtungsstruktur, die identisch zu derjenigen des zweiten Beispiels war, wurde gebildet. Im Ergebnis wurden dieselben Eigenschaften wie diejenigen des zweiten Beispiels erzielt und diese waren hervorragend.
  • (Drittes Beispiel)
  • Ein drittes Beispiel wird beschrieben. In dem dritten Beispiel wurde ein n-Typ-Halbleitersubstrat 1 aus SiC bereitgestellt. In diesem Fall wurde der Niedrigwiderstands-SiC-Halbleiter (n-Typ-Halbleitersubstrat) 1 vorbereitet, der Stickstoff mit ungefähr 2 × 1019 cm–3 als Störstellen enthielt. Eine um ungefähr 4 Grad in Bezug auf eine Oberfläche, deren kristallographische Ebenenindizes (000-1) lauteten, geneigte Oberfläche wurde als Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 eingestellt und die n-Typ-SiC-Schicht 2, die Stickstoff bei ungefähr 1,8 × 1016 cm–3 enthielt, wurde epitaktisch gezüchtet, so dass sie eine Dicke von ungefähr 10 μm auf dieser Hauptoberfläche aufwies. Die p-Basisschicht 4 wurde durch das Ionenimplantationsverfahren gebildet und wies eine Breite von ungefähr 13 μm und eine Tiefe von 0,5 μm in der Oberflächenschicht der n-Typ-SiC-Schicht 2 auf. Aluminium wurde als Störstelle ionenimplantiert in der Ionenimplantation zum Bilden der P-Basisschicht. Die Dosismenge wurde dafür so eingestellt, dass die Störstellenkonzentration der P-Basisschicht 4 1,0 × 1016 cm–3 betrug. Die n+-Quellenschicht 7 und die P+-Kontaktschicht 8 wurden selektiv innerhalb der P-Basisschicht 4 gebildet und danach wurde ein Aktivierungsannealing dafür ausgeführt. Die Wärmebehandlungstemperatur des Aktivierungsannealings wurde auf 1.620°C eingestellt und die Zeitdauer dafür wurde auf 2 Minuten eingestellt. Anschließend wurde der Gateoxidfilm durch thermische Oxidation so ausgebildet, dass er eine Dicke von 100 nm hatte und einem Annealing in einer Wasserstoffatmosphäre bei ungefähr 1.30°C unterzogen. Eine mit Phosphor dotierte polykristalline Siliziumschicht wurde als Gateelektrode auf dem Gateoxidfilm ausgebildet und das Bemustern der Gateelektrode wurde durchgeführt. Anschließend wurde Phosphorglas mit einer Dicke von 1,0 μm als ein Zwischenschichtisolierfilm, der die Gateelektrode bedeckte, abgelagert, und dafür wurden ein Bemustern und eine Wärmebehandlung durchgeführt. 1% Silizium enthaltendes Aluminium wurde als Vorderseitenelektrode mit einer Dicke von 5 μm auf der Oberfläche des Zwischenschichtisolierfilms unter Verwendung des Sputterverfahrens abgelagert. Nickel (Ni) wurde als ein Film auf der Rückseite des n-Typ-Halbleitersubstrats 1 abgelagert und die Wärmebehandlung wurde bei 970°C durchgeführt. Anschließend wurde Ti/Ni/Au als ein Film abgelagert. Die Vorrichtung wurde nach Auftragen eines Passivierungsfilms zum Schützen der Vorderseitenvorrichtung bzw. der Vorderseite der Vorrichtung fertiggestellt.
  • In der Kantenendstruktureinheit wurden nach Ausbilden der P-Basisschicht 4 Aluminiumionen als die P–-Schicht 11 außerhalb der P-Basisschicht 4 implantiert. Hier wurde die Implantation bei einer Position 0,2 μm von der P-Basisschicht 4 in der aktiven Region durchgeführt. Die Dosiermenge wurde hier auf 6,0 × 1013 cm–2 eingestellt. Zum Ausbilden der P---Schicht 12 außerhalb davon wurden Aluminiumionen implantiert, so dass sie eine geringere Konzentration von 1,0 × 1013 cm–2 hatten. Das Aktivierungsannealing für die P–-Schicht 11 und die P---Schicht 12 wurde in ähnlicher Weise wie oben bei der Wärmebehandlungstemperatur von 1.620°C und für eine Zeitdauer von 2 Minuten durchgeführt. Um Unterschiede in Ionenimplantationskonzentrationen der P–-Schicht 11 und der P---Schicht 12 zu simulieren, wurden solche Vorrichtungen gleichzeitig experimentell produziert als diejenigen Vorrichtungen, bei denen die Ionenimplantationsmengen um Beträge, die größer oder gleich ±50% bezüglich der oben genannten Ionenimplantationsmengen variierten.
  • Die Durchbruchspannung wurde für die elektrischen Eigenschaften des wie oben hergestellten SiC-MOSFETs gemessen. Im Vergleich zur 1200 V/25 A-Bemessung wurden die Durchbruchspannungen, die erzielt wurden, wenn die Dosiermengen für die P–-Schicht 11 und die P---Schicht 12 des herkömmlichen Beispiels wie in 14 abgebildet variiert wurden, und die Durchbruchspannungen des vorliegenden Beispiels sind in 15 abgebildet. Ähnlich zum ersten Beispiel hatten die in diesem Fall vermessenen Vorrichtungen jeweils die Matrizengröße von 3 mm × 3 mm, eine aktive Fläche von 5,72 mm2 und einen Bemessungsstrom von 25 A.
  • Wie erläutert kann dieselbe Wirkung wie diejenige des ersten Beispiels erzielt werden.
  • Die Auswertung wurde auch für Vorrichtungen durchgeführt, bei denen Oberflächen als die Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 verwendet wurden, die um 0 Grad, 2 Grad, 8 Grad und 10 Grad bezüglich einer Fläche, deren kristallographische Ebenenindizes (000-1) lauteten, geneigt waren; die n-Typ-SiC-Schicht 2 wurde auf dieser Hauptfläche ähnlich zum dritten Beispiel gebildet; und eine zu derjenigen des dritten Beispiels identische Vorrichtungsstruktur wurde gebildet. Im Ergebnis wurden dieselben Eigenschaften wie diejenigen des dritten Beispiels erzielt und sie waren hervorragend.
  • (Viertes Beispiel)
  • Ein MOSFET, dessen Bemessungsspannung 1200 V betrug und dessen Bemessungsstrom 25 A betrug, wurde gemäß einem Herstellungsprozess identisch zu demjenigen des dritten Beispiels hergestellt. Jedoch wurde in einem vierten Beispiel eine Fläche als die Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 verwendet, die um ungefähr 4 Grad bezüglich einer Fläche, deren kristallographische Ebenenindizes (0001) lauteten, geneigt war. Die n-Typ-SiC-Schicht 2, die Stickstoff bei ungefähr 1,8 × 1016 cm–3 enthielt, wurde epitaktisch gezüchtet, so dass sie eine Dicke von ungefähr 10 μm auf der Hauptfläche erreichte. Andere Prozessschritte des vierten Beispiels waren dieselben wie diejenigen des dritten Beispiels. Die Durchbruchspannung, Kurzschlussfähigkeit und Abschaltfähigkeit wurden für die Vorrichtung des vierten Beispiels ausgewertet. Als Ergebnis wurde bestätigt, dass im Wesentlichen dieselben Eigenschaften wie diejenigen des dritten Beispiels erzielt wurden.
  • Die Auswertung wurde auch durchgeführt für Vorrichtungen, bei denen Oberflächen jeweils als die Hauptfläche (Vorderseite) des n-Typ-Halbleitersubstrats 1 gewählt wurden, die um 0 Grad, 2 Grad, 8 Grad und 10 Grad in Bezug auf eine Oberfläche, der kristallographische Ebenenindizes (0001) lauteten, geneigt waren; die n-Typ-SiC-Schicht 2 wurde auf dieser Hauptfläche ähnlich zum vierten Beispiel gebildet; und eine Vorrichtungsstruktur, die identisch zu derjenigen des vierten Beispiels war, wurde gebildet. Im Ergebnis wichen die Eigenschaften nicht wesentlich ab und waren hervorragend.
  • Obwohl es in dem Beispiel nicht beschrieben ist, ist es offensichtlich, dass die vorliegende Erfindung auch auf einen IGBT anwendbar ist, die ein Halbleitersubstrat eines Leitfähigkeitstyps, der anders als derjenige des MOSFET ist, verwendet, und auch auf eine Schottky-Sperrdiode (SBD) und eine PiN-Diode anwendbar ist, die jeweils solch ein Halbleitersubstrat verwendet.
  • Wie beschrieben, können gemäß der vorliegenden Erfindung ein MOSFET, ein IGBT, ein SBD und eine PiN-Diode bereitgestellt werden, die einen geringen EIN-Widerstand bzw. Einschaltwiderstand und ein hohes Durchbruchswiderstandsniveau besitzen, wobei in Bezug auf Unterschiede, die sich aus der Verarbeitung zum Zeitpunkt der Ionenimplantation für die Kantenendstruktur ungeachtet der kristallographischen Ebenenrichtung des Substrats ergeben, eine ausreichende Durchbruchspannung beibehalten wird.
  • GEWERBLICHE ANWENDBARKEIT
  • Wie beschrieben, kann die Hochspannungshalbleitervorrichtung gemäß der vorliegenden Erfindung als ein in Stromumwandlungsgerät wie einem Motorsteuerungsinverter oder einer unterbrechungsfreien Stromversorgung (UPS) verwendete Leistungshalbleitervorrichtung genutzt werden.
  • Bezugszeichenliste
    • 1
    n-Typ-Halbleitersubstrat
    2
    n-Typ-SiC-Schicht
    3
    P+-Schicht
    4
    P-Typ-Basisschicht
    6
    N-Schicht
    7
    N+-Sourceschicht bzw. N+-Quellenschicht
    8
    P+-Kontaktschicht
    11
    P–-Schicht
    12
    P---Schicht

Claims (6)

  1. Hochspannungshalbleitervorrichtung, enthaltend: ein Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps; eine Halbleiterschicht (2) eines ersten Halbleitfähigkeitstyps, die auf einer Vorderseite des Halbleitersubstrat (1) angeordnet ist und eine Störstellenkonzentration aufweist, die geringer als diejenige des Halbleitersubstrats (1) ist; eine Halbleiterschicht (3) eines zweiten Leitfähigkeitstyps, die selektiv in einer Oberflächenschicht der Halbleiterschicht (2) des ersten Leitfähigkeitstyps angeordnet ist; eine Basisschicht (4) eines zweiten Leitfähigkeitstyps, die eine Störstellenkonzentration hat, die geringer ist als diejenige der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, und die auf der Halbleiterschicht (2) des ersten Leitfähigkeitstyps und der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps angeordnet ist; eine Source-Region (7) des ersten Leitfähigkeitstyps, die selektiv innerhalb der Basisschicht (4) angeordnet ist; eine Topfregion (6) des ersten Leitfähigkeitstyps, die die Basisschicht (4) von einer Oberfläche der Basisschicht (4) entlang einer Tiefenrichtung penetriert und zur Halbleiterschicht (2) des ersten Leitfähigkeitstyps reicht; eine Gateelektrodenschicht zwischen der Sourceregion (7) des ersten Leitfähigkeitstyps und der Topfregion (6) des ersten Leitfähigkeitstyps, die durch einen Gateisolierfilm in wenigstens einem Abschnitt eines freiliegenden Abschnitts der Oberfläche der Basisschicht (4) angeordnet ist; eine Sourceelektrode, die in Kontakt mit Oberflächen der Sourceregion (7) des ersten Leitertyps und der Basisschicht (4) steht; eine Drainelektrode, die auf einer Rückseite des Halbleitersubstrats (1) angeordnet ist; eine Ausnehmung, die einen Abschnitt der Basisschicht (4) in einem Kantenendabschnitt entlang einer Tiefenrichtung penetriert und bis zur Halbleiterschicht (2) des ersten Leitfähigkeitstyps reicht; und Schichten (11 und 12) des zweiten Leitfähigkeitstyps, die auf einer Oberfläche der Halbleiterschicht (2) des ersten Leitfähigkeitstyps angeordnet sind, die auf einer Unterseite der Ausnehmung freiliegt, und die jeweils eine Störstellenkonzentration aufweisen, die geringer ist als diejenige der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, wobei die Schicht (11) des zweiten Leitfähigkeitstyps in einem innersten Bereich so angeordnet ist, dass die Schicht (11) des zweiten Leitfähigkeitstyps nicht in Kontakt mit der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps und der Basisschicht (4) steht.
  2. Hochspannungshalbleitervorrichtung gemäß Anspruch 1, bei der die Halbleiterschicht (2) des ersten Leitfähigkeitstyps eine epitaktisch gezüchtete Schicht ist, die Halbleiterschicht (3) des zweiten Leitfähigkeitstyps eine Diffusionsschicht ist, die unter Verwendung eines Ionenimplantationsverfahrens gebildet worden ist, die Basisschicht (4) eine epitaktisch gewachsene Schicht ist, die Sourceregion (7) des ersten Leitfähigkeitstyps eine Diffusionsschicht ist, die unter Verwendung eines Ionenimplantationsverfahrens gebildet wurde, und die Topfregion (6) des ersten Leitfähigkeitstyps eine Diffusionsschicht ist, die unter Verwendung eines Ionenimplantationsverfahrens gebildet wurde.
  3. Hochspannungshalbleitervorrichtung gemäß Anspruch 1, der ein Abstand zwischen der Schicht (11) des zweiten Leitfähigkeitstyps im innersten Bereich und der Halbleiterschicht (3) des zweiten Leitfähigkeitstyps und der Basisschicht (4) 20 μm oder weniger beträgt.
  4. Hochspannungshalbleitervorrichtung gemäß irgendeinem der Ansprüche 1 bis 3, bei der ein Halbleitermaterial Siliziumcarbid ist.
  5. Hochspannungshalbleitervorrichtung gemäß Anspruch 4, bei der die Vorderseite des Halbleitersubstrats (1) eine Oberfläche parallel zu einer Oberfläche ist, deren kristallographische Ebenenindizes (000-1) sind, oder die parallel zu einer Oberfläche ist, die um einen Winkel bis zu 10 Grad bezüglich einer solchen Oberfläche verkippt ist.
  6. Hochspannungshalbleitervorrichtung gemäß Anspruch 5, bei der die Vorderseite des Halbleitersubstrats (1) eine Fläche ist, die parallel zu einer Fläche liegt, deren kristallographische Ebenenindizes (0001) betragen, oder die parallel zu einer Ebene liegt, die um einen Winkel bis zu 10 Grad diesbezüglich verkippt ist.
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