DE112013002213T5 - Halbleitereinrichtung - Google Patents

Halbleitereinrichtung Download PDF

Info

Publication number
DE112013002213T5
DE112013002213T5 DE112013002213.3T DE112013002213T DE112013002213T5 DE 112013002213 T5 DE112013002213 T5 DE 112013002213T5 DE 112013002213 T DE112013002213 T DE 112013002213T DE 112013002213 T5 DE112013002213 T5 DE 112013002213T5
Authority
DE
Germany
Prior art keywords
region
conductivity type
semiconductor
layer
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112013002213.3T
Other languages
English (en)
Inventor
c/o FUJI ELECTRIC CO. LTD. Iwamuro Noriyuki
c/o FUJI ELECTRIC CO. LTD. Hoshi Yasuyuki
c/o FUJI ELECTRIC CO. LTD. Harada Yuichi
c/o National Institute of Adva Harada Shinsuke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of DE112013002213T5 publication Critical patent/DE112013002213T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Abstract

In einer aktiven Region (100a) sind p+-Regionen (3) selektiv in einer Oberflächenschicht einer n–-Driftschicht (2) auf einem n+-Halbleitersubstrat (1) angeordnet. Eine p-Basisschicht (4) ist auf Oberflächen der n–-Driftschicht (2) und dem P+-Regionen (3) angeordnet und eine MOS-Struktur ist auf die p-Basisschicht (4) angeordnet. In einem anderen Bereich der aktiven Region (100a) ist eine p+-Region (33) so angeordnet, dass sie in Kontakt mit der Sourceelektrode (10) auf den p+-Regionen (3) steht. In einer Kantenendstrukturregion (100) ist eine JTE-Struktur (13), die wenigstens eine P–-Region (21) aufweist, separat von den P+-Regionen (3) und der p-Basisschicht (4) angeordnet, so dass sie die aktive Region (100a) umgibt. Die P–-Region (21) steht in Kontakt mit der P+-Region (33) in einem Bereich, in dem die MOS-Struktur nicht gebildet ist, in der Nähe der Grenze zwischen der aktiven Region (100a) und der Kantenendstrukturregion (100b). Dies gestattet das Bereitstellen einer Halbleitereinrichtung, die eine Einrichtungsstruktur aufweist, die stabil hohe Durchbruchsspannungseigenschaften zeigt und einen geringen Einschaltwiderstand aufweist.

Description

  • GEBIET DER TECHNIK
  • Die vorliegende Erfindung betrifft eine Halbleitereinrichtung.
  • TECHNISCHER HINTERGRUND
  • Silizium(Si)-Einkristalle werden herkömmlich als Materialbestandteil für Leistungshalbleitereinrichtungen verwendet, die eine hohe Durchbruchsspannung und einen hohen Strom bzw. Starkstrom steuern. Die Leistungshalbleitervorrichtungen zerfallen in mehrere Typen wie z. B. bipolare Transistoren, isolierte bipolare Gate-Transistoren (IGBTs), Isolator-Gate-Feldeffekttransistoren (MOSFETs), Schottky-Sperrdioden (SBDs) und P-intrinsisch-N (PiN-Dioden), die selektiv abhängig von der beabsichtigen Verwendung verwendet werden.
  • Zum Beispiel können bipolare Transistoren und IGBTs nicht mit Hochgeschwindigkeit geschaltet werden, obwohl ihre höhere Stromdichte einen im Vergleich zu MOSFETs höheren Strom gestattet. Zum Beispiel ist die Verwendung bipolarer Transistoren auf eine Schaltfrequenz von mehreren kHz begrenzt und die Verwendung von IBGTs ist auf ungefähr 20 kHz begrenzt. Andererseits können Leistungs-MOSFETs mit hoher Geschwindigkeit bis zu mehreren MHz betrieben werden, obwohl ihre geringere Stromdichte es schwerer macht, einen im Vergleich zu bipolaren Transistoren und IGBTs höheren Strom zu verarbeiten.
  • Weil jedoch eine Leistungshalbleitereinrichtung, die sowohl Starkstrom als auch eine Hochgeschwindigkeitsleistung unterstützt, auf dem Markt stark nachgefragt wird, wurden Versuche unternommen, IBGTs und Leistungs-MOSFETs zu verbessern, die wesentlich nahe an den Materialbegrenzungen entwickelt worden sind. Von solchen Leistungshalbleitereinrichtungen wird eine Querschnittsstruktur eines herkömmlichen MOSFET beschrieben. 17 ist eine Querschnittsansicht einer Konfiguration eines herkömmlichen MOSFET. Wie in 17 abgebildet, hat ein herkömmlicher MOSFET eine n–-Driftschicht 102, die auf einer Vorderfläche eines n+-Halbleitersubstrats 101 angeordnet ist und als eine n+-Drain-Schicht wirkt, und eine p-Basisregion 103, die selektiv in einer Oberflächenschicht der n–-Drift-Schicht 102 angeordnet ist.
  • Eine n+-Quellregion bzw. n+-Source-Region 104 ist selektiv in einer Oberflächenschicht der p-Basisregion 103 angeordnet. Eine Gateelektrode 106 ist durch einen Gate-Isolierfilm 105 hindurch auf einer Oberfläche eines Abschnitts der p-Basisregion 103 angeordnet, die zwischen der n–-Drift-Schicht 102 und der n+-Source-Region 104 liegt. Eine Source-Elektrode 107 steht in Kontakt mit der p-Basisregion 103 und der n+-Source-Region 104. Eine Drain-Elektrode 108 ist auf einer rückwärtigen Oberfläche des n+-Halbleitersubstrats 101 angeordnet. Ferner haben vor kurzem Superjunction-MOSFETs bzw. Kompensations-MOSFETs, die eine als eine parallele p-n-Schicht mit p-Typ-Regionen und n-Typ-Regionen, die alternierend und wiederholt angeordnet sind, konfigurierte Drift-Schicht aufweisen, Aufmerksamkeit erregt (siehe nicht Patent-Literatur-Dokumente 1 und 2).
  • Die Superjunction-MOSFETs sind dafür bekannt, dass sie theoretisch von Fujihira 1997 wie in Nichtpatentliteratur 1 beschrieben vorgeschlagen wurden und als CoolMOSFET von Deboy et al. 1998 wie in Nichtpatentliteratur 2 beschrieben erstmals produziert wurden. Die Superjunction-MOSFETs sind dadurch gekennzeichnet, dass säulenartige p-Schichten, die eine longitudinale Gestalt in einer Substrattiefenrichtung in der n–-Drift-Schicht in vorbestimmten Intervallen so angeordnet sind, dass sie den Ein-Widerstand bzw. Einschaltwiderstand dramatisch verbessern, ohne dass die Durchbruchsspannungseigenschaften zwischen Source und Drain verschlechtert werden.
  • Halbleitermaterialien, die Silizium ersetzen, werden in Bezug auf Leistungshalbleitereinrichtungen studiert und Siliziumcarbid (SiC) erregt Aufmerksamkeit als ein Halbleitermaterial, das zum Herstellen (Fabrizieren) einer nächsten Generation von Leistungshalbleitereinrichtungen mit hervorragender niedriger Ein-Spannung bzw. Einschaltspannung, Hochgeschwindigkeitseigenschaften und Hochtemperatureigenschaften verwendet werden können (siehe Nichtpatentliteratur 3). Der Grund dafür ist, dass Siliziumcarbid ein chemisch sehr stabiles Halbleitermaterial mit einer großen Bandlücke von 3 eV ist und sehr stabil als ein Halbleiter selbst bei hohen Temperaturen verwendet werden kann. Ein anderer Grund ist, dass Siliziumcarbid ein kritisches elektrisches Feld aufweist, das zehnmal höher ist als das von Silizium und somit den Einschaltwiderstand ausreichend gering machen kann.
  • Wie oben beschrieben, ist Siliziumcarbid ein Halbleitermaterial, das sehr wahrscheinlich die Materialgrenze von Silizium überschreitet und von dem man daher größtenteils annimmt, dass es vermehrt in Leistungshalbleitern oder insbesondere MOSFETs in Zukunft verwendet werden wird. Gemäß seinen Merkmalen nimmt man an, dass Siliziumcarbid insbesondere eine geringeren Einschaltwiderstand erzielt, und man erwartet, dass ein vertikaler SiC-MOSFET realisiert wird, der einen geringeren Einschaltwiderstand mit einer hohen Durchbruchsspannungseigenschaft realisiert wird. Eine Querschnittsansicht der Struktur eines typischen vertikalen SiC-MOSFET ist dieselbe wie diejenige eines vertikalen MOSFET, der Silizium als ein Halbleitermaterial verwendet und in 17 abgebildet ist.
  • Man nimmt an, dass ein auf diese Weise geformter vertikaler SiC-MOSFET als eine Schalteinrichtung mit geringem Einschaltwiderstand verwendet werden kann, die mit hoher Geschwindigkeit in Leistungsumformvorrichtungen wie z. B. einem Inverter für Motorsteuerung oder eine unterbrechungsfreie Stromversorgung (UPS) verwendet wird. Wenn jedoch eine Hochspannung zwischen einer Quelle (Source) und einer Senke (Drain) angelegt wird, wird die Hochspannung nicht nur an eine aktive Region, durch die während der Einschaltzeit Strom fließt, sondern auch an eine Kantenendstrukturregion, die in einem Randbereich der aktiven Region angeordnet ist und die die Durchbruchsspannung stützt, angelegt. Wenn eine Hochspannung angelegt wird, weist die Kantenendstrukturregion eine Mangelschicht auf, die sich in einer seitlichen Richtung (einer zu der Substrathauptebene parallele Richtung) ausbreitet, und somit empfindlich für eine elektrische Ladung auf der Substratoberfläche ist. Im Ergebnis können die Durchbruchseigenschaften instabil werden.
  • Eine Übergangsendstruktur (JTE: Junction Termination Extension) ist bekannt als eine Struktur, die solch ein Problem ausräumt und eine p-Typ-Region aufweist, die um einen Eckbereich einer p-Basisregion herum geformt ist, um ein elektrisches Feld auf der Kantenendstrukturregion aufzuheben oder zu verteilen, um die Durchbruchsspannung der gesamten Halbleitereinrichtung zu verbessern (siehe z. B. Nichtpatentliteraturdokumente 4 und 5), und die Struktur wird auch auf Halbleitereinrichtungen angewandt, die Siliziumcarbid als ein Halbleitermaterial verwenden (siehe z. B. Patentdokumente 1 bis 3).
    • Nichtpatentliteratur 1: T. Fujihira, „Theory of Semiconductor Superjunctions Devices”, Japanese Journal of Applied Physics, Bd. 36, Teil 1, Nr. 10, S. 6251–6262, 1997
    • Nichtpatentliteratur 2: G. Deboy et al., „A New Generation of High Voltage MOSFETs Breaks the Limit Line of Silicon”, IEEE International Electron Devices Meeting (IEDM), (USA), Dezember 1998, S. 683–685
    • Nichtpatentliteratur 3: K. Shenai et al., „Optimum Semiconductors for High-Power Electronics”, IEEE Transactions an Electron Devices, Bd. 36, Nr. 9, September 1989, S. 181–1823
    • Nichtpatentliteratur 4: T. K. Wang et al., „Effect of Contact Resistivities and Interface Properties an the Performance of SiC Power Devices”, IEEE International Symposium an Power Semiconductor Devices and ICs (ISPSD), 1992, S. 303–308
    • Nichtpatentliteratur 5: V. A. K. Temple, „Junction Termination Extension for Near-Ideal, Breakdown Voltage in p. n. Junctions”, IEEE Transactions an Electron Devices, B. d. 33, Nr. 10, Oktober 1986, S. 1601–1608
  • OFFENBARUNG DER ERFINDUNG
  • VON DER ERFINDUNG ZU LÖSENDE AUFGABE
  • Jedoch haben JTE-Strukturen ein Problem in Bezug auf eine merkliche Verschlechterung der Durchbruchsspannungseigenschaften aufgrund von Veränderungen bzw. Variationen in der Unreinheitskonzentration bzw. Störstellenkonzentration einer p-Typ-Region, die um einen Eckbereich einer p-Basisregion herum gebildet ist. Dieses Problem besteht, seitdem die Struktur auf eine Halbleitereinrichtung, die Silizium als ein Halbleitermaterial verwendet, angewandt wurde und man nimmt an, dass dasselbe Problem in einer Halbleitereinrichtung auftritt, die Siliziumcarbid als eine Halbleitereinrichtung verwendet.
  • Es ist eine Zielsetzung der vorliegenden Erfindung, eine Halbleitereinrichtung bereitzustellen, die eine Halbleitereinrichtungsstruktur aufweist, die stabil hohe Durchbruchsspannungseigenschaften zeigt, so dass die Probleme der oben beschriebenen herkömmlichen Technologie ausgeräumt werden. Es ist eine weitere Zielsetzung der vorliegenden Erfindung, eine Halbleitereinrichtung bereitzustellen, die einen geringen Einschaltwiderstand aufweist, um die Probleme der oben beschriebenen herkömmlichen Technologie auszuräumen.
  • MITTEL ZUM LÖSEN DER AUFGABE
  • Um die oben genannten Probleme zu lösen und eine Zielsetzung zu erreichen, ist eine Halbleitereinrichtung, die eine aktive Region hat, die auf einem Halbleitersubstrat angeordnet ist; und eine Kantenendstrukturregion, die auf dem Halbleitersubstrat angeordnet ist, um die aktive Region zu umgeben, durch das Folgende gekennzeichnet. Die aktive Region enthält: eine Halbleiterschicht vom ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat angeordnet ist und eine Störstellenkonzentration aufweist, die geringer als die Halbleitersubstrats ist; eine erste Halbleiterregion vom zweiten Leitfähigkeitstyp, die selektiv in einer Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp angeordnet ist, um eine Grenze zwischen der aktiven Region und der Kantenendstrukturregion zu erreichen, wobei die Oberflächenschicht der Halbeiterschicht vom ersten Leitfähigkeitstyp auf einer dem Halbleitersubstrats gegenüberliegenden Seite liegt; eine Eingabeelektrode bzw. Inputelektrode, die elektrisch mit der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp verbunden ist; eine Vorderseiteneinrichtungsstruktur, die wenigstens aus der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und der Inputelektrode aufgebaut ist; eine Ausgabeelektrode bzw. Output-Elektrode, die auf einer rückwärtigen Oberfläche des Halbleitersubstrats angeordnet ist; und eine zweite Halbleiterregion vom zweiten Leitfähigkeitstyp, die in einer Region angeordnet ist, die eine Region ausschließt in der die Vorderseiteneinrichtungsstruktur angeordnet ist, und die so gebildet ist, dass sie in Kontakt mit der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und bis zu einer Grenzposition zwischen der aktiven Region und der Kantenendstrukturregion steht. Die Kantenendstrukturregion enthält eine Mehrzahl dritter Halbleiterregionen vom zweiten Leitfähigkeitstyp, die in der Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp angeordnet sind und getrennt von der Grenze zwischen der aktiven Region und der Kantenendstrukturregion sind und eine Störstellenkonzentration aufweisen, die geringer als diejenige der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp, wobei die Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp auf der dem Halbleitersubstrat gegenüberliegenden Seite ist. Die zweite Halbleiterregion vom zweiten Leitfähigkeitstyp steht in Kontakt mit der Input-Elektrode. Unter der Mehrzahl von dritten Halbleiterregionen des zweiten Leitfähigkeitstyp ist wenigstens die dritte Halbleiterregion vom zweiten Leitfähigkeitstyp, die am nächsten an der aktiven Region liegt, elektrisch mit der zweiten Halbleiterregion vom zweiten Leitfähigkeitstyp in der Nähe bzw. Nachbarschaftsgrenze zwischen der aktiven Region und der Kantenendstrukturregion verbunden.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass die vorderseitige Oberflächeneinrichtungsstruktur bzw. Vorderseiteneinrichtungsstruktur ferner aus Folgendem aufgebaut ist: einer Halbleiterschicht vom zweiten Leitfähigkeitstyp, die auf der Halbleiterschicht vom ersten Leitfähigkeitstyp und der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp angeordnet ist und eine Störstellenkonzentration aufweist, die geringer als diejenige der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp ist; eine vierte Halbleiterregion vom ersten Leitfähigkeitstyp, die selektiv auf einer Oberflächenschicht der Halbleiterschicht vom zweiten Leitfähigkeitstyp gebildet ist, wobei die Oberflächenschicht der Halbleiterschicht vom zweiten Leitfähigkeitstyp auf einer der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp gegenüberliegenden Seite liegt; eine fünfte Halbleiterregion vom ersten Leitfähigkeitstyp, die die Halbleiterschicht vom zweiten Leitfähigkeitstyp in einer Tiefenrichtung zur Halbleiterschicht vom ersten Leitfähigkeitstyp hin penetriert; eine Gateelektrode, die durch einen Gate-Isolierfilm hindurch auf einer Oberfläche eines Abschnitts der Halbleiterschicht vom zweiten Leitfähigkeitstyp angeordnet ist, wobei der Abschnitt der Halbleiterschicht vom zweiten Leitfähigkeitstyp zwischen der vierten Halbleiterregion des ersten Leitfähigkeitstyps und der fünften Halbleiterregion des ersten Leitfähigkeitstyps liegt; und die Input-Elektrode, die in Kontakt mit der vierten Halbleiterregion vom ersten Leitfähigkeitstyp und der Halbleiterschicht vom zweiten Leitfähigkeitstyp steht.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass die Mehrzahl der dritten Halbleiterregionen vom zweiten Leitfähigkeitstyp separat von der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und der Halbleiterschicht vom zweiten Leitfähigkeitstyp angeordnet ist.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass die Mehrzahl dritter Halbleiterregionen vom zweiten Leitfähigkeitstyp, wenigstens die dritte Halbleiterregion vom zweiten Leitfähigkeitstyp, die am nächsten an der aktiven Region liegt, einen Endabschnitt aufweist, der der aktiven Region gegenüberliegt und von einem Endabschnitt der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp um einen Abstand von 20 μm oder weniger getrennt ist, wobei der Endabschnitt der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp der Kantenendstruktur gegenüberliegt.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass unter der Mehrzahl der dritten Halbleiterregionen vom zweiten Leitfähigkeitstyp wenigstens die dritte Halbleiterregion vom zweiten Leitfähigkeitstyp, die am nächsten an der aktiven Region liegt, einen Endabschnitt aufweist, der der aktiven Region gegenüberliegt und um einen Abstand von 20 μm oder weniger von dem Endabschnitt der Halbleiterschicht vom zweiten Leitfähigkeitstyp getrennt ist, wobei der Endabschnitt der Halbleiterschicht vom zweiten Leitfähigkeitstyp der Kantenendstruktur gegenüberliegt.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass die Halbleiterschicht vom zweiten Leitfähigkeitstyp eine Epitaxieschicht bzw. epitaktische Schicht ist, die durch ein epitaktisches Wachstumsverfahren bzw. Zuchtverfahren gebildet wurde.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass die Halbleiterschicht vom ersten Leitfähigkeitstyp eine epitaktische Schicht ist, die durch ein epitaktisches Wachstumsverfahren bzw. Zuchtverfahren gebildet wurde.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass die erste Halbleiterregion vom zweiten Leitfähigkeitstyp, die vierte Halbleiterregion vom ersten Leitfähigkeitstyp und die fünfte Halbleiterregion vom ersten Leitfähigkeitstyp Störstellendiffusionsregionen sind, die durch ein Ionenimplanationsverfahren gebildet wurden.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass das Halbleitersubstrat aus Siliziumcarbid hergestellt ist.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass eine Vorderseite bzw. vordere Oberfläche des Halbleitersubstrats parallel zu einer [000-1]-Ebene oder einer um 10 Grad oder weniger relativ zu der [000-1]-Ebene verkippten Ebene liegt.
  • In der oben beschriebenen Erfindung ist die Halbleitereinrichtung gemäß der vorliegenden Erfindung ferner dadurch gekennzeichnet, dass eine Vorderfläche bzw. vorderseitige Oberfläche des Halbleitersubstrats parallel zu einer [0001]-Ebene oder eine Ebene, die um 10 Grad oder weniger relativ zu der [0001]-Ebene verkippt ist, liegt.
  • Gemäß der oben beschriebenen Erfindung können hohe Durchbruchsspannungseigenschaften stabil ohne Beeinflussung der Durchbruchsspannung aufgrund der Störstellenkonzentration und der Struktur der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und der Halbleiterschicht der aktiven Region vom zweiten Leitfähigkeitstyp unabhängig von Variationen der Störstellenkonzentration der mehreren dritten Halbleiterregionen vom zweiten Leitfähigkeitstyp, die JTE-Struktur bilden, erzielt werden, wenn wenigstens die dritte Halbleiterregion vom zweiten Leitfähigkeitstyp, die am nächsten zur aktiven Region unter den mehreren dritten Halbleiterregionen vom zweiten Leitfähigkeitstyp liegt, in Kontakt mit der zweiten Halbleiterregion vom zweiten Leitfähigkeitstyp nur in einem Bereich, der nicht mit einer Vorderseiteneinrichtungsstruktur, wie z. B. Abschnitten unter einem Gatepad bzw. Gate-Anschluss und unter Gateverteilern, in der Nähe einer Grenze zwischen der aktiven Region und der Kantenendstruktur versehen ist, gebracht wird. Somit kann die Durchbruchsspannung durch den p-n-Übergang der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und der Halbleiterschicht und der aktiven Region vom zweiten Leitfähigkeitstyp mit der Halbleiterschicht vom ersten Leitfähigkeitstyp bestimmt werden, selbst wenn die Durchbruchsspannung, die durch die JTE-Struktur bestimmt wird, aufgrund von Variationen der Störstellenkonzentration der mehreren dritten Halbleiterregionen vom zweiten Leitfähigkeitstyp reduziert wird, und eine hohe Durchbruchsspannung kann beibehalten werden.
  • Gemäß der vorliegenden Erfindung kann die Oberfläche der Halbleiterschicht vom zweiten Leitfähigkeitstyp im Wesentlichen flach ohne eine Oberflächenrauigkeit gestaltet werden, weil die Halbleiterschicht vom zweiten Leitfähigkeitstyp durch ein epitaktisches Wachstums- bzw. Zuchtverfahren gebildet wird. Und somit kann die Kanalmobilität bzw. Kanalbeweglichkeit extrem hoch in einem MOS-Strukturabschnitt gestaltet werden, der aus der Halbleiterschicht vom zweiten Leitfähigkeitstyp, den Gate-Isolierfilm und der Gateelektrode besteht. Gemäß der vorliegenden Erfindung kann die Hauptebene des Halbleitersubstrats selbst dann, wenn Siliziumcarbid als das Halbleitermaterial verwendet wird, zu einer zur (000-1)-Ebene parallelen Ebene, einer um 10 Grad oder weniger relativ zu der (000-1)-Ebene gekippten Ebene, einer zur (0001)-Ebene parallelen Ebene oder einer um 10 Grad oder weniger relativ zur (0001)-Ebene gekippten Ebene eingestellt werden, um die Schnittstellenzustandsdichte an der Schnittstelle zwischen dem Gate-Isolierfilm und dem Siliziumcarbidhalbleiter zu reduzieren. Als Ergebnis kann die Kanalbeweglichkeit in dem MOS-Strukturabschnitt weiter verbessert werden.
  • WIRKUNG DER ERFINDUNG
  • Die Halbleitereinrichtung gemäß der vorliegenden Erfindung produziert einen Effekt, der das Bereitstellen einer Halbleitervorrichtung ermöglicht, die eine Vorrichtungsstruktur aufweist, die stabil hohe Durchbruchsspannungseigenschaften aufweist. Die Halbleitereinrichtung gemäß der vorliegenden Erfindung bringt auch einen Effekt hervor, der das Bereitstellen einer Halbleitereinrichtung mit einem geringen Einschaltwiderstand ermöglicht.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht einer Konfiguration einer Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 2 ist eine Ebenenansicht einer Konfiguration der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 3 ist eine Querschnittsansicht einer Struktur entlang Schnittlinien A-A' und B-B' in 2;
  • 4 ist eine Querschnittsansicht entlang einer Schnittlinie C-C' in 2;
  • 5 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 6 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 7 ist eine Querschnittsansicht eines Zustands während einer Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 8 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 9 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 10 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 11 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 12 ist eine Querschnittsansicht eines Zustands während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform;
  • 13 ist eine Tabelle mit Durchbruchsspannungseigenschaften eines SiC-MOSFETs gemäß der ersten Ausführungsform;
  • 14 ist eine Tabelle mit Durchbruchsspannungseigenschaften eines SiC-MOSFET eines Vergleichsbeispiels;
  • 15 sind Wellenformen der Kurzschlussfähigkeit des SiC-MOSFET gemäß der ersten Ausführungsform;
  • 16 sind Wellenformen der Abschaltfähigkeit des SiC-MOSFET gemäß der ersten Ausführungsform; und
  • 17 ist eine Querschnittsansicht einer Konfiguration eines herkömmlichen MOSFET.
  • BESTE VORGEHENSWEISE BZW. BESTE VORGEHENSWEISEN ZUR AUSFÜHRUNG DER ERFINDUNG
  • Bevorzugte Ausführungsformen einer Halbleitereinrichtung gemäß der vorliegenden Erfindung werden detailliert unter Bezug auf die beigefügten Zeichnungen beschrieben. In dieser Beschreibung und den beigefügten Zeichnungen bedeuten Regionen, denen n bzw. p vorangestellt sind, dass die Majoritätsträger Elektronen bzw. positive Löcher sind. Zusätzlich bedeutet das Hinzufügen von +-Zeichen bzw. –-Zeichen zu n oder p, dass die Störstellenkonzentration höher bzw. geringer ist als in Schichten und Regionen ohne + bzw. –. In der folgenden Beschreibung der Ausführungsformen und der beigefügten Zeichnungen werden dieselben Bestandteile mit denselben Bezugszeichen bezeichnet und werden nicht wiederholt beschrieben. In dieser Beschreibung bedeutet bei der Erläuterung von Miller-Indizes „–” einen dem unmittelbar hinter dem „–” stehenden Index hinzugefügten Querstrich und ein negativer Index wird durch das Voranstellen von „–” an den Index repräsentiert.
  • (Erste Ausführungsform)
  • Eine Halbleitereinrichtung gemäß einer ersten Ausführungsform wird beschrieben, indem als ein SiC-MOSFET in einer vertikalen Ebenengatestruktur, die Siliziumcarbid (SiC) als ein Halbleitermaterial verwendet, beispielhaft herangezogen wird. 1 ist eine Querschnittsansicht einer Konfiguration der Halbleitereinrichtung gemäß der ersten Ausführungsform. 1(a) bildet die Querschnittsstruktur einer Einrichtungsstruktur in einer aktiven Region 100a, durch die ein Strom fließt, während eines Einschaltzeitpunkts (bzw. wenn die Vorrichtung eingeschaltet ist) ab. Obwohl dies nicht abgebildet ist, weist die aktive Region 100a die Einrichtungsstrukturen, die in 1(a) abgebildet sind, in einer Mehrzahl in paralleler Anordnung auf. 1(b) bildet schematisch die Querschnittsstruktur einer Kantenendstrukturregion 100b, die einen äußersten Randbereich der aktiven Region 100a umgibt und die Durchbruchsspannung stützt (im Folgenden trifft dasselbe 5 bis 12).
  • Wie in 1 abgebildet, weist die Halbleitereinrichtung gemäß der ersten Ausführungsform eine n–-Driftschicht (Halbleiterschicht vom ersten Leitfähigkeitstyp) 2 auf, die eine Epitaxieschicht, die auf einer vorderseitigen Oberfläche eines n+-Halbleitersubstrats 1, das als eine Siliziumcarbid hergestellte n+-Drainschicht bzw. n+-Senkenschicht wirkt, abgelagert ist, auf. In der aktiven Region 100a sind P+-Regionen (erste Halbleiterregionen vom zweiten Leitfähigkeitstyp) 3 selektiv in einer Oberflächenschicht der n–-Driftschicht 2 auf der dem n+-Halbleitersubstrat 1 gegenüberliegenden Seite angeordnet. Die am nächsten zu der Kantenendstrukturregion 100b gelegene P+-Region 3 ist so angeordnet, dass ein der Kantenendstrukturregion 100b gegenüberliegender Endabschnitt die Grenze zwischen der aktiven Region 100a und der Kantenendstruktur 100b erreicht. Somit sind die P+-Regionen 3 nicht in der Kantenendstrukturregion 100b angeordnet.
  • Die P+-Regionen 3 haben z. B. eine hexagonale oder rechteckige (im Folgenden als zellulär bzw. Zellenstruktur bezeichnete) ebene Form und besitzen eine planare bzw. ebene Auslegung, in der die mehreren P+-Regionen 3 in z. B. einer Matrixform angeordnet sind. Die P+-Regionen 3 können eine streifenförmige ebene Auslegung haben, die sich in einer zur Richtung der Anordnung der mehreren P+-Regionen 3 orthogonalen Richtung erstreckt. Eine p-Basisschicht (Halbleiterschicht vom zweiten Leitfähigkeitstyp) 4, die eine Epitaxieeschicht aufweist, ist auf Oberflächen der n–-Driftschicht 2 und der P+-Regionen 3 abgelagert. Die p-Basisschicht 4 ist so angeordnet, dass ein Endabschnitt, der der Kantenendstrukturregion 100b gegenüberliegt, die Grenze zwischen der aktiven Region 100a und der Kantenendstrukturregion 100b erreicht. Ein Bereich der p-Basisschicht 4 auf der P+-Region 3 hat eine n+-Sourceregion bzw. n+-Quellenregion (vierte Halbleiterregion vom ersten Leitfähigkeitstyp) 5 und eine P+-Kontaktregion 6, die selektiv in einer Oberflächenschicht auf der der P+-Region 3 gegenüberliegenden Seite vorgesehen ist.
  • Die P+-Kontaktregion 6 ist auf der Seite der n+-Sourceregion 5 angeordnet, die einer später beschriebenen n-Topfregion 7 gegenüberliegt und in Kontakt mit der n+-Sourceregion 5 steht. In einem Abschnitt der p-Basisschicht 4 auf der n–-Driftschicht 2 befindet sich die n-Topfregion (fünfte Halbleiterregion vom ersten Leitfähigkeitstyp) 7 so, dass sie die p-Basisschicht 4 in der Tiefenrichtung penetriert und die n–-Driftschicht 2 erreicht. Eine Gateelektrode 9 ist durch eine Gateisolierfilm 8 hindurch auf einer Oberfläche eines Abschnitts der p-Basisschicht 4 angeordnet, die zwischen der n+-Sourceregion 5 und der n-Topfregion 7 liegt. Eine Sourceelektrode (Eingabeelektrode) 10 steht in Kontakt mit der n+-Sourceregion 5 und der P+-Kontaktregion 6. Die Sourceelektrode 10 ist elektrisch von der Gateelektrode 9 durch einen Zwischenschichtisolierfilm 11 isoliert.
  • In der Kantenendstrukturregion 100b ist eine oder mehr P–-Region (dritte Halbleiterregionen des zweiten Leitfähigkeitstyps) auf einer Oberflächenschicht auf der Seite der n–-Driftschicht 2, die dem n+-Halbleitersubstrat 1 gegenüberliegt, so angeordnet, dass sie die aktive Region 100a umgibt und eine JTE-Struktur 13 bildet, wobei eine Störstellenkonzentration aufweist, die geringer als diejenige der P+-Regionen 3 ist. Die JTE-Struktur 13 hat einen Bereich, der in Kontakt mit den P+-Regionen 3 (oder einer p++-Region 33, die später beschrieben wird, oder beiden Regionen) (nicht abgebildet) steht, und der übrige größere Bereich ist von den P+-Regionen 3 und der p-Basisschicht 4 getrennt. Der Zwischenschichtisolierfilm 11 ist auf der JTE-Struktur 13 angeordnet. Die JTE-Struktur 13 wird später detailliert beschrieben.
  • Ein Endbereich der Sourceelektrode 10 ist mit einem Passivierungsfilm 12 bedeckt. Eine n-Schicht 14 ist zwischen dem n+-Halbleitersubstrat 1 und der n–-Driftschicht 2 so angeordnet, dass sie in Kontakt mit den n+-Halbleitersubstrat 1 und der n–-Driftschicht 2 steht. Die Störstellenkonzentration der n-Schicht 14 ist höher als die Störstellenkonzentration der n–-Driftschicht 2 und geringer als die Störstellenkonzentration des n+-Halbleitersubstrats 1. Die n-Schicht 14 dient als Feldblendenschicht (FS-Schicht), die eine Aufweitung der Verarmungsschicht unterdrückt. Eine rückseitige Oberfläche der Elektrode (Outputelektrode) 15, die als Drainelektrode wirkt, ist auf der rückwärtigen Oberfläche des n+-Halbleitersubstrats 1 angeordnet.
  • Eine Konfiguration der JTE-Struktur 13 wird detailliert unter Bezug auf 2 bis 4 beschrieben. 2 ist eine ebene Ansicht einer Konfiguration der Halbleitereinrichtung gemäß der ersten Ausführungsform. 3 ist eine Querschnittsansicht entlang Schnittlinien A-A' und B-B' in 2. 4 ist eine Querschnittsansicht entlang einer Schnittlinie C-C' in 2. 2 bildet eine planare Auslegung der aktiven Region 100a und der Kantenendstrukturregion 100b ab. 3 bildet die Querschnittsstruktur ab, wenn die P+-Regionen 3 eine zelluläre ebene Form haben und in einer Matrixform angeordnet sind und dieselbe Querschnittsstruktur entlang der Schnittlinien A-A' und B-B' gebildet sind.
  • Wie in 2 abgebildet, ist die aktive Region 100a z. B. in einem zentralen Bereich eines Halbleitertyps 100 angeordnet. Die Kantenendstrukturregion 100b ist in einem äußeren Randbereich des Halbleitertyps 100 so angeordnet, dass sie einen Randbereich der aktiven Region 100a umgibt. Der Halbleitertyp 100 wird gebildet, indem die n–-Driftschicht 2 auf einer Epitaxieschicht auf der vorderen Oberfläche des n+-Halbleitersubstrats 1 abgelagert wird. 2 bildet eine ebene Auslegung der aktiven Region 100a und die Kantenendstrukturregion 100b in einer Draufsicht von der n–-Driftschicht 2 ab. In der Nachbarschaft des zentralen Abschnitts des Halbleiterchips 100 sind ein Gatepad und Gateverteiler oberhalb der n–-Driftschicht 2 angeordnet, d. h. auf der Sourceelektrode 10 über einen dicken Isolierfilm (nicht abgebildet) hinweg.
  • Das Gatepad ist z. B. in dem zentralen Abschnitt des Halbleiterchips 100 angeordnet. Das Gatepad ist elektrisch über den Gateverteiler der Gateelektrode 9 elektrisch verbunden. Das Gatepad ist eine Aluminiumelektrode, die einen Bereich freilegt, mit dem ein Verbindungsdraht zum Herausführen der Gateelektrode 9 verbunden ist. Die Gateverteiler sind mit dem Gatepad verbunden und linear von dem Gatepad zu der Kantenendstrukturregion 100b angeordnet. Die Gateverteiler sind Aluminiumelektroden-Drähte, die Gatesignale von dem Gatepad zu den Gateelektroden 9 übertragen.
  • Die aktive Region 100a ist in mehrere Teile durch einen Abschnitt 100c unterhalb des Gatepads und Abschnitte 100d unterhalb des Gateverteilers aufgeteilt. In 3 ist die aktive Region 100a in vier Teile durch den Abschnitt 100c unter dem Gatepad und die Abschnitte 100d unter den Gateverteilern aufgeteilt. Jeder Teil der aufgeteilten aktiven Region 100a ist mit mehreren MOS(einen Isolationsgate, das einen Metall/Oxydfilm-Halbleiter aufweist)-Strukturen (vorderseitige Einrichtungsstrukturen) versehen, die die n+-Sourceregionen 5, die P+-Kontaktregionen 6, die n-Topfregionen 7, die Gateisolationsfilme 8 und die Gatelektrode 9 aufweisen.
  • Andererseits ist keine MOS-Struktur in dem Abschnitt 100c unterhalb des Gatepads und den Abschnitten 100d unterhalb der Gateverteiler ausgebildet. In dem Abschnitt 100c unterhalb des Gatepads und den Abschnitten 100d unterhalb der Gateverteiler ist eine Region (zweite (zweite Halbleiterregion vom zweiten Leitfähigkeitstyp) 33 so angeordnet, dass sie die p-Basisschicht 4 in der Tiefenrichtung hin zu den P+-Regionen 3 penetriert. Die p+-Region 33 hat dieselbe ebene Form wie der Abschnitt 100c unterhalb des Gatepads und die Abschnitte 100d unterhalb des Gateverteilers und hat z. B. eine lineare ebene Gestalt von dem Abschnitt 100c unterhalb des Gatepads zu einer Grenzposition zwischen der aktiven Region 100a und der Kantenendstrukturregion 100b. Ein Abschnitt der P+-Region 33 steht in Kontakt mit der Sourceelektrode 10 (nicht abgebildet). Die P+-Region 33 ist eine Kontaktregion, die in Kontakt mit einer P–-Region 21 und der Sourcelektrode 10, die eine später beschriebene JTE-Struktur bilden.
  • Wie in 3 und 4 abgebildet, sind in der Kantenendstrukturregion 100b die p–-Region 21 und eine p---Region 22 in einer Oberflächenschicht der n–-Driftschicht 2 auf einer dem n+-Halbleitersubstrat 1 gegenüberliegenden Seite angeordnet, um eine JTE-Struktur zu bilden. Die p–-Region 21 ist auf der am nächsten zur aktiven Region 100a gelegenen Seite angeordnet und umgibt die aktive Region 100a. Die Störstellenkonzentration der p–-Region 21 ist geringer als die Störstellenkonzentration der p-Basisschicht 4. Die p---Region 22 ist an einer Position angeordnet, die weiter von der aktiven Region 100a als von der p–-Region 21 liegt, und umgibt die p–-Region 21. Die p---Region 22 steht in Kontakt mit der p–-Region 21 und bedeckt eine Region auf der unteren Seite (der dem n+-Halbleitersubstrat 1 gegenüberliegenden Seite) der p–-Region 21. Die Störstellenkonzentration der p---Region 22 ist geringer als die Störstellenkonzentration der p–-Region 21.
  • Wie in 3 gezeigt, sind die p–-Region 21 und die p---Region 22 separat von der P+-Region 3 und der p-Basisschicht 4 angeordnet. Auf der Grenze zwischen der aktiven Region 100a und der Kantenendstrukturregion 100b beträgt ein Abstand t zwischen einem Endbereich der p–-Region 21 (dem der aktiven Region 100a gegenüberliegenden Endbereich) und Endbereichen der P+-Region 3 und der p-Basisschicht 4 (den der Kantenendstrukturregion 100b gegenüberliegenden Endbereichen) bevorzugt zum Beispiel 20 μm oder weniger. Dies erlaubt es den Wirkungen der vorliegenden Erfindung, sich bemerkbar zu machen.
  • Andererseits steht wie in 4 abgebildet in dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler in der Nachbarschaft der Grenze zwischen der aktiven Region 100a und der Kantenendstrukturregion 100b der Endbereich der p–-Region 21 (der der aktiven Region 100a gegenüberliegende Endbereich) in Kontakt mit dem Endbereich der P+-Region 3 oder der P+-Region 33 oder den Endbereichen beider Regionen. Weil die p–-Region 21 elektrisch über eine oder beide der P+-Region 3 und der P+-Region 33 mit der Sourceelektrode 10 verbunden ist, wird das elektrische Potential während des Betriebs der Halbleitereinrichtung stabilisiert. In dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unter den Gateverteilern in der Nachbarschaft der Grenze zwischen der aktiven Region 100a und der Kantenendstrukturregion 100b kann der Endbereich der p---Region 22 (dem der aktiven Region 100a gegenüberliegenden Endbereich) in Kontakt mit den Endbereich der P+-Region 3 oder P+-Region 33 oder den Endbereichen beider Regionen stehen.
  • Ein Verfahren zum Fabrizieren der Halbleitereinrichtung gemäß der ersten Ausführungsform wird beschrieben. 5 bis 12 sind Querschnittsansichten von Zuständen während der Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform. Zum Beispiel wird der Fall der Produktion (Fabrikation) eines SiC-MOSFET mit einem Bemessungsstrom bzw. Nennstrom von 25 A und einer Durchbruchsspannung von 1200 V als ein Beispiel in dieser Beschreibung herangezogen. Zuerst wird wie in 5 abgebildet das n+-Halbleitersubstrat 1, das Siliziumcarbid (SiC) aufweist, vorbereitet. Das n+-Halbleitersubstrat 1 ist ein Niedrigwiderstandssiliziumcarbideinkristallsubstrat, das zum Beispiel ungefähr 2 × 1019 cm–3 Stickstoff (N) als Störstellen aufweist. Das n+-Halbleitersubstrat 1 ist ein Siliziumcarbideinkristallsubstrat, das zum Beispiel vierlagige periodische hexagonale Kristalle aus Siliziumcarbid (4 H-SiC) aufweist.
  • Das n+-Halbleitersubstrat 1 hat eine Hauptebene, die eine [000-1]-C-Ebene ist, die zum Beispiel eine Winkelabweichung von ungefähr 4 Grad in einer <11–20>-Richtung aufweist. Auf der Hauptebene (Vorderfläche) des n+-Halbleitersubstrats 1 wird die n-Schicht 14, die als die Feldbegrenzungsschicht dient, durch ein Epitaxiewachstumsverfahren oder ein Ionenimplantationsverfahren gebildet. Auf der n-Schicht 14 des n+-Halbleitersubstrats 1 wird die n–-Driftschicht 2 epitaktisch bis zu einer Dicke von zum Beispiel ungefähr 10 μm gewachsen bzw. gezüchtet. Die n–-Driftschicht 2 kann epitaktisch so gewachsen werden, dass zum Beispiel 1,8 × 1016 cm–3 Stickstoff als Störstellen vorhanden ist.
  • Wie in 6 abgebildet werden die P+-Regionen 3 selektiv bis auf eine Tiefe von zum Beispiel ungefähr 0,5 μm in der Oberflächenschicht der n–-Driftschicht der aktiven Region durch Ionenimplantation gebildet. Bei dieser Ionenimplantation kann zum Beispiel Aluminium als Dotierung verwendet werden und eine Dosierung kann so eingestellt werden, dass eine Störstellenkonzentration von 1,0 × 1018 cm–3 in dem P+-Regionen 3 erzielt wird. Eine Breite zwischen benachbarten P+-Regionen 3 kann zum Beispiel 2 μm betragen. Eine Breite der P+-Region 3 aus Richtungsrichtung der mehreren P+-Regionen 3 kann zum Beispiel 13 μm betragen.
  • Wie in 7 abgebildet, wird die p-Basisschicht 4 auf eine Dicke von zum Beispiel 0,5 μm auf den Oberflächen der n–-Driftschicht 2 und der P+-Regionen über die aktive Region und die Kantenendstrukturregion hinweg epitaktisch gewachsen. In diesem epitaktischen Wachstum kann zum Beispiel Aluminium als Störstellen verwendet werden und eine Einfuhrmenge von Störstellen kann so eingestellt werden, dass eine Störstellenkonzentration von 2,0 × 1016 cm–3 in der der p-Basisschicht 4 erzielt wird. Wie in 8 abgebildet, wird in der Kantenendstrukturregion ein Bereich der p-Basisschicht 4 zum Beispiel eine Tiefe von 0,7 μm geätzt, um die n–-Driftschicht 2 freizulegen. Im Ergebnis wird eine Schrägkante bzw. schräge Struktur in der Kantenendstrukturregion gebildet und Bereiche der P+-Region 3 und der p-Basisschicht 4 werden freigelegt.
  • Wie in 9 abgebildet, wird der Leitfähigkeitstyp eines Bereichs der p-Basisschicht 4 auf der n–-Driftschicht 2 durch Ionenimplantation invertiert, um die n-Topfregion 7, die die p-Basisschicht 4 in der Tiefenrichtung penetriert und die n–-Driftschicht 2 erreicht, zu bilden. Bei dieser Ionenimplantation kann zum Beispiel Stickstoff als Dotierung verwendet werden und die Dosierung kann so eingestellt werden, dass eine Störstellenkonzentration von 5,0 × 1016 cm–3 in der n-Topfregion 7 erzielt wird. Die Tiefe der n-Topfregion 7 kann eine Tiefe sein, die es der n-Topfregion 7 gestattet, innerhalb der n–-Driftschicht 2 angeordnet zu sein. Die Tiefe und Breite der n-Topfregion 7 kann 1,5 μm bzw. 20 μm betragen.
  • Wie in 10 abgebildet, werden die n+-Sourceregionen 5 und die P+-Kontaktregionen 6 jeweils selektiv durch das Ionenimplantationsverfahren in den Oberflächenschichten von Bereichen der p-Basisschicht 4 auf den P+-Regionen 3 gebildet. Die P+-Region 33 wird zur selben Zeit wie die P+-Kontaktregionen 6 in dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler der p-Basisschicht 4 gebildet. Die P+-Kontaktregionen 6 und die p+-Region 3 werden so gebildet, dass sie die p-Basisschicht 4 in der Tiefenrichtung penetrieren und in Kontakt mit der n–-Driftschicht 2 gelangen. Die Reihenfolge der Bildung der n+-Sourceregionen 5, der P+-Kontaktregionen 6 und der n-Topfregion 7 kann in vielfacher Weise verändert werden. Ein Aktivierungsannealing bzw. eine Aktivierungswärmebehandlung wird dann durchgeführt. Die Aktivierungswärmebehandlung kann bei einer Temperatur von zum Beispiel 1620°C zwei Minuten lang durchgeführt werden.
  • Wie in 11 abgebildet, wird die JTE-Struktur 13 durch Ionenimplantation in der Kantenendstrukturregion gebildet. Zum Beispiel werden Aluminiumionen in die Oberflächenschicht der n–-Driftschicht 2, die durch Entfernen der p-Basisschicht 4 mittels Ätzens freigelegt wurde, implantiert, um selektiv die P–-Region 21 zu bilden. Die Dosierung der Ionenimplantation kann zum Beispiel 6,0 × 1013 cm–2 betragen. In diesem Fall wird in dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler in der Nachbarschaft der Grenze zwischen der aktiven Region 100a und der Kantenendstrukturregion die P–-Region 21 so gebildet, dass sie in Kontakt mit einer oder beider der P+-Region 3 und der P+-Region 33 steht. Andererseits wird auf der Grenze zwischen der aktiven Region 100a und der Kantenendstrukturregion, d. h. in den Bereichen, die sich von dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler unterscheiden, die P–-Region 21 an einer Position gebildet, die von der P+-Region 3 und der p-Basisschicht 4 um ungefähr 0,2 μm beabstandet ist.
  • Die mit der p–-Region 21 in Kontakt stehende p---Region 22 wird dann selektiv auf dem Äußeren der P–-Region 21 durch Ionenimplantation gebildet. Bei dieser Ionenimplantation kann zum Beispiel Aluminium als Dotierung verwendet werden und die Dosierung kann niedriger einstellt werden als die Dosierung zum Zeitpunkt der Bildung der P–-Region 21, zum Beispiel auf 1,0 × 1013 cm–2. Wie auch im Fall der P–-Region 21 kann die P---Region 22 so gebildet werden, dass sie in Kontakt mit einer oder beider der P+-Region 3 und der P+-Region 33 in dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler in der Nachbarschaft der Grenze zwischen der aktiven Region und der Kantenendstrukturregion stehen. Eine Aktivierungswärmebehandlung wird dann durchgeführt. Die Aktivierungswärmebehandlung kann zum Beispiel bei einer Temperatur von 1620°C zwei Minuten lang durchgeführt werden.
  • Wie in 12 abgebildet, wird ein SiC-Halbleiter, der auf der Vorderoberflächenseite des n+-Halbleitersubstrats 1 freiliegt, thermisch oxydiert, um den Gateisolierfilm 8 mit einer Dicke von 100 nm zu bilden. Eine Wärmebehandlung wird bei einer Temperatur von ungefähr 100°C in einer Wasserstoff(H2)-Atmosphäre durchgeführt. Eine mit Phosphor (P) dotierte polykristalline Siliziumschicht wird als die Gatelektrode 9 gebildet. Nach dem Bemustern der Gateelektrode 9 wird ein Film aus Phosphorglas mit einer Dicke von 1,0 μm als der Zwischenschichtisolierfilm 11 gebildet. Nach dem Bemustern des Zwischenschichtisolierfilms 11 zum Bilden eines Kontaktlochs wird eine Wärmebehandlung durchgeführt.
  • Ein Film aus Silizium (Si) mit einem Anteil von 1 Prozent (Al-Si, im Folgenden als Aluminiumsilizium bezeichnet) wird durch Sputtern bis zu einer Schichtdicke von zum Beispiel 5 μm der aktiven Region auf den Zwischenschichtisolierfilm 11 gebildet, so dass der Film in dem Kontaktloch eingebettet ist, um die Sourceelektrode 10 zu bilden. Nachdem ein Nickel(Ni)-Film in dem Kontaktloch eingebettet worden ist, kann ein Aluminiumsiliziumfilm abgelagert werden, um die Sourceelektrode 10 zu bilden, die durch Laminieren des Nickelfilms des Aluminiumsiliziumfilms gebildet wurde.
  • Nachdem ein Nickelfilm auf der rückwärtigen Oberfläche des n+-Halbleitersubstrats 1 gebildet und bei einer Temperatur von 970°C wärmebehandelt worden ist, werden nacheinander bzw. sequentiell ein Titan(Ti)-Film, ein Nickelfilm und ein Gold(Au)-Film auf dem Nickelfilm gebildet, um eine rückseitige Oberflächenelektrode 15 zu bilden, die durch Laminieren des Nickelfilms, des Titanfilms, des Nickelfilms und des Goldfilms geformt wurde. Anschließend wird die vorderseitige Oberflächeneinrichtungsstruktur mit dem Passivierungsfilm 12 bedeckt, um den in 1 abgebildeten SiC-MOSFET zu vervollständigen bzw. fertigzustellen.
  • Ein Test wurde durchgeführt für eine Beziehung zwischen der Ionenimplantationskonzentrationsvariation der P–-Region 21 und der p---Region 22, die JTE-Struktur bilden, und einer Durchbruchsspannung. 13 ist eine Tabelle von Durchbruchsspannungseigenschaften des SiC-MOSFET gemäß der ersten Ausführungsform. 14 ist eine Tabelle von Durchbruchsspannungseigenschaften des SiC-MOSFET eines Vergleichsbeispiels. Als erstes wurde ein SiC-MOSFET gemäß dem Verfahren zum Fabrizieren der Halbleitereinrichtung gemäß der ersten Ausführungsform unter der Bedingung produziert, die in dem Verfahren zum Fabrizieren der Halbleitereinrichtung der ersten Ausführungsform (nachfolgend als Beispiel 1 bezeichnet) beispielhaft erläutert wurde. Somit steht in Beispiel 1 die p---Region 22 in Kontakt mit Endbereichen der P+-Region 3 und der P++-Region 3 in dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler in der Nachbarschaft der Grenze zwischen der aktiven Region und der Kantenendstrukturregion.
  • Um eine Minderung der Durchbruchsspannung aufgrund der Ionenimplantationskonzentrationsvariation der P–-Region 21 und der p---Region 22 zu testen, wurden die Dosierungen (nachfolgend als Referenzdosierungen bezeichnet) der P–-Region 21 und der p---Region 22, die in dem Verfahren zum Fabrizieren der Halbleitereinrichtung gemäß der ersten Ausführungsform beispielhaft genannt wurden, um ±50% verändert, um mehrere Vorrichtungen gemäß Beispiel 1 herzustellen. Insbesondere betragen die Referenzdosierungen der P–-Region 21 bzw. der p---Region 22 6,0 × 1013 cm–2 bzw. 1,0 × 1013 cm–2. Die Referenzdosierungen sind zum Herstellen eines SiC-MOSFET der eine Durchbruchspannung von zum Beispiel 1400 V oder mehr aufweist bevorzugt.
  • Zum Vergleich wurde ein SiC-MOSFET so hergestellt, dass ein gesamter innerer Randbereich einer JTE-Region (P–-Region) in Kontakt mit der P+-Region 3 und der p-Basisschicht 4 kommt (nachfolgend als Vergleichsbeispiel bezeichnet). Mehrere Vorrichtungen des Vergleichsbeispiels wurden auf dieselbe Weise hergestellt, indem die Dosierung innerhalb derselben Bereiche wie für die P–-Region 21 und die p---Region 22 gemäß Beispiel 1 auf vielfache Weise verändert wurde, um eine Minderung der Durchbruchspannung aufgrund Ionenimplantationskonzentrationsvariation der ersten JTE-Region und der zweiten JTE-Region (p–-Region) zu testen.
  • Zum Beispiel wurde die Dosierung der Ionenimplantation zum Bilden der P–-Region 21 (ersten JTE-Region) innerhalb eines Bereiches von 3,0 × 1013 cm–2 bis 1,2 × 1014 cm–2 verändert. Die Dosierung der Ionenimplantation zum Bilden der p---Region 22 (zweiten JTE-Region) wurde auf vielfache Weise innerhalb eines Bereiches von 4,0 × 1012 cm–2 bis 2,0 × 1013 cm–2 so verändert, dass die Dosierung geringer wurde als die Dosierung der Ionenimplantation zum Bilden der ersten JTE-Region. Sowohl in Beispiel 1 als auch im Vergleichsbeispiel war die Düsengröße 3 mm × 3 mm mit einer Fläche der aktiven Region von 5,73 mm2 und ein Bemessungsstrom bzw. ein Strom betrug 25 A.
  • Durchbruchsspannungsmessungsergebnisse der hergestellten Einrichtungen gemäß Beispiel 1 und des Vergleichsbeispiels sind in 13 und 14 abgebildet. In 13 werden die P–-Region 21 bzw. die p---Region 22 als die erste JTE-Region bzw. die zweite JTE-Region beschrieben.
  • Aus den in 13 und 14 abgebildeten Ergebnissen wird sowohl für Beispiel 1 als auch das Vergleichsbeispiel bestätigt, dass die Durchbruchsspannungen bei den Referenzdosierungen 1450 V bzw. 1451 V betragen und dass keine Durchbruchsspannungsvariation auftritt. In Beispiel 1 wird bestätigt, dass die Durchbruchsspannung sich selbst dann nicht von 1450 V ändert, wenn die P–-Region 21 (erste JTE-Region) und die p---Region 22 (zweite JTE-Region) jeweils mit von den Referenzdosierungen unterschiedlichen Dosierungen erzeugt werden. Vielmehr wird in dem Vergleichsbeispiel bestätigt, dass die Durchbruchsspannung sich um ungefähr 100 V von der Durchbruchsspannung von 1451 V bei den Referenzdosierungen reduziert, wenn die erste JTE-Region und die zweite JTE-Region jeweils mit Dosierungen erzeugt werden, die sich von den Referenzdosierungen unterscheiden, wenn die Dosierung um 20% gegenüber den Referenzdosierungen verändert werden.
  • Die Durchbruchsspannung wird in dem Vergleichsbeispiel insbesondere deswegen reduziert, weil die erste JTE-Region und die zweite JTE-Region bei Störstellenkonzentrationen mittels der Ionenimplantationsmethode gebildet werden und somit die Störstellenkonzentration in den Regionen leicht bzw. einfach variieren. Somit wird bestätigt, dass eine ausreichende Durchbruchsspannung unabhängig von einer Abweichung der Störstellenkonzentration der ersten JTE-Region und der zweiten JTE-Region erhalten werden kann, indem die erste JTE-Region so gebildet wird, dass die erste JTE-Region in Kontakt mit den Endbereichen der P+-Region 3 und der P+-Region 33 nur in dem Bereich 100c unterhalb des Gatepads und den Bereichen 100d unterhalb der Gateverteiler wie in Beispiel 1 in Kontakt geraten.
  • Ein Test wurde für eine Kurzschlussfähigkeit und eine Abschaltfähigkeit in der Halbleitereinrichtung gemäß der vorliegenden Erfindung durchgeführt. 15 stellt Wellenformen der Kurzschlussfähigkeit des SiC-MOSFET gemäß der ersten Ausführungsform dar. 16 stellt Wellenformen der Ausschaltfähigkeit des SiC-MOSFET gemäß der ersten Ausführungsform dar. Die Kurzschlussfähigkeit und die Abschaltfähigkeit wurden für Beispiel 1 gemessen, das unter den in Bezug auf das Verfahren zum Fabrizieren der Herstellereinrichtung gemäß der ersten Ausführungsform beispielhaft erläuterten Bedingungen hergestellt wurde.
  • Bei der Messung der Kurzschlussfähigkeit wurde eine Quellspannung Vcc direkt zwischen Source und Drain angelegt, um der Beziehung Sourcespannung Vcc = Source-Drain-Spannung Vds zu genügen und eine Gatespannung Vg = 20 V wurde an die Gateelektrode in diesem Zustand angelegt, um eine Zeit bis zur Zerstörung in μsec auszuwerten. 15 zeigt ein Ergebnis der Messung der Kurzschlussfähigkeit von Beispiel 1, wenn die zwischen Source und Drain angelegte Vcc 800 V beträgt und eine Temperatur Tj der Halbleitereinrichtung bei Beginn der Messung 175°C beträgt.
  • Die in 15 abgebildeten gemessen Wellenformen sind schematisch für eine Wellenform der Source-Drain-Spannung Vds und eine Wellenform eines Source-Drain-Stroms Ids. In 15 zeigt die horizontale Achse die Zeit (μs) an und jedes durch gepunktete Linien definierte Quadrat zeigt 2 μs (Zeit: 2 μs/div.) an. Die vertikale Achse zeigt einen Stromwert des Source-Drain-Stroms Ids an, wobei eine durch einen Pfeil A1 angezeigte Position den Ursprung und jedes durch gepunktete Linien definierte Quadrat zeigt 25 A an (Ids: 25 A/div.). Die vertikale Achse zeigt einen Spannungswert der Source-Drain-Spannung Vds an und die Wellenform der Source-Drain-Spannung Vds zeigt 800 V an, was im Wesentlichen dasselbe ist wie Vcc. Aus den in 15 abgebildeten Ergebnissen wurde bestätigt, dass die Einrichtung nicht zerstört wurde, selbst wenn die Einrichtung den maximalen Strom Ip von 125 A hindurchleitete, was fünfmal mehr als der Nennstrom von 25 A. Es wurde auch bestätigt, dass die Einrichtung nicht nach 15 μsec nach Einschalten der Einrichtung zerstört wurde (Ids > A) und abgeschaltet werden konnte (Ids = 0 A).
  • 16 zeigt ein Ergebnis der Messung der Abschaltfähigkeit von Beispiel 1. In 16 abgebildete gemessene Wellenformen sind eine Wellenform einer Gate-Source-Spannung Vgs und eine Wellenform der Source-Drain-Spannung Vds und eine Wellenform eines Drainstroms Id. In 16 zeigt die horizontale Achse die Zeit an (μs) und jedes durch gepunktete Linien definierte Quadrat zeigt 5 μs an (Zeit: 5 μs/div.). Die vertikale Achse zeigt die Gate-Source-Spannung Vds, die Source-Drain-Spannung Vds oder den Drainstrom Id an. Die Wellenform der Gate-Source-Spannung Vds wird repräsentiert, indem eine durch einen Pfeil A2 angezeigte Position als Ursprung verwendet wird und jedes durch gepunktete Linien definierte Quadrat 10 A anzeigt (Vds: 10 A/div.). Die Wellenform der Source-Drain-Spannung Vds wird repräsentiert, indem ein Pfeil A3 als der Ursprung verwendet wird und jedes durch gepunktete Linien definierte Quadrat 50 V anzeigt (Vds: 500 V/div.). Die Wellenform des Drainstroms Id wird repräsentiert, indem ein Pfeil A3 als der Ursprung verwendet wird und jedes durch gepunktete Linien definierte Quadrat 25 A anzeigt (Id: 25 A/div.).
  • Aus dem in 16 abgebildeten Ergebnis wurde die Source-Drain-Spannung Vds bei 1650 V zu dem Zeitpunkt des Abschaltens von Beispiel 1, d. h. wenn die Gate-Source-Spannung Vgs von 10 V auf 0 V oder weniger verändert wurde, abgeklemmt (Vdsclamp in 16). Es wurde bestätigt, dass der Drainstrom Id = 100 A (viermal mehr als der Nennstrom von 25 A) bei einer Temperaturumgebung von 150°C ohne Zerstörung von Beispiel 1 abgeschaltet werden konnte. Somit wurde bestätigt, dass eine extrem hohe Lawinenfähigkeit von Beispiel 1 in Bezug auf nicht nur statische Durchbruchsspannungseigenschaften sondern auch dynamische solche Eigenschaften wie z. B. eine Kurzschlussfähigkeit und eine Abschaltfähigkeit erhalten werden kann, ohne dass sie von Prozessveränderungen beeinflusst wird.
  • In Beispiel 1 wurde bestätigt, dass dieselben bevorzugten Eigenschaften wie in Beispiel 1 auftreten, wenn die Halbleitereinrichtung gemäß der ersten Ausführungsform auf einer 8000-1)-Ebene hergestellt wurde, die die Hauptebene des n+-Halbleitersubstrats 1 ist, die eine Winkelabweichung zum Beispiel von ungefähr 0, 2, 8 oder 10 Grad in einer <1120>-Richtung aufweist.
  • (Zweite Ausführungsform)
  • Eine Halbleitereinrichtung gemäß einer zweiten Ausführungsform unterscheidet sich von der Halbleitereinrichtung gemäß der ersten Ausführungsform dadurch, dass die Hauptebene des n+-Halbleitersubstrats 1 eine (0001)-Ebene ist, die eine Winkelabweichung von zum Beispiel 4 Grad in einer <1120>-Richtung aufweist. Die anderen Bestandteile der Halbleitereinrichtung der zweiten Ausführungsform sind dieselben wie bei der Halbleitereinrichtung gemäß der ersten Ausführungsform. Das Verfahren zur Fabrikation bzw. Herstellung der Halbleitereinrichtung gemäß der zweiten Ausführungsform ist dasselbe wie das Verfahren zur Fabrikation der Halbleitereinrichtung gemäß der ersten Ausführungsform.
  • Ein SiC-MOSFET wurde gemäß dem Verfahren zum Herstellen der Halbleitereinrichtung der zweiten Ausführungsform, wie es oben beschrieben unter der in Zusammenhang mit dem Verfahren zum Herstellen der Halbleitereinrichtung der zweiten Ausführungsform beschriebenen Bedingung hergestellt (im Folgenden als Beispiel 2 bezeichnet). Tests wurden durchgeführt für die Durchbruchsspannungseigenschaften, die Kurzschlussfähigkeit und die Abschaltfähigkeit von Einrichtungen, wie es auch der Fall für Beispiel 1 war. Als Ergebnis wurde bestätigt, dass Beispiel 2 im Wesentlichen dieselben Eigenschaften zeigte wie Beispiel 1.
  • In Beispiel 2 wurde bestätigt, dass dieselben bevorzugten Eigenschaften wie in Beispiel 2 gezeigt wurden, wenn die Halbleitereinrichtung gemäß der zweiten Ausführungsform auf einer (0001)-Ebene hergestellt wurde, die die Hauptebene des n+-Halbleitersubstrats 1 ist, die eine Winkelabweichung von zum Beispiel 0, 2, 8 oder 10 Grad in einer <1120>-Richtung aufweist.
  • (Dritte Ausführungsform)
  • Eine Halbleitereinrichtung gemäß der dritten Ausführungsform unterscheidet sich von der Halbleitereinrichtung gemäß der ersten Ausführungsform dadurch, dass die p-Basisschichten (erste Halbleiterregion vom zweiten Leitfähigkeitstyp) selektiv in der Oberflächenschicht der n–-Driftschicht 2 anstelle der p+-Regionen 3 gebildet werden. Die p-Basisschichten 4 werden selektiv durch Ionenimplantation in der Oberflächenschicht der n–-Driftschicht 2 gebildet. Somit sind in der Halbleitereinrichtung gemäß der dritten Ausführungsform die p+-Regionen 3 und die n-Topfregion 7 nicht angeordnet. Die anderen Bestandteile der Halbleitereinrichtung gemäß der dritten Ausführungsform sind dieselben wie diejenigen der Halbleitereinrichtung gemäß der ersten Ausführungsform.
  • Das Verfahren zur Herstellung der Halbleitereinrichtung gemäß der dritten Ausführungsform wird beschrieben. Genauso wie bei der Halbleitereinrichtung gemäß der ersten Ausführungsform wird das n+-Halbeitersubstrat 1, das auf der vorderen Oberfläche die n-Schicht 14 gebildet hat, vorbereitet und die n–-Driftschicht 2 wird epitaktisch auf der n-Schicht 14 des n+-Halbleitersubstrats 1 gewachsen bzw. gezüchtet. Die P-Basisschichten 4 werden selektiv bis zu einer Tiefe von zum Beispiel 0,5 μm in der Oberflächenschicht der n–-Driftschicht der aktiven Region durch Ionenimplantation gebildet. Bei dieser Ionenimplantation kann zum Beispiel Aluminium als Dotierung verwendet werden und die Dosierung kann so eingestellt werden, dass eine Störstellenkonzentration von 1,0 × 1016 cm–3 in den P-Basisschichten 4 erreicht wird. Eine Breite der p-Basisschicht in der Richtung, in der die mehreren P-Basisschichten 4 ausgerichtet sind, kann zum Beispiel 13 μm betragen.
  • Wie auch in der ersten Ausführungsform sind die n+-Sourceregionen 5 und die P+-Kontaktregionen 6 jeweils selektiv durch Ionenimplantation in den Oberflächenschichten der p-Basisschichten 4 gebildet. Das Aktivierungsannealing wird unter derselben Bedingung wie in der ersten Ausführungsform durchgeführt. Die P–-Region 21 und die p---Region 22 sind selektiv in der Oberflächenschicht der n–-Driftschicht 2 außerhalb der p-Basisschicht 4 in derselben Weise wie in der ersten Ausführungsform gebildet. Das Aktivierungsannealing wird unter derselben Bedingung wie in der ersten Ausführungsform durchgeführt. Anschließend werden wie in der ersten Ausführungsform der Gateisolierfilm 8, die Gatelektrode 9, der Zwischenschichtisolierfilm 11, die Sourceelektrode 10, die Rückseitenelektrode 15 und der Passivierungsfilm sequentiell bzw. nacheinander geformt, um die Halbleitereinrichtung gemäß der dritten Ausführungsform fertigzustellen.
  • Ein Test wurde durchgeführt für eine Beziehung zwischen der Ionenimplantationskonzentrationsvariation der P–-Region 21 und der p---Region 22, die die JTE-Struktur bilden, und einer Durchbruchsspannung. Zuerst wurde ein SiC-MOSFET gemäß dem Verfahren zur Fabrikation der Halbleitereinrichtung der dritten Ausführungsform wie oben beschrieben unter der im Zusammenhang mit dem Verfahren zur Fabrikation der Halbleitereinrichtung gemäß der dritten Ausführungsform beispielhaft beschriebenen Bedingung hergestellt (nachfolgend als Beispiel 3 bezeichnet). Die Dosierungen wurden innerhalb desselben Bereichs wie für die P–-Region 21, die p---Region 22 gemäß Beispiel 1 verändert, um mehrere Einrichtungen gemäß Beispiel 3 herzustellen. Die anderen Bedingungen waren dieselben wie für Beispiel 1.
  • Als Ergebnis wurde bestätigt, dass Beispiel 3 im Wesentlichen dieselben Durchbruchsspannungseigenschaften wie Beispiel 1 zeigte. Es wurde auch bestätigt, dass die Einrichtung selbst dann nicht zerstört wurde, wenn die Einrichtung den Maximalstrom von 125 A leitete, was fünfmal mehr ist als der Nennstrom von 25 A, und dass die Einrichtung nach 15 μsec nicht zerstört wurde. Es wurde in Beispiel 3 auch bestätigt, dass die Source-Drain-Spannung bei 161 V abgeklemmt wurde und dass 100 A (viermal mehr als der Nennstrom von 25 A) unter einer Umgebungstemperatur von 150°C ohne Zerstörung abgeschaltet werden konnte. Somit wurde bestätigt, dass eine extrem hohe Lawinenwahrscheinlichkeit aus Beispiel 3 ebenso wie aus Beispiel 1 in Anbetracht von nicht nur einer statischen Durchbruchsspannungseigenschaft sondern auch einer solchen dynamischen Eigenschaft wie etwa der Kurzschlussfähigkeit unter der Abschaltfähigkeit erhalten werden kann, ohne dass eine Beeinflussung durch Prozessvariationen stattfindet.
  • In Beispiel 3 wurde bestätigt, dass dieselben bevorzugten Eigenschaften wie in Beispiel 3 gezeigt wurden, wenn die Halbleitereinrichtung gemäß der dritten Ausführungsform auf einer (000-1)-Ebene hergestellt wurde, die die Hauptebene des n+-Halbleitersubstrats 1 ist, die eine Winkelabweichung von zum Beispiel ungefähr 0, 2, 8 oder 10 Grad in einer <11–20>-Richtung aufweist.
  • (Vierte Ausführungsform)
  • Eine Halbleitereinrichtung gemäß einer vierten Ausführungsform unterscheidet sich von der Halbleitereinrichtung gemäß der dritten Ausführungsform dadurch, dass die Hauptebene des n+-Halbleitersubstrats 1 eine (0001)-Ebene ist, die eine Winkelabweichung von zum Beispiel ungefähr 4 Grad in einer <1120>-Richtung aufweist. Die anderen Bestandteile der Halbleitereinrichtung gemäß der vierten Ausführungsform sind dieselben wie in der Halbleitereinrichtung gemäß der dritten Ausführungsform. Das Verfahren zur Fabrikation der Halbleitereinrichtung gemäß der vierten Ausführungsform ist dasselbe wie das Verfahren zur Fabrikation der Halbleitereinrichtung gemäß der dritten Ausführungsform.
  • Ein SiC-MOSFET wurde gemäß dem oben beschriebenen Verfahren zur Fabrikation der Halbleitereinrichtung gemäß der vierten Ausführungsform unter der im Zusammenhang mit dem Verfahren zur Fabrikation der Halbleitereinrichtung gemäß der vierten Ausführungsform beschriebenen Bedingung hergestellt (nachfolgend als Beispiel 4 bezeichnet). Tests wurden durchgeführt für die Durchbruchsspannungseigenschaften, die Kurzschlussfähigkeit und die Abschaltfähigkeit von Vorrichtungen wie auch im Fall von Beispiel 3. Als Ergebnis wurde bestätigt, dass Beispiel 4 im Wesentlichen dieselben Eigenschaften wie Beispiel 3 zeigte.
  • In Beispiel 4 wurde bestätigt, dass dieselben bevorzugten Eigenschaften wie in Beispiel 4 gezeigt wurden, wenn die Halbleitereinrichtung gemäß der vierten Ausführungsform auf einer (0001)-Ebene hergestellt wurde, die die Hauptebene des n+-Halbleitersubstrats 1 ist, die eine Winkelabweichung von zum Beispiel ungefähr 0, 2, 8 oder 10 Grad in einer <1120>-Richtung aufweist.
  • Wie oben beschrieben, können gemäß der vorliegenden Erfindung die hohen Durchbruchsspannungseigenschaften stabil erzielt werden, ohne dass die Störstellenkonzentration und die Struktur der p+-Region und der p-Basisschicht der aktiven Region eine Auswirkung auf die Durchbruchsspannung haben (unabhängig von Variationen der Störstellenkonzentration der ersten JTE-Region und der zweiten JTE-Region, die die JTE-Struktur bilden), weil die p–-Region (erste JTE-Region), die die JTE-Struktur bildet, in Kontakt mit der p+-Region oder der p+-Region der aktiven Region oder mit beiden Regionen nur in den Bereichen unterhalb des Gatepads und unterhalb der Gateverteiler in der Nähe der Grenze zwischen der aktiven Region und der Kantenendstruktur gebracht wird. Somit kann die Durchbruchsspannung durch den p-n-Übergang der p+-Region und der p-Basisschicht der aktiven Region mit der n–-Driftschicht bestimmt werden, selbst wenn die Durchbruchsspannung, die durch die JTE-Struktur bestimmt wird, aufgrund von Variationen der Störstellenkonzentration in der ersten JTE-Region und der zweiten JTE-Region reduziert wird. Somit kann die Durchbruchsspannung der gesamten Einrichtung in einem hohen Durchbruchsspannungszustand beibehalten werden, ohne dass sie von Einrichtungsfabrikationsprozessvariationen beeinflusst wird, und die Halbleitereinrichtung kann bereitgestellt werden, die die Einrichtungsstruktur aufweist, die stabil die hohen Durchbruchsspannungseigenschaften zeigt.
  • Gemäß der vorliegenden Erfindung kann die p-Basisschicht im Wesentlichen flach fast ohne Oberflächenrauigkeit hergestellt werden, weil die p-Basisschicht durch epitaktisches Wachstum gebildet wird. Somit kann die Kanalmobilität extrem hoch in einem MOS-Strukturbereich, der von der p-Basisschicht, dem Gateisolierfilm und der Gateelektrode gebildet wird, gestaltet werden. Als Ergebnis kann der EIN-Widerstand bzw. Einschaltwiderstand geringer gestaltet werden. Gemäß der vorliegenden Erfindung kann die Hauptebene des n-Typ-Halbleitersubstrats auf eine Ebene, die parallel zur (000-1)-Ebene ist, eine Ebene, die um 10 Grad oder weniger relativ zur (000-1)-Ebene verkippt ist, eine Ebene, die parallel zur (0001)-Ebene liegt oder eine Ebene, die um 10 Grad oder weniger relativ zur (0001)-Ebene verkippt ist, eingestellt werden, um die Schnittstellenzustandsdichte an der Schnittstelle zwischen dem Gateisolierfilm und dem Siliziumcarbidhalbleiter zu reduzieren. Dies ist sogar dann möglich, wenn Siliziumcarbid als Halbleitermaterial verwendet wird.
  • Obwohl ein MOSFET als ein Beispiel in der Beschreibung herangezogen wird, ist die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt und kann auf IBGTs, Schottky-Sperrdioden (SBDs) und Pin-Dioden angewandt werden. Zum Beispiel kann ein p+-Halbleitersubstrat anstelle des n+-Halbleitersubstrats verwendet werden, wenn die vorliegende Erfindung auf IGBTs angewandt wird. Wenn die vorliegende Erfindung auf IBGTs, Schottky-Sperrdioden (SBDs) und Pin-Dioden angewandt wird, kann die elektrisch mit der Inputelektrode und der p–-Region (ersten JTE-Region), die die JTE-Struktur bildet, verbundene p-Typ-Region nur unterhalb des Gatepads und unterhalb der Gateverteiler verbunden bzw. angeschlossen werden.
  • Obwohl in der vorliegenden Erfindung der erste Leitfähigkeitstyp der n-Typ ist und der zweite Leitfähigkeitstyp der p-Typ ist, wird die vorliegende Erfindung in derselben Weise implementiert, selbst wenn der erste Leitfähigkeitstyp der p-Typ ist, während der zweite Leitfähigkeitstyp der n-Typ ist. Obwohl in der Beschreibung der Fall, dass Siliziumcarbid als Halbleitermaterial verwendet wird, als Beispiel herangezogen wird, ist dies keine Beschränkung der vorliegenden Erfindung und ein Halbleitermaterial, das eine weitere bzw. breitere Bandlücke als Silizium aufweist (ein Breitbandlückenhalbleiter) und nicht Siliziumcarbid ist, kann verwendet werden, oder Silizium kann verwendet werden.
  • GEWERBLICHE ANWENDBARKEIT
  • Wie oben beschrieben, kann die Halbleitereinrichtung gemäß der vorliegenden Erfindung in einer Leistungshalbleitereinrichtung verwendet werden, die eine hohe Durchbruchsspannung und einen hohen Strom bzw. Starkstrom steuert, und es ist insbesondere geeignet für eine vertikale Hochspannungshalbleitereinrichtung, die unter Verwendung von Siliziumcarbid, das eines der Breitbandlückenmaterialien ist, als einem Halbleitermaterial hergestellt wurde.
  • Bezugszeichenliste
    • 1
    N+-Halbleitersubstrat
    2
    N–-Driftschicht
    3
    P+Region
    4
    p-Basisschicht
    5
    N+-Sourceregion
    6
    P+-Kontaktregion
    7
    n-Topfregion
    8
    Gateisolierfilm
    9
    Gateelektrode
    10
    Sourceelektrode
    11
    Zwischenschichtisolierfilm
    12
    Passivierungsfilm
    13
    JTE-Struktur
    100a
    aktive Region
    100b
    Kantenendstrukturregion

Claims (11)

  1. Halbleitereinrichtung, enthaltend: eine auf einem Halbleitersubstrat angeordnete aktive Region; und eine Kantenendstrukturregion, die auf dem Halbleitersubstrat angeordnet ist, um die aktive Region zu umgeben, wobei die aktive Region enthält eine Halbleiterschicht vom ersten Leitfähigkeitstyp, die auf dem Halbleitersubstrat angeordnet ist und eine geringere Störstellenkonzentration als das Halbleitersubstrat aufweist, eine erste Halbleiterregion vom zweiten Leitfähigkeitstyp, die selektiv in einer Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp angeordnet ist, so dass sie eine Grenze zwischen der aktiven Region und der Kantenendstrukturregion erreicht, wobei die Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp auf einer dem Halbleitersubstrat gegenüberliegenden Seite liegt, eine elektrisch mit der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp verbundene Inputelektrode, eine vorderseitige Einrichtungsstruktur, die wenigstens von der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und der Inputelektrode gebildet wird, eine auf einer rückseitigen Oberfläche des Halbleitersubstrats angeordnete Outputelektrode und eine zweite Halbleiterregion vom zweiten Leitfähigkeitstyp, die in einer zweiten Region ausschließlich einer Region, in der die vorderseitige Einrichtungsstruktur angeordnet ist, angeordnet ist und so gebildet ist, dass sie in Kontakt mit der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp steht und bis zu einer Grenzposition zwischen der aktiven Region und der Kantenendstrukturregion gebildet ist, wobei die Kantenendstrukturregion enthält: eine Mehrzahl der Halbleiterregionen vom zweiten Leitfähigkeitstyp, die in der Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp separat bzw. getrennt von der Grenze zwischen der aktiven Region und der Kantenendstrukturregion angeordnet sind und eine geringere Störstellenkonzentration als die erste Halbleiterregion vom zweiten Leitfähigkeitstyp aufweisen, wobei die Oberflächenschicht der Halbleiterschicht vom ersten Leitfähigkeitstyp auf der dem Halbleitersubstrat gegenüberliegenden Seite liegt, wobei die zweite Halbleiterregion vom zweiten Leitfähigkeitstyp in Kontakt mit der Inputelektrode steht und unter der Mehrzahl dritter Halbleiterregionen vom zweiten Leitfähigkeitstyp wenigstens die dritte Halbeiterregion vom zweiten Leitfähigkeitstyp, die am nächsten zur aktiven Region liegt, elektrisch mit der zweiten Halbleiterregion vom zweiten Leitfähigkeitstyp in der Nähe der Grenze zwischen der aktiven Region und der Kantenendstrukturregion verbunden ist.
  2. Halbleitereinrichtung gemäß Anspruch 1, bei der die vorderseitige Einrichtungsstruktur ferner aus Folgenden aufgebaut ist: einer Halbleiterschicht vom zweiten Leitfähigkeitstyp, die auf der Halbleiterschicht vom ersten Leitfähigkeitstyp und der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp angeordnet ist und eine geringere Störstellenkonzentration als die erste Halbleiterregion vom zweiten Leitfähigkeitstyp aufweist, einer vierten Halbleiterregion vom ersten Leitfähigkeitstyp, die selektiv in einer Oberflächenschicht der Halbleiterschicht vom zweiten Leitfähigkeitstyp gebildet ist, wobei die Oberflächenschicht der Halbleiterschicht vom zweiten Leitfähigkeitstyp auf einer der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp gegenüberliegenden Seite liegt, einer fünften Halbleiterregion vom ersten Leitfähigkeitstyp, die die Halbleiterschicht vom zweiten Leitfähigkeitstyp in einer Tiefenrichtung bis zur Halbleiterschicht vom ersten Leitfähigkeitstyp penetriert, einer Gatelektrode, die durch einen Gateisolierfilm auf einer Oberfläche eines Bereichs der Halbleiterschicht vom zweiten Leitfähigkeitstyp hindurch angeordnet ist, wobei der Bereich der Halbleiterschicht vom zweiten Leitfähigkeitstyp zwischen der vierten Halbleiterregion vom ersten Leitfähigkeitstyp und der fünften Halbleiterregion vom ersten Leitfähigkeitstyp liegt, und einer Inputelektrode, die in Kontakt mit der vierten Halbleiterregion vom ersten Leitfähigkeitstyp und der Halbleiterschicht vom zweiten Leitfähigkeitstyp steht.
  3. Halbleitereinrichtung gemäß Anspruch 1, bei der die Mehrzahl dritter Halbleiterregionen vom zweiten Leitfähigkeitstyp separat von der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp und der Halbleiterschicht vom zweiten Leitfähigkeitstyp angeordnet ist.
  4. Halbleitereinrichtung gemäß Anspruch 1, wobei unter der Mehrzahl dritter Halbleiterregionen vom zweiten Leitfähigkeitstyp wenigstens die dritte Halbleiterregion vom zweiten Leitfähigkeitstyp, die am nächsten zur aktiven Regionen, einen Endbereich aufweist, der der aktiven Region gegenüberliegt bzw. auf diese weist und um einen Abstand von 20 μm oder weniger von einem Endbereich der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp beabstandet ist, wobei der Endbereich der ersten Halbleiterregion vom zweiten Leitfähigkeitstyp der Kantenendstrukturregion gegenüberliegt bzw. auf diese weist.
  5. Halbleitereinrichtung gemäß Anspruch 2, bei der unter der Mehrzahl dritter Halbleiterregionen vom zweiten Leitfähigkeitstyp wenigstens die dritte Halbleiterregion vom zweiten Leitfähigkeitstyp, die am nächsten zur aktiven Region liegt, einen Endbereich aufweist, der der aktiven Region gegenüberliegt bzw. auf diese weist und um einen Abstand von 20 μm oder weniger von einem Endbereich der Halbleiterschicht vom zweiten Leitfähigkeitstyp beabstandet ist, wobei der Endbereich der Halbleiterschicht vom zweiten Leitfähigkeitstyp der Kantenendstrukturregion gegenüberliegt bzw. auf diese weist.
  6. Halbleitereinrichtung gemäß Anspruch 2, bei der die Halbleiterschicht vom zweiten Leitfähigkeitstyp eine Epitaxieschicht ist, die durch ein epitaktisches Wachstumsverfahren bzw. Zuchtverfahren gebildet wurde.
  7. Halbleitereinrichtung gemäß Anspruch 1, bei der die Halbleiterschicht vom ersten Leitfähigkeitstyp eine Epitaxieschicht ist, die durch ein epitaktisches Wachstumsverfahren bzw. Zuchtverfahren gebildet wurde.
  8. Halbleitereinrichtung gemäß Anspruch 2, bei der die erste Halbleiterregion vom zweiten Leitfähigkeitstyp, die vierte Halbleiterregion vom ersten Leitfähigkeitstyp und die fünfte Halbleiterregion vom ersten Leitfähigkeitstyp Störstellendiffusionsregionen sind, die durch ein Ionenimplantationsverfahren gebildet wurden.
  9. Halbleitereinrichtung gemäß Anspruch 1, bei der das Halbleitersubstrat aus Siliziumcarbid hergestellt ist.
  10. Halbleitereinrichtung gemäß irgendeinem der Ansprüche 1 bis 9, bei der eine vorderseitige Oberfläche des Halbleitersubstrats parallel zu einer (000-1)-Ebene oder einer Ebene, die um 10 Grad oder weniger relativ zu der (000-1)-Ebene verkippt ist, liegt.
  11. Halbleitereinrichtung gemäß irgendeinem der Ansprüche 1 bis 9, bei der eine vorderseitige Oberfläche des Halbleitersubstrats parallel zu einer (0001)-Ebene oder einer um 10 Grad oder weniger relativ zur (0001)-Ebene verkippten Ebene liegt.
DE112013002213.3T 2012-04-27 2013-03-18 Halbleitereinrichtung Withdrawn DE112013002213T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012104230A JP5818099B2 (ja) 2012-04-27 2012-04-27 半導体装置
JP2012-104230 2012-04-27
PCT/JP2013/057745 WO2013161451A1 (ja) 2012-04-27 2013-03-18 半導体装置

Publications (1)

Publication Number Publication Date
DE112013002213T5 true DE112013002213T5 (de) 2015-04-16

Family

ID=49482788

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112013002213.3T Withdrawn DE112013002213T5 (de) 2012-04-27 2013-03-18 Halbleitereinrichtung

Country Status (5)

Country Link
US (1) US9627486B2 (de)
JP (1) JP5818099B2 (de)
CN (1) CN104303307B (de)
DE (1) DE112013002213T5 (de)
WO (1) WO2013161451A1 (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579322B (zh) * 2013-11-13 2016-09-21 国家电网公司 一种增强开关速度和开关均匀性的igbt器件及其制造方法
JP6318721B2 (ja) * 2014-03-10 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6589263B2 (ja) * 2014-09-11 2019-10-16 富士電機株式会社 半導体装置
US10170433B2 (en) * 2014-12-18 2019-01-01 Mitsubishi Electric Corporation Insulated circuit board, power module and power unit
JP2016174030A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6471557B2 (ja) * 2015-03-18 2019-02-20 富士電機株式会社 半導体装置および半導体装置の試験方法
JP6550869B2 (ja) * 2015-04-01 2019-07-31 富士電機株式会社 半導体装置
JP2017011060A (ja) * 2015-06-19 2017-01-12 住友電気工業株式会社 ショットキーバリアダイオード
JP6690198B2 (ja) 2015-11-16 2020-04-28 富士電機株式会社 炭化珪素半導体装置の製造方法
CN105514155B (zh) * 2015-12-02 2018-10-26 株洲南车时代电气股份有限公司 一种功率半导体器件的制作方法
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
JP6862781B2 (ja) * 2016-11-16 2021-04-21 富士電機株式会社 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6903942B2 (ja) * 2017-02-23 2021-07-14 富士電機株式会社 半導体装置の製造方法
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
JP7099369B2 (ja) 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法
JP7099158B2 (ja) * 2018-08-09 2022-07-12 富士電機株式会社 模擬素子及び抵抗素子の不良検査方法
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
CN115832057A (zh) * 2022-12-15 2023-03-21 南京芯干线科技有限公司 一种碳化硅mosfet器件以及制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW286435B (de) 1994-07-27 1996-09-21 Siemens Ag
JP3997551B2 (ja) 1995-12-08 2007-10-24 株式会社日立製作所 プレーナ型半導体装置
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP5002148B2 (ja) * 2005-11-24 2012-08-15 株式会社東芝 半導体装置
JP4900662B2 (ja) * 2006-03-02 2012-03-21 独立行政法人産業技術総合研究所 ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP5298432B2 (ja) * 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
JP2007258742A (ja) * 2007-05-23 2007-10-04 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2011199000A (ja) 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
JP5515922B2 (ja) 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
US8575729B2 (en) * 2010-05-18 2013-11-05 Panasonic Corporation Semiconductor chip with linear expansion coefficients in direction parallel to sides of hexagonal semiconductor substrate and manufacturing method
JP2012033618A (ja) * 2010-07-29 2012-02-16 Kansai Electric Power Co Inc:The バイポーラ半導体素子
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置

Also Published As

Publication number Publication date
WO2013161451A1 (ja) 2013-10-31
US20150108501A1 (en) 2015-04-23
JP2013232562A (ja) 2013-11-14
CN104303307B (zh) 2019-01-29
US9627486B2 (en) 2017-04-18
JP5818099B2 (ja) 2015-11-18
CN104303307A (zh) 2015-01-21

Similar Documents

Publication Publication Date Title
DE112013002213T5 (de) Halbleitereinrichtung
DE102018104581B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112010005681B4 (de) Leistungshalbleiterbauteil
DE102013022598B3 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE112016003509B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102010036743B4 (de) Bipolares Halbleiterbauelement, Speed-Diode und Herstellungsverfahren
DE19701189B4 (de) Halbleiterbauteil
DE102015213630B4 (de) Halbleitervorrichtung, welche eine Zone mit einer verkleinerten Bandlücke aufweist
DE102014110681B4 (de) Rückwärts leitender igbt und herstellungsverfahren dafür
DE112019003465T5 (de) SiC-HALBLEITERVORRICHTUNG
DE102016219094B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE112013002538T5 (de) Halbleiterbauelement
DE102015102129A1 (de) Halbleitervorrichtung und RC-IGBT mit direkt an eine Rückseitenelektrode angrenzenden Zonen
DE102015110112A1 (de) Ladungskompensationsstruktur und entsprechende fertigung
DE112013002178T5 (de) Vertikale Hochspannungshalbleitervorrichtung und Herstellungsverfahren davon
DE102012112332A1 (de) Halbleitervorrichtung mit einer Diode
DE102017126853B4 (de) Halbleitervorrichtung mit Puffergebiet
DE112014003637B4 (de) Hochspannungs-Halbleitervorrichtung und Herstellungsverfahren derselben
DE102014110006A1 (de) Ladungskompensations-Halbleitervorrichtungen
DE102014104061B4 (de) Bipolartransistor mit isolierter gateelektrode mit emitterkurzschlussbereichen
DE112013001796B4 (de) Vertikale Hochspannungshalbleitervorrichtung und Herstellungsverfahren einer vertikalen Hochspannungshalbleitervorrichtung
DE102015105016A1 (de) Halbleiterbauteil mit Kanalstopper und Verfahren zur Herstellung desselben
DE102016120301A1 (de) Leistungshalbleitervorrichtungs-Abschlussstruktur
DE112013001802T5 (de) Hochspannungshalbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: SCHWABE SANDMAIR MARX, DE

Representative=s name: SCHWABE SANDMAIR MARX PATENTANWAELTE RECHTSANW, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee