CN105514155B - 一种功率半导体器件的制作方法 - Google Patents
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Abstract
本发明提供了一种功率半导体器件的制作方法，包括：在半导体基底的上表面形成图形化的第一掩膜；在所述半导体基底的上表面内形成漂移区；在半导体基底的上表面形成第二掩膜；采用清除剂去除所述第一掩膜，形成图形化的第二掩膜；在半导体基底的上表面内形成基区；在所述第二掩膜的侧壁形成侧墙，将所述带有侧墙的第二掩膜作为第三掩膜；在具有所述第三掩膜的半导体基底的上表面内形成源区。该制作方法根据器件的结构对工艺流程进行重新布局，使得用于形成基区的第二掩膜和用于形成源区的第三掩膜不再需要通过光刻工艺进行图形化，简化了工艺流程，减少了光刻次数，提高了工艺可控性，降低了工艺成本。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种功率半导体器件的制作方法。
背景技术
随着科学技术的不断发展，半导体器件越来越多的应用到人们的工作以及日常生活当中，为人们的工作以及日常生活带来了巨大的便利。
功率半导体器件作为现代电力电子系统的核心器件，直接决定着系统的性能，现有的功率半导体器件结构如图1所示。该器件包括半导体结构101及位于半导体结构上表面上的栅区102和金属电极区103，而该半导体结构除了底部的衬底层104和位于衬底层上的外延层105之外，在该半导体结构的上表面内还包括漂移区106、基区107、源区108和阱区109等功能区。在进行这些功能区的制作过程中，由于不同区域对应不同的导电类型和杂质掺杂浓度，因而需要分别对上述功能区进行不同的掺杂工艺。通常情况下，在进行掺杂工艺前，均需要针对不同功能区的形状，在半导体结构的上表面形成对应的图形化的掩膜，以避免离子注入对该功能区以外的区域造成影响。
具体的，现有技术中，参考图2所示，功率半导体器件的制作方法包括：
步骤100：提供半导体基底，所述半导体基底自下而上包括衬底层201和外延层202；
步骤101：在具有衬底层和外延层的半导体基底的上表面形成图形化的第一掩膜203，如图2a所示，所述第一掩膜203仅暴露预设的漂移区部分；
步骤102：进行漂移区离子注入工艺，形成漂移区204；
步骤103：在半导体结构的上表面形成图形化的第二掩膜205，如图2b所示，所述第二掩膜覆盖漂移区204；
步骤104：进行基区离子注入工艺，形成基区206；
步骤105：在半导体结构的上表面形成图形化的第三掩膜207，如图2c所示，所述第三掩膜暴露预设的源区部分；
步骤106：进行源区离子注入工艺，形成源区208；
步骤107：在半导体结构的上表面形成图形化的第四掩膜209，如图2d所示，所述第四掩膜暴露预设的阱区部分；
步骤108：进行阱区离子注入工艺，形成阱区210；
步骤109：形成栅区211和金属区212，如图2e所示，得到所述半导体器件。
可以看出，现有技术中需要进行4次掩膜的图形化，而每次掩膜的图形化均对应着一次光刻工艺，使得现有技术的制作方法制作过程复杂，可控性低，工艺成本高。
发明内容
为解决上述技术问题，本发明提供一种功率半导体器件及其制作方法，简化了工艺流程，减少了光刻次数，提高了工艺可控性，降低了工艺成本。技术方案如下：
一种功率半导体器件的制作方法，包括：
在半导体基底的上表面形成图形化的第一掩膜，所述第一掩膜覆盖所述半导体基底上预设的基区和预设的源区部分；
在具有所述第一掩膜的半导体基底的上表面内形成漂移区；
在具有所述第一掩膜的半导体基底的上表面形成第二掩膜，所述第二掩膜的高度低于所述第一掩膜；
采用清除剂去除所述第一掩膜，形成图形化的第二掩膜；
在具有所述第二掩膜的半导体基底的上表面内形成基区；
在所述第二掩膜的侧壁形成侧墙，将所述带有侧墙的第二掩膜作为第三掩膜；
在具有所述第三掩膜的半导体基底的上表面内形成源区。
优选的，形成源区之后，还包括：
在所述半导体基底的上表面形成图形化的第四掩膜，所述第四掩膜覆盖所述漂移区、基区和源区部分；
在具有所述第四掩膜的半导体基底的上表面内形成阱区；
在所述半导体基底的上表面形成栅区和金属区，得到所述功率半导体器件。
优选的，所述第一掩膜还覆盖预设的连接源区的部分阱区，所述部分阱区的宽度等于所述侧墙的宽度。
优选的，所述侧墙的宽度范围为0.1～0.8μm。
优选的，所述第二掩膜为多晶硅。
优选的，在所述第二掩膜的侧壁形成侧墙，包括：
在具有所述第二掩膜的半导体基底上进行淀积工艺，形成侧墙膜；
干法刻蚀所述侧墙膜，形成侧墙。
优选的，在所述第二掩膜的侧壁形成侧墙，包括：
对所述第二掩膜进行热氧化，形成侧墙。
优选的，所述阱区离子注入工艺的注入剂量范围为2e14～50e14cm-2，注入能量范围为50～300keV，温度范围为500～650℃。
优选的，所述半导体基底自下而上包括衬底层和外延层。
一种功率半导体器件，根据上述制作方法得到的所述功率半导体器件。
与现有技术相比，本发明的有益效果为：
本发明中的功率半导体器件及其制作方法，根据器件的结构对工艺流程进行重新布局，使得用于形成基区的第二掩膜和用于形成源区的第三掩膜不再需要通过光刻工艺进行图形化，简化了工艺流程，减少了光刻次数，提高了工艺可控性，降低了工艺成本。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是功率半导体器件的结构示意图；
图2是现有技术的功率半导体器件的制作过程示意图；
图3是本发明功率半导体器件的制作方法流程示意图；
图4是本发明实施例一的制作方法流程示意图；
图5～图14是本发明实施例一的制作方法过程示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
如背景技术所述，现有技术中的功率半导体器件的制作方法需要进行多次掩膜的图形化，而每次掩膜的图形化均对应着一次光刻工艺，使得现有技术的制作方法制作过程复杂，可控性低，工艺成本高。
有鉴于此，本发明提出一种功率半导体器件的制作方法，如图3所示，包括：
步骤201：在半导体基底的上表面形成图形化的第一掩膜，所述第一掩膜覆盖所述半导体基底上预设的基区和预设的源区部分；
在本步骤中，所述第一掩膜覆盖所述半导体基底上预设的基区和预设的源区部分，暴露出预设的漂移区和预设的阱区部分，用于保护所述半导体基底上预设的基区和源区部分不受后续形成漂移区步骤中的掺杂步骤的影响。并且，由于形成漂移区的掺杂为轻掺杂，而后续形成阱区的掺杂为重掺杂，因此，即便暴露出阱区，对阱区的杂质掺杂也不会有太大影响。而设置这样的第一掩膜，可以在后续形成而第一掩膜设置为这种图形，有利于后续的第二掩膜和第三掩膜的形成。
并且，所述半导体基底可以为硅基底，也可以为碳化硅基底。碳化硅具有高击穿电场强度、高热导率以及高饱和漂移速度，因此，成为功率半导体器件的优选材料。
步骤202：在具有所述第一掩膜的半导体基底的上表面内形成漂移区；
在本步骤中，在具有所述第一掩膜的半导体基底的上表面可以采用离子注入工艺进行漂移区的掺杂，以形成漂移区。
步骤203：在具有所述第一掩膜的半导体基底的上表面形成第二掩膜，所述第二掩膜的高度低于所述第一掩膜；
在本步骤中，所述第二掩膜的材料不同于所述第一掩膜的材料，所述第二掩膜的高度低于所述第一掩膜，以便于后续第二掩膜在不使用光刻工艺的前提下进行图形化。
步骤204：采用清除剂去除所述第一掩膜，形成图形化的第二掩膜；
在本步骤中，所述清除剂用于去除所述第一掩膜。由于所述第二掩膜的高度低于所述第一掩膜，因此，所述清除剂能够通过第一掩膜与第二掩膜的连接处接触第一掩膜，从而去除所述第一掩膜，并将所述第一掩膜上方的第二掩膜一同去除，形成图形化的第二掩膜。因此，在本发明中，所述第二掩膜的形成过程中，不需要光刻工艺进行图形化。
由于第一掩膜覆盖半导体基底上预设的基区和源区部分，而通过去除第一掩膜形成的图形化的第二掩膜则仅暴露出预设的基区和源区部分，以便于后续进行杂质掺杂形成基区。并且，由于源区是位于基区的上表面内，因此，需要在预设的基区和源区部分先进行基区的掺杂，之后，再进行源区部分的掺杂。
步骤205：在具有所述第二掩膜的半导体基底的上表面内形成基区；
在本步骤中，可以在具有所述第二掩膜的半导体基底的上表面采用离子注入工艺进行基区的掺杂，以形成基区。
步骤206：在所述第二掩膜的侧壁形成侧墙，将所述带有侧墙的第二掩膜作为第三掩膜；
在本步骤中，在所述第二掩膜的侧壁形成侧墙，可以缩小所述第二掩膜暴露的范围，从而得到仅暴露预设的源区部分的第三掩膜。因此，本发明中的第三掩膜的形成过程不需要光刻工艺进行图形化。
步骤207：在具有所述第三掩膜的半导体基底的上表面内形成源区。
在本步骤中，由于所述第三掩膜仅暴露预设的源区部分，通过在具有所述第三掩膜半导体基底的上表面采用离子注入工艺进行源区的掺杂，以形成源区。
之后，进行所述功率半导体器件的阱区、金属区、栅区的制作，从而形成功率半导体器件。
本发明中的功率半导体器件的制作方法，根据器件的结构对工艺流程进行重新布局，使得用于形成基区的第二掩膜和用于形成源区的第三掩膜不再需要通过光刻工艺进行图形化，简化了工艺流程，减少了光刻次数，提高了工艺可控性，降低了工艺成本。
以上是本发明的中心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种功率半导体器件的制作方法，请参考图4所示的本实施例功率半导体器件的制作方法流程示意图，包括：
步骤301：在半导体基底的上表面形成图形化的第一掩膜，所述第一掩膜覆盖所述半导体基底上预设的基区和预设的源区部分，以及预设的连接源区的部分阱区；
步骤302：在具有所述第一掩膜的半导体基底的上表面内形成漂移区；
步骤303：在具有所述第一掩膜的半导体基底的上表面形成第二掩膜，所述第二掩膜的高度低于所述第一掩膜；
步骤304：采用清除剂去除所述第一掩膜，形成图形化的第二掩膜；
步骤305：在具有所述第二掩膜的半导体基底的上表面内形成基区；
步骤306：在所述第二掩膜的侧壁形成侧墙，将所述带有侧墙的第二掩膜作为第三掩膜；
步骤307：在具有所述第三掩膜的半导体基底的上表面内形成源区。
步骤308：在所述半导体基底的上表面形成图形化的第四掩膜，所述第四掩膜覆盖所述漂移区、基区和源区部分；
步骤309：在具有所述第四掩膜的半导体基底的上表面内形成阱区；
步骤310：在所述半导体基底的上表面形成栅区和金属区，得到所述功率半导体器件。
具体的，执行步骤301，在半导体基底的上表面形成图形化的第一掩膜，所述第一掩膜覆盖所述半导体基底上预设的基区和源区部分，以及预设的连接源区的部分阱区。
所述半导体基体可以为硅基底，也可以为碳化硅基底。在本实施例中，所述半导体基底为碳化硅基底，其可以为4H-SiC或者6H-SiC，如图5所示，所述半导体基底自下而上包括衬底层301和外延层302，所述半导体基底的衬底层和外延层具有同一导电类型的掺杂，在本实施例中，所述衬底层和外延层的导电类型为N型，在本发明其他实施例中，所述衬底层和所述外延层也可以具有其他的导电类型。所述外延层的掺杂浓度可以为1e14～5e16cm-3。所述外延层的厚度范围为5～200μm。在本发明其他实施例中，所述外延层可以具有不同的浓度和不同的厚度，或者所述外延层为多层外延层的复合层。
在步骤301中，所述第一掩膜可以为多种薄膜材料中的一种，也可以为复合薄膜。具体的，在本实施例中，所述第一掩膜为光刻胶膜，所述第一掩膜可以采用光刻工艺进行图形化，从而形成具有精确图形的第一掩膜。
并且，如图6所示，所述第一掩膜303覆盖所述半导体基底上预设的基区304和预设的源区305部分(虚线所示部分)，以及预设的连接源区的部分阱区306，所述部分阱区的宽度等于后续形成的第三掩膜的侧墙的宽度d，暴露出预设的漂移区307以及部分预设阱区。通过该种设置，可以在后续形成的第二掩膜中预留出侧墙的位置，从而更精确的形成图形化的第三掩膜。具体的，在本实施例中，所述侧墙的宽度范围为0.1～0.8μm。
接着，执行步骤302，在具有所述第一掩膜的半导体基底的上表面内形成漂移区。
具体的，采用离子注入工艺，在具有所述第一掩膜的半导体衬底的上表面内形成漂移区307，如图7所示。在本实施例中，所述漂移区为N型，因此，采用N型杂质离子如氮N或磷P，进行离子注入，在常温条件下，注入剂量范围为1e12～50e12cm-2，注入能量为50～650keV。
并且，在本步骤中，所述离子注入工艺在形成漂移区的同时，在第一掩膜预设的阱区306中，由于仅覆盖了宽度为d的部分，没有被覆盖的区域也会进行该离子注入，如图7中的虚线框所示，由于形成漂移区的掺杂为轻掺杂，而后续形成阱区的掺杂为重掺杂，因此，即便暴露出阱区，对阱区的杂质掺杂也不会有太大影响。
接着，执行步骤303，如图8所示，在具有所述第一掩膜的半导体基底的上表面形成第二掩膜308，所述第二掩膜308的高度低于所述第一掩膜303。
在本实施例中，所述第二掩膜可以为多晶硅膜。所述第二掩膜的高度低于所述第一掩膜，以便于后续第二掩膜在不使用光刻工艺的前提下进行图形化。
接着，执行步骤304，如图9所示，采用清除剂去除所述第一掩膜303，形成图形化的第二掩膜308。
在本步骤中，所述清除剂用于去除所述第一掩膜。由于本实施例中所述第一掩膜为光刻胶膜，因此，所述清除剂可以为显影液。由于所述第二掩膜的高度低于所述第一掩膜，因此，所述清除剂能够通过第一掩膜与第二掩膜的连接处接触第一掩膜，从而去除所述第一掩膜，并将所述第一掩膜上方的第二掩膜一同去除，形成图形化的第二掩膜。因此，在本发明中，所述第二掩膜的形成过程中，不需要光刻工艺进行图形化。
在本实施例中，由于第一掩膜303覆盖半导体基底上预设的基区和预设的源区部分，而通过去除第一掩膜形成的图形化的第二掩膜308则暴露出预设的基区和预设的源区，以便于后续进行杂质掺杂形成基区。并且，由于源区是位于基区的上表面内，因此，需要在预设的基区和源区部分先进行基区的掺杂，之后，再进行源区部分的掺杂。
接着，执行步骤305，如图10所示，在具有所述第二掩膜的半导体基底的上表面内形成基区304；
在本步骤中，可以在具有所述第二掩膜的半导体基底的上表面采用离子注入工艺进行基区的掺杂，以形成基区。在本实施例中，所述基区的导电类型为P型，具体的，所述杂质离子可以为铝Al或硼B，所述离子注入可以在温度范围为500～650℃条件下，注入剂量为1e14～20e14cm-2，注入能量为50～650keV。
在本实施例中，所述第二掩膜会暴露出预设阱区中的连接源区的部分阱区，所述部分阱区的宽度等于所述侧墙的宽度d，由于本发明所述功率半导体器件中的阱区的导电类型也为P型，因此，该部分受到本步骤中的离子注入，不会影响阱区的形成。
接着，执行步骤306，如图11所示，在所述第二掩膜的侧壁形成侧墙，将所述带有侧墙的第二掩膜作为第三掩膜。
在本步骤中，在所述第二掩膜的侧壁形成侧墙，可以缩小所述第二掩膜暴露的范围，从而得到仅暴露预设的源区部分的第三掩膜。因此，本发明中的第三掩膜的形成过程不需要光刻工艺进行图形化。由于光刻工艺要求的精度极高，且极易产生误差，通过减少光刻工艺，可以简化工艺流程，提高工艺可控性，降低工艺成本。
具体的，在所述第二掩膜的侧壁形成侧墙，可以包括如下步骤：
步骤3061：在具有所述第二掩膜的半导体基底上进行淀积工艺，形成侧墙膜；
在本实施例中，所述侧墙膜为氮化硅膜，通过淀积工艺，在具有第二掩膜的半导体基底上形成侧墙面。
步骤3062：干法刻蚀所述侧墙膜，形成侧墙。
在本实施例中，由于淀积过程中，在第二掩膜侧面角落通常会聚集相对更多的薄膜分子，因此，当进行干法刻蚀时，在其它部位都刻蚀完毕时，位于第二掩膜的侧壁部分则会由于侧墙膜较厚仍有剩余，从而形成侧墙。
在本申请的其他实施例中，所述第二掩膜的侧壁形成侧墙，也可以通过热氧化法形成。具体的，若所述第二掩膜为多晶硅或其他可氧化材料时，对所述第二掩膜进行热氧化，从而在第二掩膜的侧壁和上表面形成一层氧化膜，位于所述第二掩膜侧壁的部分则作为侧墙。当所述第二掩膜为多晶硅时，所述侧墙为二氧化硅。
接着，执行步骤307，如图12所示，在具有所述第三掩膜的半导体基底的上表面内形成源区305。
在本步骤中，由于所述第三掩膜仅暴露预设的源区部分，通过在具有所述第三掩膜半导体基底的上表面采用离子注入工艺进行源区的掺杂，以形成源区。
具体的，所述源区的导电类型为N型，所述杂质离子可以为氮N或磷P，所述离子注入可以在温度范围为500～650℃条件下，注入剂量为1e14～20e14cm-2，注入能量为50～300keV。
在执行完离子注入工艺后，后续工艺步骤不需要所述第三掩膜，因此，在本步骤中，形成源区后，还包括去除所述第三掩膜。
接着，执行步骤308，如图13所示，在所述半导体基底的上表面形成图形化的第四掩膜309，所述第四掩膜覆盖所述漂移区、基区和源区部分；
在本步骤中，采用光刻工艺完成所述第四掩膜的图形化，具体的，如现有技术中一样，可以通过淀积工艺在所述半导体基底上形成一层薄膜，接着，采用光刻工艺形成图形化的光刻胶膜，之后，进行刻蚀工艺，从而形成图形化的第四掩膜。所述第四掩膜可以为氧化硅或者氮化硅等。
接着，执行步骤309，如图13所示，在具有所述第四掩膜的半导体基底的上表面内形成阱区306。
具体的，采用离子注入工艺形成所述阱区，在本实施例中，所述阱区的导电类型为P型，所述杂质离子可以为铝Al或硼B，所述离子注入可以在温度范围为500～650℃条件下，注入剂量为2e14～50e14cm-2，注入能量为50～650keV。
在本步骤中，所述阱区为重掺杂，因此，其注入工艺的参数范围并不会收到前述步骤中的掺杂工艺的影响。
在执行完离子注入工艺后，后续工艺步骤不需要所述第四掩膜，因此，在本步骤中，形成阱区后，还包括去除所述第四掩膜。
接着，执行步骤310，如图14所示，在所述半导体基底的上表面形成栅区310和金属区311，得到所述功率半导体器件。
具体的，在本实施例中，所述栅区和金属区的形成过程同现有技术中的相同，在此不再赘述。
在本实施例中的功率半导体器件的制作方法，根据器件的结构对工艺流程进行重新布局，使得用于形成基区的第二掩膜和用于形成源区的第三掩膜不再需要通过光刻工艺进行图形化，简化了工艺流程，减少了光刻次数，提高了工艺可控性，降低了工艺成本。
实施例二
本实施例提供了一种采用上述实施例的制作方法得到的功率半导体器件。由于该方法根据器件的结构对工艺流程进行重新布局，使得用于形成基区的第二掩膜和用于形成源区的第三掩膜不再需要通过光刻工艺进行图形化，简化了工艺流程，减少了光刻次数，提高了工艺可控性，降低了工艺成本，进一步降低了器件的成本。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (9)
1.一种功率半导体器件的制作方法，其特征在于，包括：
在半导体基底的上表面形成图形化的第一掩膜，所述第一掩膜覆盖所述半导体基底上预设的基区和预设的源区部分；
在具有所述第一掩膜的半导体基底的上表面内形成漂移区；
在具有所述第一掩膜的半导体基底的上表面形成第二掩膜，所述第二掩膜的高度低于所述第一掩膜；
采用清除剂去除所述第一掩膜，形成图形化的第二掩膜；
在具有所述第二掩膜的半导体基底的上表面内形成基区；
在所述第二掩膜的侧壁形成侧墙，将所述带有侧墙的第二掩膜作为第三掩膜；
在具有所述第三掩膜的半导体基底的上表面内形成源区。
2.根据权利要求1所述的制作方法，其特征在于，形成源区之后，还包括：
在所述半导体基底的上表面形成图形化的第四掩膜，所述第四掩膜覆盖所述漂移区、基区和源区部分；
在具有所述第四掩膜的半导体基底的上表面内形成阱区；
在所述半导体基底的上表面形成栅区和金属区，得到所述功率半导体器件。
3.根据权利要求1所述的制作方法，其特征在于，所述第一掩膜还覆盖预设的连接源区的部分阱区，所述部分阱区的宽度等于所述侧墙的宽度。
4.根据权利要求3所述的制作方法，其特征在于，所述侧墙的宽度范围为0.1～0.8μm。
5.根据权利要求1所述的制作方法，其特征在于，所述第二掩膜为多晶硅。
6.根据权利要求5所述的制作方法，其特征在于，在所述第二掩膜的侧壁形成侧墙，包括：
在具有所述第二掩膜的半导体基底上进行淀积工艺，形成侧墙膜；
干法刻蚀所述侧墙膜，形成侧墙。
7.根据权利要求5所述的制作方法，其特征在于，在所述第二掩膜的侧壁形成侧墙，包括：
对所述第二掩膜进行热氧化，形成侧墙。
8.根据权利要求2所述的制作方法，其特征在于，所述阱区离子注入工艺的注入剂量范围为2e14～50e14cm-2，注入能量范围为50～300keV，温度范围为500～650℃。
9.根据权利要求2所述的制作方法，其特征在于，所述半导体基底自下而上包括衬底层和外延层。
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