CN107919346B - 多晶硅电阻的制作方法 - Google Patents
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Abstract
本发明提供一种多晶硅电阻的制作方法，包括：在半导体基底上形成多晶硅层；对所述多晶硅层进行轻掺杂工艺；对所述多晶硅层进行刻蚀，形成间隔区，所述间隔区用于分隔所述多晶硅层的第一区域和第二区域，所述间隔区环绕所述第一区域；对所述第二区域进行重掺杂工艺。根据本发明，能够尽量保证多晶硅电阻的阻值的精确性。
Description
技术领域
本发明涉及半导体技术，尤其涉及一种多晶硅电阻的制作方法。
背景技术
在半导体器件的制作工艺中，多晶硅广泛应用于MOS器件的栅极或互联等方面。同时，多晶硅也会被用作高阻值电阻，即所谓多晶硅电阻。多晶硅电阻由轻掺杂多晶硅制成，且其电阻值可以通过轻掺杂的浓度进行调节。因此，多晶硅电阻具有电阻值宽且范围可调，以及面积小等优点，逐渐成为应用广泛的电阻元件。
如图1A至1F所示，为现有技术中形成多晶硅电阻的方法。
如图1A所示，在半导体基底(图中未示出)上生长多晶硅层101，并对该多晶硅层101进行轻掺杂工艺。
如图1B所示，在多晶硅层上生长二氧化硅层102。
如图1C所示，对二氧化硅层102进行光刻工艺，露出部分多晶硅层101。
如图1D所示，以二氧化硅层102为掩膜，对多晶硅层101进行重掺杂工艺，形成重掺杂区域105。
如图1E所示，去除二氧化硅层102，露出轻掺杂区域104。
如图1F所示，对多晶硅层101进行光刻工艺以及刻蚀工艺，形成间隔区103，该间隔区103将多晶硅层101的轻掺杂区域104和重掺杂区域105分隔开。
接着，进行后续的生长介质层、接触孔刻蚀、金属层生长以及钝化层生长的工艺，完整整个多晶硅电阻的制作。
但是，现有形成多晶硅电阻的过程中，重掺杂区域105会对轻掺杂区域104产生影响。由于多晶硅电阻的制作工艺中，会有很多步的高温工艺，例如在重掺杂区域进行离子注入后需要进行高温驱散，这样，在形成重掺杂区域105之后，高温工艺会使重掺杂区105的掺杂离子扩散到轻掺杂区域104，从而影响到轻掺杂区域104的多晶硅的阻值，进而造成多晶硅电阻的阻值不精确，影响该多晶硅电阻的性能。
发明内容
本发明提供一种多晶硅电阻的制作方法，以解决现有技术中，制作多晶硅电阻的过程中，由于制作工艺所导致的阻值不精确的问题。
本发明提供一种多晶硅电阻的制作方法，包括：
在半导体基底上形成多晶硅层；
对所述多晶硅层进行轻掺杂工艺；
对所述多晶硅层进行刻蚀，形成间隔区，所述间隔区用于分隔所述多晶硅层的第一区域和第二区域，所述间隔区环绕所述第一区域；
对所述第二区域进行重掺杂工艺。
根据如上所述的方法，可选地，所述对所述第二区域进行重掺杂工艺包括：
在多晶硅层上形成屏蔽层，所述屏蔽层覆盖所述第一区域；
以所述屏蔽层为掩膜，对所述第二区域执行重掺杂工艺；
去除所述屏蔽层。
根据如上所述的方法，可选地，所述屏蔽层为二氧化硅层。
根据如上所述的方法，可选地，所述二氧化硅层的厚度为0.05微米-1微米。
根据如上所述的方法，可选地，所述对所述多晶硅层进行刻蚀，形成间隔区包括：
在所述多晶硅层的预设位置形成阻挡层，所述阻挡层覆盖所述第一区域和所述第二区域；
刻蚀所述多晶硅层，直至露出所述半导体基底，形成所述间隔区；
去除所述阻挡层。
根据如上所述的方法，可选地，所述在半导体基底上形成多晶硅层包括：
在所述半导体基底上生长多晶硅层，生长温度为500℃-1000℃。
根据如上所述的方法，可选地，所述多晶硅层的厚度为0.01微米-1微米。
根据如上所述的方法，可选地，对所述多晶硅层进行轻掺杂工艺包括：
对所述多晶硅层进行离子注入，注入的离子为磷离子或者硼离子，注入剂量为1×1012个/cm2-1×1014个/cm2，注入剂量为40kev-150kev。
根据如上所述的方法，可选地，所述对所述第二区域进行重掺杂工艺包括：
在高温炉管中采用POCL3对所述第二区域进行掺杂，所述高温炉管的工作温度为500℃-1000℃。
根据如上所述的方法，可选地，在对所述第二区域进行重掺杂工艺之后，还包括：
在所述第一区域上形成第一金属层；
在所述第一区域上形成层间介质层；
在所述层间介质层上形成第二金属层，所述第二金属层位于所述第一金属层和所述第二区域的上方；
在所述第二金属层上形成钝化层。
由上述技术方案可知，本发明提供的多晶硅电阻的制作方法，在对多晶硅层进行重掺杂工艺之前，首先在多晶硅层中形成间隔区，进而使得进行轻掺杂工艺的第一区域和需要进行重掺杂工艺的第二区域分隔开，这样，在重掺杂工艺过程中，不会出现由于高温导致第二区域中的离子扩散至第一区域进而导致第一区域的阻值发生变化，最终保证了多晶硅电阻的阻值的精确性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1A至1F为现有技术中形成多晶硅电阻的方法的各个步骤的结构示意图；
图2为根据本发明一实施例的多晶硅电阻的制作方法的流程示意图；
图3A至图3H为根据本发明另一实施例的多晶硅电阻的制作方法的各个步骤的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
本实施例提供一种多晶硅电阻的制作方法，用于制作多晶硅电阻。
如图2所示，为根据本实施例的多晶硅电阻的制作方法的流程示意图。该方法包括：
步骤201，在半导体基底上形成多晶硅层。
本实施例的半导体基底可以是任何一种基底，例如硅衬底或者是蓝宝石衬底，或者是已经形成有一些器件结构的衬底，具体可以根据实际选择。
形成多晶硅层的方法，例如在半导体基底上采用高温生长多晶硅层，生长温度为500℃-1000℃。该多晶硅层的厚度可以是0.01微米-1微米。
步骤202，对多晶硅层进行轻掺杂工艺。
举例来说，可以对多晶硅层进行离子注入，注入的离子为磷离子或者硼离子，注入剂量为1×1012个/cm2-1×1014个/cm2，注入剂量为40kev-150kev。
步骤203，对多晶硅层进行刻蚀，形成间隔区，间隔区用于分隔多晶硅层的第一区域和第二区域，间隔区环绕第一区域。
即，刻蚀掉多晶硅层的一部分，剩余的多晶硅层分为不相连的第一区域和第二区域。
步骤204，对第二区域进行重掺杂工艺。
在高温炉管中采用POCL3对第二区域进行掺杂，高温炉管的工作温度为500℃-1000℃。
只进行轻掺杂工艺的第一区域是高阻值区域，进行了重掺杂工艺的第二区域是低阻值区域。
在步骤204之后，可以进行后续的工艺，例如：
在第一区域上形成第一金属层；
在第一区域上形成层间介质层；
在层间介质层上形成第二金属层，第二金属层位于第一金属层和第二区域的上方；
在第二金属层上形成钝化层。
第一金属层和第二金属层可以起到屏蔽作用，例如离子刻蚀中的离子不会穿过第一金属层和/或第二金属层进入到多晶硅层，进而不会影响多晶硅层的离子浓度。
根据本实施例，在对多晶硅层进行重掺杂工艺之前，首先在多晶硅层中形成间隔区，进而使得进行轻掺杂工艺的第一区域和需要进行重掺杂工艺的第二区域分隔开，这样，在重掺杂工艺过程中，不会出现由于高温导致第二区域中的离子扩散至第一区域进而导致第一区域的阻值发生变化，最终保证了多晶硅电阻的阻值的精确性。
实施例二
本实施例对实施例一的多晶硅电阻的制作方法做进一步补充说明。如图3A至图3H所示，为根据本实施例的多晶硅电阻的制作方法的各个步骤的结构示意图。
如图3A所示，在半导体基底上形成多晶硅层302，并对多晶硅层302进行轻掺杂工艺。
本实施例的半导体基底可以是任何一种基底，例如硅衬底或者是蓝宝石衬底，或者是已经形成有一些器件结构的衬底，具体可以根据实际选择。
形成多晶硅层302的方法，例如在半导体基底上采用高温生长多晶硅层302，生长温度为500℃-1000℃。该多晶硅层302的厚度可以是0.01微米-1微米。
此外，还可以采用沉积的方式形成该多晶硅层302，具体可以根据实际需要设定，在此不再赘述。
形成多晶硅层302之后，对该多晶硅层302整体进行轻掺杂工艺。轻掺杂采用离子注入的方式，注入的离子为磷离子或者硼离子，注入剂量为1×1012个/cm2-1×1014个/cm2，注入剂量为40kev-150kev。
如图3B所示，对多晶硅层302进行刻蚀，形成间隔区303，间隔区303用于分隔多晶硅层302的第一区域3021和第二区域3022，间隔区303环绕第一区域3021。
如图3B所示，间隔区303为刻蚀掉部分多晶硅层302形成的，该间隔区303将剩余的多晶硅层302分隔成两个区域，一个区域是第一区域3021，间隔区303围绕该第一区域3021，另外一个区域是第二区域3022。
形成间隔区303的具体方式可以为：
在多晶硅层的预设位置形成阻挡层，阻挡层覆盖第一区域和第二区域；
刻蚀多晶硅层，直至露出半导体基底，形成间隔区；
去除阻挡层。
首先在多晶硅层上形成阻挡层，将要形成间隔区的区域暴露出来，接着形成
如图3C所示，在多晶硅层302上形成屏蔽材料层304。
该屏蔽材料层304可以是二氧化硅层，具体可以采用化学气相沉积的方式在多晶硅层302上沉积二氧化硅层，沉积的温度是300-℃1000℃，二氧化硅层的厚度为0.05微米-1.0微米。
如图3D所示，去除第二区域3022和间隔区303上的屏蔽材料层304，剩下的屏蔽层屏蔽材料层作为屏蔽层305覆盖第一区域。
该屏蔽层305覆盖第一区域，并暴露第二区域3022。
如图3E所示，以屏蔽层305为掩膜，对第二区域3021执行重掺杂工艺，形成重掺杂的第二区域3023。
对第二区域3021执行重掺杂工艺具体可以是：在高温炉管中采用POCL3对第二区域3021进行掺杂，高温炉管的工作温度为500℃-1000℃。
如图3F所示，去除阻挡层305，露出间隔区303和第一区域3021。
该步骤中，可以采用氢氟酸的湿法刻蚀的方式进行去除，也可以采用干法刻蚀的方式进行去除，具体可以根据实际需要进行选择，在此不再赘述。
如图3G所示，在第一区域3021上形成第一金属层306。
在形成第一金属层306之前，可以在多晶硅层302和间隔区303上形成介质层(图中未示出)，该介质层的材料例如为二氧化硅，然后在覆盖第一区域3021的介质层上形成第一金属层306。
形成第一金属层306的具体方式可以是：通过溅射方式形成第一金属材料层，并对第一金属材料层进行光刻和刻蚀工艺在第一区域3021的预设位置的上方形成第一金属层306。第一金属层306可以作为第一区域3021上方的屏蔽层，后续工艺步骤中的离子损伤，无法穿透该第一金属层306，进而尽量避免影响到第一区域3021的离子浓度。
接着，在在第一区域3021上形成层间介质层(图中未示出)，该层间介质层的材料例如为二氧化硅，具体可以采用化学气相沉积的方式形成。
如图3H所示，在层间介质层上形成第二金属层307，该第二金属层307位于第一金属层和第二区域上方。
形成第二金属层307的具体方式可以是：通过溅射形成第二金属材料层，并对第二金属材料层进行光刻和刻蚀工艺，形成第二金属层307。第二金属层307也可以作为轻掺杂的第一区域3021上方的屏蔽层，后续工艺步骤中的离子损伤，无法穿透该第二金属层307，进而尽量避免后续步骤工艺中的离子损伤影响到轻掺杂的第一区域3021的离子浓度。这样，就更加保证了多晶硅电阻的阻值的精确性。
该第二金属层307完全覆盖第一区域和第一金属层，该第二金属层的形成位置根据实际设计确定，如图3H所示，暴露出部分重掺杂的第二区域3023。
当然，后续还可以多次形成层间介质层和其它金属层。上述各金属层可以起到导电作用。
最后，在第二金属层307上形成钝化层(图中未示出)，该钝化层用于保护内部的层结构。该钝化层的形成方式可以是采用化学气相沉积方法，材料可以是二氧化硅或者氮化硅。
当然，在形成钝化层之前，还可以多次形成层间介质层和其它金属层。上述各金属层可以起到导电作用。
根据本实施例，在对多晶硅层302进行重掺杂工艺之前，首先在多晶硅层中302形成间隔区303，进而使得进行轻掺杂工艺的第一区域3021和需要进行重掺杂工艺的第二区域3022分隔开，这样，在重掺杂工艺过程中，不会出现由于高温导致第二区域3022中的离子扩散至第一区域3021进而导致第一区域3021的阻值发生变化，最终保证了多晶硅电阻的阻值的精确性。而且，由于金属层的屏蔽作用，会尽量阻止后续工艺步骤中的离子进入到多晶硅层，进一步保证了多晶硅电阻的阻值的精确性。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种多晶硅电阻的制作方法，其特征在于，包括：
在半导体基底上形成多晶硅层；
对所述多晶硅层进行轻掺杂工艺；
对所述多晶硅层进行刻蚀，直至露出半导体基底，形成间隔区，所述间隔区用于分隔所述多晶硅层的第一区域和第二区域，所述间隔区环绕所述第一区域；
对所述第二区域进行重掺杂工艺。
2.根据权利要求1所述的方法，其特征在于，所述对所述第二区域进行重掺杂工艺包括：
在多晶硅层上形成屏蔽层，所述屏蔽层覆盖所述第一区域；
以所述屏蔽层为掩膜，对所述第二区域执行重掺杂工艺；
去除所述屏蔽层。
3.根据权利要求2所述的方法，其特征在于，所述屏蔽层为二氧化硅层。
4.根据权利要求3所述的方法，其特征在于，所述二氧化硅层的厚度为0.05微米-1微米。
5.根据权利要求1所述的方法，其特征在于，所述对所述多晶硅层进行刻蚀，形成间隔区包括：
在所述多晶硅层的预设位置形成阻挡层，所述阻挡层覆盖所述第一区域和所述第二区域；
刻蚀所述多晶硅层，直至露出所述半导体基底，形成所述间隔区；
去除所述阻挡层。
6.根据权利要求1所述的方法，其特征在于，所述在半导体基底上形成多晶硅层包括：
在所述半导体基底上生长多晶硅层，生长温度为500℃-1000℃。
7.根据权利要求6所述的方法，其特征在于，所述多晶硅层的厚度为0.01微米-1微米。
8.根据权利要求1所述的方法，其特征在于，对所述多晶硅层进行轻掺杂工艺包括：
对所述多晶硅层进行离子注入，注入的离子为磷离子或者硼离子，注入剂量为1×1012个/cm2-1×1014个/cm2，注入能量为40kev-150kev。
9.根据权利要求1所述的方法，其特征在于，所述对所述第二区域进行重掺杂工艺包括：
在高温炉管中采用POCl3对所述第二区域进行掺杂，所述高温炉管的工作温度为500℃-1000℃。
10.根据权利要求1-9中任一项所述的方法，其特征在于，在对所述第二区域进行重掺杂工艺之后，还包括：
在所述第一区域上形成第一金属层；
在所述第一区域上形成层间介质层；
在所述层间介质层上形成第二金属层，所述第二金属层位于所述第一金属层和所述第二区域的上方；
在所述第二金属层上形成钝化层。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010657A (ja) * | 1983-06-29 | 1985-01-19 | Mitsubishi Electric Corp | 抵抗体の製造方法 |
| CN101013664A (zh) * | 2006-01-30 | 2007-08-08 | 三洋电机株式会社 | 半导体装置的制造方法 |
| CN101740639A (zh) * | 2008-11-24 | 2010-06-16 | 上海华虹Nec电子有限公司 | 多晶硅电阻及其制作方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010657A (ja) * | 1983-06-29 | 1985-01-19 | Mitsubishi Electric Corp | 抵抗体の製造方法 |
| CN101013664A (zh) * | 2006-01-30 | 2007-08-08 | 三洋电机株式会社 | 半导体装置的制造方法 |
| CN101740639A (zh) * | 2008-11-24 | 2010-06-16 | 上海华虹Nec电子有限公司 | 多晶硅电阻及其制作方法 |
| CN103021955A (zh) * | 2012-12-21 | 2013-04-03 | 上海宏力半导体制造有限公司 | 多晶硅电阻结构及对应的半导体集成器件形成方法 |
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