JP2013232562A - 半導体装置 - Google Patents

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Abstract

【課題】安定的に高耐圧特性を示す素子構造を有し、オン抵抗の低い半導体装置を提供すること。
【解決手段】活性領域１００ａにおいて、ｎ+半導体基板１上のｎ-ドリフト層２の表面層には、ｐ+領域３が選択的に設けられている。ｎ-ドリフト層２およびｐ+領域３の表面には、ｐベース層４が設けられている。ｐベース層４には、ＭＯＳ構造が設けられている。活性領域１００ａのＭＯＳ構造が形成されていない部分には、ｐ+領域３上にｐ+領域３３が設けられている。ｐ+領域３３は、ソース電極１０と接する。耐圧構造領域１００ｂには、活性領域１００ａを囲むように、少なくともｐ-領域２１からなるＪＴＥ構造１３が設けられている。ＪＴＥ構造１３は、ｐ+領域３およびｐベース層４から離れて設けられている。また、活性領域１００ａと耐圧構造領域１００ｂとの境界近傍の、ＭＯＳ構造が形成されていない部分において、ｐ-領域２１はｐ+領域３３に接する。
【選択図】図１

Description

この発明は、半導体装置に関する。
従来、高耐圧、大電流を制御するパワー半導体装置の構成材料としては、シリコン（Ｓｉ）単結晶が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）や、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＳＢＤ（ショットキーバリアダイオード）、ＰｉＮ（Ｐ−ｉｎｔｒｉｎｓｉｃ−Ｎ）ダイオードなど複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは２０ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このようなパワー半導体装置のうち、従来のＭＯＳＦＥＴの断面構造について説明する。図１７は、従来のＭＯＳＦＥＴの構成を示す断面図である。図１７に示すように、従来のＭＯＳＦＥＴは、ｎ+ドレイン層となるｎ+半導体基板１０１のおもて面にｎ-ドリフト層１０２が堆積され、ｎ-ドリフト層１０２の表面層にｐベース領域１０３が選択的に設けられている。
ｐベース領域１０３の表面層には、ｎ+ソース領域１０４が選択的に設けられている。ｐベース領域１０３の、ｎ-ドリフト層１０２とｎ+ソース領域１０４とに挟まれた部分の表面に、ゲート絶縁膜１０５を介してゲート電極１０６が設けられている。ソース電極１０７は、ｐベース領域１０３およびｎ+ソース領域１０４に接する。ドレイン電極１０８は、ｎ+半導体基板１０１の裏面に設けられている。さらに、最近では、ドリフト層を、ｐ型領域とｎ型領域とを交互に繰り返し接合した構成の並列ｐｎ層とした超接合型ＭＯＳＦＥＴが注目を浴びている（下記、非特許文献１，２参照。）。
超接合型ＭＯＳＦＥＴは、下記非特許文献１に示すように１９９７年に藤平らによりその理論が提案され、下記非特許文献２に示すように１９９８年にＤｅｂｏｙらによりＣｏｏｌＭＯＳＦＥＴとして製品化されたことが公知である。超接合型ＭＯＳＦＥＴは、ｎ-ドリフト層内に基板深さ方向に長手形状を有する柱状のｐ型領域を所定間隔で配置することにより、ソース−ドレイン間の耐圧特性を劣化させることなくオン抵抗を格段に向上させたことを特徴としている。
また、パワー半導体装置の観点からシリコンに変わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として、炭化珪素（ＳｉＣ）が注目を集めている（下記、非特許文献３参照。）。その理由は、炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができるからである。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができるからである。
このように、炭化珪素は、シリコンの物性限界を超える高い可能性をもつ半導体材料としてパワー半導体装置用途、特にＭＯＳＦＥＴにおいて今後の伸長が大きく期待される。炭化珪素のもつ特長のうち、特に低オン抵抗化に対する期待が高く、高耐圧特性を維持したままより一層の低オン抵抗化を図った縦型ＳｉＣ−ＭＯＳＦＥＴの実現が期待される。一般的な縦型ＳｉＣ−ＭＯＳＦＥＴの断面構造は、半導体材料としてシリコンを用いた縦型ＭＯＳＦＥＴの断面構造と同様であり、図１７に示す断面構造となる。
このような縦型ＳｉＣ−ＭＯＳＦＥＴは、低オン抵抗でかつ高速スイッチングが可能なスイッチングデバイスとして、モータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置への活用が期待されている。しかしながら、ソース−ドレイン間に高電圧が印加される場合、オン時に電流が流れる活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造領域にも高電圧が印加される。高電圧印加時、耐圧構造領域では横方向（基板主面に平行な方向）に空乏層が広がるため、基板表面の電荷の影響を受けやすい。その結果、耐圧特性が不安定になる虞がある。
このような問題を解消させる構造として、ｐベース領域のコーナー部を囲むようにｐ型領域を形成することにより耐圧構造領域の電界を緩和または分散させ、半導体装置全体の耐圧を向上させる接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造が公知であり（例えば、下記非特許文献４，５参照。）、半導体材料として炭化珪素を用いた半導体装置へも応用されている（例えば、下記特許文献１〜３参照。）。
米国特許第６００２１５９号明細書 米国特許第５７１２５０２号明細書 特許第３９９７５５１号公報
ティー・フジヒラ（Ｔ．Ｆｕｊｉｈｉｒａ）、セオリー オブ セミコンダクター スーパージャンクションズ デバイシズ（Ｔｈｅｏｒｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｐｅｒｊｕｎｃｔｉｏｎｓ Ｄｅｖｉｃｅｓ）、ジャパニーズ ジャーナル オブ アプライド フィジクス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、１９９７年、第３６巻、第１部、第１０号、ｐ．６２５４−６２６２ ジー・デボイ（Ｇ．Ｄｅｂｏｙ）、外５名、ア ニュー ジェネレイション オブ ハイ ボルテージ ＭＯＳＦＥＴズ ブレイクス ザ リミット ライン オブ シリコン（Ａ Ｎｅｗ Ｇｅｎｅｒａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｖｏｌｔａｇｅ ＭＯＳＦＥＴｓ Ｂｒｅａｋｓ Ｔｈｅ Ｌｉｍｉｔ Ｌｉｎｅ ｏｆ Ｓｉｌｉｃｏｎ）、アイ・トリプル・イー インターナショナル エレクトロン デバイシズ ミーティング（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（ＩＥＤＭ））、（米国）、１９９８年１２月、ｐ．６８３−６８５ ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ティー・ケイ・ワング（Ｔ．Ｋ．Ｗａｎｇ）、外３名、エフェクト オブ コンタクト レジスティビィティーズ アンド インターフェイス プロパティーズ オン ザ パフォーマンス オブ ＳｉＣ パワー デバイシズ（Ｅｆｆｅｃｔ ｏｆ Ｃｏｎｔａｃｔ Ｒｅｓｉｓｔｉｖｉｔｉｅｓ ａｎｄ Ｉｎｔｅｒｆａｃｅ Ｐｒｏｐｅｒｔｉｅｓ ｏｎ Ｔｈｅ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＳｉＣ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ）、アイ・トリプル・イー インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ．（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ．（ＩＳＰＳＤ））、１９９２年、ｐ．３０３−３０８ ビー・エー・ケイ テンプル（Ｖ．Ａ．Ｋ Ｔｅｍｐｌｅ）、ジャンクション ターミネイション エクステンション フォア ニア−アイディール，ブレイクダウン ボルテイジ イン ｐ−ｎ ジャンクションズ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ ｆｏｒ Ｎｅａｒ−Ｉｄｅａｌ，Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ ｉｎ ｐ−ｎ Ｊｕｎｃｔｉｏｎｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８６年１０月、第３３巻、第１０号、ｐ．１６０１−１６０８
しかしながら、ＪＴＥ構造は、ｐベース領域のコーナー部を囲むように形成されるｐ型領域の不純物濃度のばらつきによって耐圧特性が大きく低下するという問題がある。この問題は、半導体材料としてシリコンを用いた半導体装置への適用時から問題となっており、半導体材料として炭化珪素を用いた半導体装置においても同様の問題が生じると推測される。
この発明は、上述した従来技術による問題点を解消するため、安定的に高耐圧特性を示す素子構造を有する半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、オン抵抗の低い半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、半導体基板に設けられた活性領域と、前記活性領域を囲むように前記半導体基板に設けられた耐圧構造領域と、を有する半導体装置であって、次の特徴を有する。前記活性領域は、前記半導体基板上に設けられた、前記半導体基板よりも不純物濃度が低い第１導電型半導体層と、前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層に、前記活性領域と前記耐圧構造領域との境界に達するように選択的に設けられた第１の第２導電型半導体領域と、前記第１の第２導電型半導体領域に電気的に接続された入力電極と、少なくとも前記第１の第２導電型半導体領域および前記入力電極で構成されたおもて面素子構造と、前記半導体基板の裏面に設けられた出力電極と、前記おもて面素子構造が設けられた領域を除く領域に、前記第１の第２導電型半導体領域に接し、かつ前記活性領域と前記耐圧構造領域との境界位置まで設けられた第２の第２導電型半導体領域と、を備える。前記耐圧構造領域は、前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層に、前記活性領域と前記耐圧構造領域との境界から離れて設けられた、前記第１の第２導電型半導体領域よりも不純物濃度の低い複数の第３の第２導電型半導体領域を備える。前記第２の第２導電型半導体領域は、前記入力電極に接する。複数の前記第３の第２導電型半導体領域のうち、少なくとも最も前記活性領域側の前記第３の第２導電型半導体領域は、前記活性領域と前記耐圧構造領域との境界近傍において前記第２の第２導電型半導体領域に電気的に接続されている。
また、この発明にかかる半導体装置は、上述した発明において、前記おもて面素子構造は、さらに、前記第１導電型半導体層および前記第１の第２導電型半導体領域の上に設けられた、前記第１の第２導電型半導体領域よりも不純物濃度が低い第２導電型半導体層と、前記第２導電型半導体層の前記第１の第２導電型半導体領域側に対して反対側の表面層に選択的に形成された第４の第１導電型半導体領域と、前記第２導電型半導体層を深さ方向に貫通し、前記第１導電型半導体層に達する第５の第１導電型半導体領域と、前記第２導電型半導体層の、前記第４の第１導電型半導体領域と前記第５の第１導電型半導体領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第４の第１導電型半導体領域および前記第２導電型半導体層に接する前記入力電極と、で構成されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第３の第２導電型半導体領域は、前記第１の第２導電型半導体領域および前記第２導電型半導体層から離れて設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第３の第２導電型半導体領域のうち、少なくとも最も前記活性領域側の前記第３の第２導電型半導体領域の前記活性領域側の端部と、前記第１の第２導電型半導体領域の前記耐圧構造領域の端部との距離は、２０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、複数の前記第３の第２導電型半導体領域のうち、少なくとも最も前記活性領域側の前記第３の第２導電型半導体領域の前記活性領域側の端部と、前記第２導電型半導体層の前記耐圧構造領域の端部との距離は、２０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体層は、エピタキシャル成長法により形成されたエピタキシャル層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層は、エピタキシャル成長法により形成されたエピタキシャル層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２導電型半導体領域、前記第４の第１導電型半導体領域、前記第５の第１導電型半導体領域は、イオン注入法により形成された不純物拡散領域であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、炭化珪素であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面は、（０００−１）面に平行な面または（０００−１）面に対して１０度以内の傾きをもつ面であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面は、（０００１）面に平行な面または（０００１）面に対して１０度以内の傾きをもつ面であることを特徴とする。
上述した発明によれば、活性領域と耐圧構造領域との境界近傍の、ゲートパッド下およびゲートランナー下などのおもて面素子構造が形成されていない部分でのみ、複数の第３の第２導電型半導体領域のうち、少なくとも最も活性領域側の第３の第２導電型半導体領域と、第２の第２導電型半導体領域とを接触させることにより、活性領域の第１の第２導電型半導体領域および第２導電型半導体層の不純物濃度や構造に素子耐圧が影響されることなく、かつ、ＪＴＥ構造を構成する複数の第３の第２導電型半導体領域の不純物濃度のばらつきによらず、高耐圧特性を安定的に得ることができる。すなわち、複数の第３の第２導電型半導体領域の不純物濃度のばらつきによりＪＴＥ構造で決定される素子耐圧が低下したとしても、活性領域の第１の第２導電型半導体領域および第２導電型半導体層と第１導電型半導体層とのｐｎ接合で素子耐圧を決定し、高耐圧を維持することができる。
また、本発明によれば、エピタキシャル成長法によって第２導電型半導体層を形成することにより、第２導電型半導体層の表面をほぼ平坦にすることができ表面荒れがほぼ生じないため、第２導電型半導体層、ゲート絶縁膜およびゲート電極で構成されるＭＯＳ構造部のチャネル移動度を極めて大きくすることができる。また、本発明によれば、半導体材料として炭化珪素を用いた場合でも、半導体基板の主面を（０００−１）面に平行な面、（０００−１）面に対して１０度以内の傾きをもつ面、（０００１）面に平行な面、または（０００１）面に対して１０度以内の傾きをもつ面に設定することにより、ゲート絶縁膜と炭化珪素半導体との界面の界面準位密度を低減することができる。このため、ＭＯＳ構造部のチャネル移動度をさらに向上させることができる。
本発明にかかる半導体装置によれば、安定的に高耐圧特性を示す素子構造を有する半導体装置を提供することができるという効果を奏する。また、本発明にかかる半導体装置によれば、オン抵抗の低い半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる半導体装置の構成を示す断面図である。 実施の形態１にかかる半導体装置の構成を示す平面図である。 図２の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図２の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの耐圧特性を示す図表である。 比較例のＳｉＣ−ＭＯＳＦＥＴの耐圧特性を示す図表である。 実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量を示す特性図である。 実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量を示す特性図である。 従来のＭＯＳＦＥＴの構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置について、半導体材料として炭化珪素（ＳｉＣ）を用いた縦型プレーナーゲート構造のＳｉＣ−ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１（ａ）には、オン時に電流が流れる活性領域１００ａにおける１つの素子構造の断面構造を示す。図示省略するが、活性領域１００ａには、図１（ａ）に示す素子構造が複数並列して設けられている。図１（ｂ）には、活性領域１００ａの最外周部を囲み、耐圧を保持する耐圧構造領域１００ｂの断面構造を模式的に示す（以下、図５〜１２においても同様）。
図１に示すように、実施の形態１にかかる半導体装置は、炭化珪素で構成されたｎ+ドレイン層となるｎ+半導体基板１のおもて面に、エピタキシャル層からなるｎ-ドリフト層（第１導電型半導体層）２が堆積されている。活性領域１００ａにおいて、ｎ-ドリフト層２のｎ+半導体基板１側に対して反対側の表面層には、ｐ+領域３（第１の第２導電型半導体領域）が選択的に設けられている。最も耐圧構造領域１００ｂ側に設けられたｐ+領域３は、耐圧構造領域１００ｂ側の端部が活性領域１００ａと耐圧構造領域１００ｂとの境界に達するように設けられている。すなわち、ｐ+領域３は、耐圧構造領域１００ｂには設けられていない。
ｐ+領域３は、例えば六角形状や矩形状（以下、セル状とする）の平面形状を有し、複数のｐ+領域３が例えばマトリクス状に配置された平面レイアウトを有する。また、ｐ+領域３は、複数のｐ+領域３が並ぶ方向に直交する方向に延びるストライプ状の平面レイアウトを有していてもよい。ｎ-ドリフト層２およびｐ+領域３の表面には、エピタキシャル層からなるｐベース層（第２導電型半導体層）４が堆積されている。ｐベース層４は、耐圧構造領域１００ｂ側の端部が活性領域１００ａと耐圧構造領域１００ｂとの境界に達するように設けられている。ｐベース層４のｐ+領域３上の部分には、ｐ+領域３側に対して反対側の表面層に、ｎ+ソース領域（第４の第１導電型半導体領域）５およびｐ+コンタクト領域６が選択的に設けられている。
ｐ+コンタクト領域６は、ｎ+ソース領域５の、後述するｎウェル領域７側に対して反対側に設けられ、ｎ+ソース領域５に接する。ｐベース層４のｎ-ドリフト層２上の部分には、深さ方向にｐベース層４を貫通しｎ-ドリフト層２に達するｎウェル領域（第５の第１導電型半導体領域）７が設けられている。ｐベース層４の、ｎ+ソース領域５とｎウェル領域７とに挟まれた部分の表面には、ゲート絶縁膜８を介してゲート電極９が設けられている。ソース電極（入力電極）１０は、ｎ+ソース領域５およびｐ+コンタクト領域６に接する。また、ソース電極１０は、層間絶縁膜１１によってゲート電極９と電気的に絶縁されている。
耐圧構造領域１００ｂにおいて、ｎ-ドリフト層２のｎ+半導体基板１側に対して反対側の表面層には、活性領域１００ａを囲むように、ｐ+領域３よりも不純物濃度が低い１つ以上のｐ-領域（第３の第２導電型半導体領域）が設けられ、ＪＴＥ構造１３を構成する。ＪＴＥ構造１３は、その一部がｐ+領域３（または後述するｐ++領域３３、もしくはその両方）と接し（不図示）、残りの大部分がｐ+領域３およびｐベース層４と離れている。ＪＴＥ構造１３上には、層間絶縁膜１１が設けられている。ＪＴＥ構造１３の詳細な説明については、後述する。
ソース電極１０の端部は、パッシベーション保護膜１２によって覆われている。ｎ+半導体基板１とｎ-ドリフト層２との間には、ｎ+半導体基板１およびｎ-ドリフト層２に接するようにｎ層１４が設けられている。ｎ層１４の不純物濃度は、ｎ-ドリフト層２の不純物濃度よりも高く、ｎ+半導体基板１の不純物濃度よりも低い。ｎ層１４は、空乏層の広がりを抑制するフィールドストップ（ＦＳ）層として機能する。ｎ+半導体基板１の裏面には、ドレイン電極となる裏面電極（出力電極）１５が設けられている。
次に、ＪＴＥ構造１３の構成について、図２〜４を参照して詳細に説明する。図２は、実施の形態１にかかる半導体装置の構成を示す平面図である。図３は、図２の切断線Ａ−Ａ’および切断線Ｂ−Ｂ’における断面構造を示す断面図である。図４は、図２の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図２には、活性領域１００ａおよび耐圧構造領域１００ｂの平面レイアウトを示す。図３は、例えば、セル状の平面形状を有するｐ+領域３をマトリクス状に配置した場合の断面構造であり、切断線Ａ−Ａ’と切断線Ｂ−Ｂ’とで同様の断面構造となっている。
図２に示すように、活性領域１００ａは、例えば、半導体チップ１００の中央部に配置されている。耐圧構造領域１００ｂは、半導体チップ１００の外周部に設けられ、活性領域１００ａの周辺部を囲む。半導体チップ１００は、ｎ+半導体基板１のおもて面にエピタキシャル層からなるｎ-ドリフト層２が堆積されてなる。図２には、ｎ-ドリフト層２側からみた活性領域１００ａおよび耐圧構造領域１００ｂの平面レイアウトを示す。半導体チップ１００の中央部近傍において、ｎ-ドリフト層２の上方、すなわちソース電極１０上には、厚い絶縁膜（不図示）を挟んでゲートパッドおよびゲートランナーが配置される。
ゲートパッドは、例えば、半導体チップ１００の中央部に配置されている。ゲートパッドには、ゲートランナーを介してゲート電極９が電気的に接続されている。ゲートパッドは、ゲート電極９取り出し用のボンディングワイヤーが接続されるアルミニウム電極露出部である。ゲートランナーは、ゲートパッドに接続され、ゲートパッドから耐圧構造領域１００ｂに向かって直線状に配線されている。ゲートランナーは、ゲートパッドから各ゲート電極９にゲート信号を伝えるアルミニウム電極線である。
活性領域１００ａは、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分によって複数に分割されている。図３には、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分によって、活性領域１００ａが４つに分割された状態を示す。分割された各活性領域１００ａには、ｎ+ソース領域５、ｐ+コンタクト領域６、ｎウェル領域７、ゲート絶縁膜８およびゲート電極９からなるＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（おもて面素子構造）が複数形成されている。
一方、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分には、ＭＯＳ構造は形成されていない。また、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分には、深さ方向にｐベース層４を貫通しｐ+領域３に達するｐ+領域（第２の第２導電型半導体領域）３３が設けられている。ｐ+領域３３は、例えばゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分と同一の平面形状を有し、ゲートパッド下１００ｃから、活性領域１００ａと耐圧構造領域１００ｂとの境界位置にまで至る例えば直線状の平面形状を有する。ｐ+領域３３の一部は、ソース電極１０と接する（不図示）。ｐ+領域３３は、後述するＪＴＥ構造を構成するｐ-領域２１とソース電極１０とのコンタクト領域である。
図３，４に示すように、耐圧構造領域１００ｂにおいて、ｎ-ドリフト層２のｎ+半導体基板１側に対して反対側の表面層にはｐ-領域２１およびｐ--領域２２が設けられ、ＪＴＥ構造を構成する。ｐ-領域２１は、最も活性領域１００ａ側に設けられ、活性領域１００ａを囲む。ｐ-領域２１の不純物濃度は、ｐベース層４の不純物濃度よりも低い。ｐ--領域２２は、ｐ-領域２１よりも活性領域１００ａから離れた位置に設けられ、ｐ-領域２１を囲む。ｐ--領域２２は、ｐ-領域２１に接し、ｐ-領域２１の下側（ｎ+半導体基板１側）の領域を覆う。ｐ--領域２２の不純物濃度は、ｐ-領域２１の不純物濃度よりも低い。
また、図３に示すように、ｐ-領域２１およびｐ--領域２２は、ｐ+領域３およびｐベース層４から離れて設けられている。活性領域１００ａと耐圧構造領域１００ｂとの境界において、ｐ-領域２１の活性領域１００ａ側の端部と、ｐ+領域３およびｐベース層４の耐圧構造領域１００ｂ側の端部との距離ｔは例えば２０μｍ以下であるのが好ましい。これにより、本発明の効果が顕著にあらわれる。
一方、図４に示すように、活性領域１００ａと耐圧構造領域１００ｂとの境界近傍の、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分において、ｐ-領域２１の活性領域１００ａ側の端部は、ｐ+領域３またはｐ+領域３３の端部、もしくはその両方の端部に接する。ｐ-領域２１は、ｐ+領域３またはｐ+領域３３、もしくはその両方を介してソース電極１０と電気的に接続されることにより、半導体装置の動作時の電位が安定する。活性領域１００ａと耐圧構造領域１００ｂとの境界近傍の、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分において、ｐ--領域２２の活性領域１００ａ側の端部が、ｐ+領域３またはｐ+領域３３の端部、もしくはその両方の端部に接していてもよい。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図５〜１２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。例えば、定格電流２５Ａで、１２００Ｖの耐圧を有するＳｉＣ−ＭＯＳＦＥＴを作製（製造）する場合を例に説明する。まず、図５に示すように、炭化珪素（ＳｉＣ）からなるｎ+半導体基板１を用意する。ｎ+半導体基板１は、例えば、不純物として窒素（Ｎ）を２×１０19ｃｍ-3程度含む低抵抗な炭化珪素単結晶基板である。ｎ+半導体基板１は、例えば炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）からなる炭化珪素単結晶基板である。
また、ｎ+半導体基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）Ｃ面である。ｎ+半導体基板１の主面（おもて面）には、フィールドストップ層として機能するｎ層１４が、エピタキシャル成長法またはイオン注入法により形成されている。次に、ｎ+半導体基板１のｎ層１４上に、ｎ-ドリフト層２を例えば１０μｍ程度の厚さでエピタキシャル成長させる。ｎ-ドリフト層２は、例えば、不純物として窒素を１．８×１０16ｃｍ-3程度含むようにエピタキシャル成長させてもよい。
次に、図６に示すように、イオン注入法により、活性領域のｎ-ドリフト層２の表面層に、ｐ+領域３を例えば０．５μｍ程度の深さで選択的に形成する。このイオン注入は、ドーパントとして例えばアルミニウムを用い、ｐ+領域３の不純物濃度が例えば１．０×１０18ｃｍ-3となるようにドーズ量を設定してもよい。隣り合うｐ+領域３間の幅は、例えば２μｍであってもよい。複数のｐ+領域３が並ぶ方向のｐ+領域３の幅は、例えば１３μｍ程度であってもよい。
次に、図７に示すように、活性領域から耐圧構造領域にわたって、ｎ-ドリフト層２およびｐ+領域３の表面に、ｐベース層４を例えば０．５μｍの厚さでエピタキシャル成長させる。このエピタキシャル成長は、不純物を例えばアルミニウムとし、ｐベース層４の不純物濃度が例えば２．０×１０16ｃｍ-3となるように不純物の導入量を設定してもよい。次に、図８に示すように、耐圧構造領域において、ｐベース層４の一部を例えば０．７μｍの深さでエッチングしｎ-ドリフト層２を露出させる。これにより、耐圧構造領域にベベル構造が形成され、ｐ+領域３およびｐベース層４の各端部が露出する。
次に、図９に示すように、イオン注入法により、ｐベース層４のｎ-ドリフト層２上の部分の導電型を反転させ、深さ方向にｐベース層４を貫通しｎ-ドリフト層２に達するｎウェル領域７を形成する。このイオン注入は、例えばドーパントを窒素とし、ｎウェル領域７の不純物濃度が例えば５．０×１０16ｃｍ-3となるようにドーズ量を設定してもよい。また、ｎウェル領域７の深さは、ｎ-ドリフト層２の内部にまで設けられる深さであってもよい。ｎウェル領域７の深さおよび幅は、例えば１．５μｍおよび２．０μｍであってもよい。
次に、図１０に示すように、イオン注入法により、ｐベース層４のｐ+領域３上の部分の表面層に、ｎ+ソース領域５およびｐ+コンタクト領域６をそれぞれ選択的に形成する。また、ｐ+コンタクト領域６と同時に、ｐベース層４の、ゲートパッド下１００ｃおよびゲートランナー下１００ｄとなる部分にｐ+領域３３を形成する。ｐ+コンタクト領域６およびｐ+領域３３は、深さ方向にｐベース層４を貫通しｎ-ドリフト層２に接するように形成する。ｎ+ソース領域５、ｐ+コンタクト領域６およびｎウェル領域７を形成する順番は種々変更可能である。次に、活性化アニールを実施する。活性化アニールは、例えば１６２０℃の温度で２分間行ってもよい。
次に、図１１に示すように、イオン注入法により、耐圧構造領域にＪＴＥ構造１３を形成する。具体的には、エッチングによってｐベース層４が除去されることにより露出したｎ-ドリフト層２の表面層に、アルミニウムをイオン注入しｐ-領域２１を選択的に形成する。このイオン注入のドーズ量は、例えば６．０×１０13ｃｍ-2であってもよい。このとき、活性領域１００ａと耐圧構造領域との境界近傍の、ゲートパッド下１００ｃおよびゲートランナー下１００ｄとなる部分で、ｐ+領域３またはｐ+領域３３、もしくはその両方に接するようにｐ-領域２１を形成する。一方、活性領域１００ａと耐圧構造領域との境界、すなわち、ゲートパッド下１００ｃおよびゲートランナー下１００ｄとなる部分を除く部分では、ｐ+領域３およびｐベース層４から０．２μｍほど離れた位置にｐ-領域２１を形成する。
さらに、イオン注入法により、ｐ-領域２１の外側に、ｐ-領域２１に接するｐ--領域２２を選択的に形成する。このイオン注入は、ドーパントをアルミニウムとし、ドーズ量をｐ-領域２１形成時のドーズ量よりも低い例えば１．０×１０13ｃｍ-2としてもよい。ｐ-領域２１と同様に、活性領域と耐圧構造領域との境界近傍の、ゲートパッド下１００ｃおよびゲートランナー下１００ｄとなる部分で、ｐ+領域３またはｐ+領域３３、もしくはその両方に接するようにｐ--領域２２を形成してもよい。次に、活性化アニールを実施する。活性化アニールは、例えば１６２０℃の温度で２分間行ってもよい。
次に、図１２に示すように、ｎ+半導体基板１のおもて面側に露出するＳｉＣ半導体を熱酸化し、ゲート絶縁膜８を１００ｎｍの厚さで形成する。次に、水素（Ｈ2）雰囲気中において１０００℃程度の温度でアニールを行う。次に、リン（Ｐ）がドープされた多結晶シリコン層をゲート電極９として形成する。次に、ゲート電極９のパターニング後、層間絶縁膜１１としてリンガラスを１．０μｍの厚さで成膜する。次に、層間絶縁膜１１をパターニングしてコンタクトホールを形成した後、熱処理を行う。
次に、スパッタ法により、活性領域の層間絶縁膜１１上に、コンタクトホールに埋め込むように、１％の割合でシリコン（Ｓｉ）を含んだアルミニウム（Ａｌ−Ｓｉ、以下、アルミニウムシリコンとする）膜を例えば５μｍの厚さで成膜し、ソース電極１０を形成する。コンタクトホール内にニッケル（Ｎｉ）膜を埋め込んだ後に、アルミニウムシリコン膜を堆積し、ニッケル膜およびアルミニウムシリコン膜が積層されてなるソース電極１０を形成してもよい。
次に、ｎ+半導体基板１の裏面にニッケル膜を成膜し、９７０℃の温度で熱処理した後、ニッケル膜上にチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順次成膜し、ニッケル膜、チタン膜、ニッケル膜および金膜が積層されてなる裏面電極１５を形成する。その後、パッシベーション保護膜１２でおもて面素子構造を覆うことにより、図１に示すＳｉＣ−ＭＯＳＦＥＴが完成する。
次に、ＪＴＥ構造を構成するｐ-領域２１およびｐ--領域２２のイオン注入濃度ばらつきと耐圧との関係について検証した。図１３は、実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの耐圧特性を示す図表である。図１４は、比較例のＳｉＣ−ＭＯＳＦＥＴの耐圧特性を示す図表である。まず、上述した実施の形態１にかかる半導体装置の製造方法にしたがい、実施の形態１にかかる半導体装置の製造方法に例示した条件でＳｉＣ−ＭＯＳＦＥＴを作製した（以下、実施例１とする）。すなわち、実施例１では、活性領域と耐圧構造領域との境界近傍の、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分でのみ、ｐ-領域２１がｐ+領域３およびｐ++領域３の各端部と接する。
また、ｐ-領域２１およびｐ--領域２２のイオン注入濃度ばらつきによる耐圧低下を検証するために、実施の形態１にかかる半導体装置の製造方法に例示したｐ-領域２１およびｐ--領域２２の各ドーズ量（以下、基準ドーズ量とする）から±５０％までドーズ量を変化させて、複数の実施例１を作製した。具体的には、ｐ-領域２１およびｐ--領域２２の各基準ドーズ量は、それぞれ、６．０×１０13ｃｍ-2および１．０×１０13ｃｍ-2である。基準ドーズ量は、例えば１４００Ｖ以上の耐圧を有するＳｉＣ−ＭＯＳＦＥＴを作製する際の好適なドーズ量である。
比較として、第１ＪＴＥ領域（ｐ-領域）の内周全体がｐ+領域３およびｐベース層４に接するＳｉＣ−ＭＯＳＦＥＴを作製した（以下、比較例とする）。比較例においても、第１ＪＴＥ領域および第２ＪＴＥ領域（ｐ--領域）のイオン注入濃度ばらつきによる耐圧低下を検証するために、実施例１のｐ-領域２１およびｐ--領域２２と同様の範囲でドーズ量を種々変更して複数作製した。
具体的には、ｐ-領域２１（第１ＪＴＥ領域）を形成するためのイオン注入のドーズ量は、３．０×１０13ｃｍ-2〜１．２×１０14ｃｍ-2の範囲で種々変更している。ｐ--領域２２（第２ＪＴＥ領域）を形成するためのイオン注入のドーズ量は、４．０×１０12ｃｍ-2〜２．０×１０13ｃｍ-2の範囲で、第１ＪＴＥ領域を形成するためのイオン注入のドーズ量よりも低いドーズ量となるように種々変更している。また、実施例１および比較例はともに、チップサイズを３ｍｍ×３ｍｍとし、活性領域の面積を５．７３ｍｍ2とし、定格電流を２５Ａとした。
そして、作製した実施例１および比較例の耐圧測定結果を、それぞれ図１３および図１４に示す。図１３においても、ｐ-領域２１を第１ＪＴＥ領域とし、ｐ--領域２２を第２ＪＴＥ領域と示す。
図１３，１４に示す結果より、実施例１および比較例ともに、基準ドーズ量における素子耐圧はそれぞれ１４５０Ｖおよび１４５１Ｖとなり、耐圧変動が生じないことが確認された。また、実施例１は、ｐ-領域２１（第１ＪＴＥ領域）およびｐ--領域２２（第２ＪＴＥ領域）をそれぞれ基準ドーズ量から離れたドーズ量で形成した場合においても、耐圧が１４５０Ｖからほぼ変化しないことが確認された。それに対して、比較例では、第１ＪＴＥ領域および第２ＪＴＥ領域をそれぞれ基準ドーズ量から離れたドーズ量で形成した場合、ドーズ量のずれが基準ドーズ量から２０％であるときに、耐圧が基準ドーズ量における耐圧１４５１Ｖから１００Ｖ程度低下することが確認された。
比較例において耐圧が低下した理由は、特に第１ＪＴＥ領域および第２ＪＴＥ領域が、イオン注入法により低い不純物濃度で形成するため、各領域内において不純物濃度のばらつきが生じやすいからである。したがって、実施例１のように、ゲートパッド下１００ｃおよびゲートランナー下１００ｄの部分でのみ、ｐ+領域３およびｐ++領域３３の各端部と接するように第１ＪＴＥ領域を形成することにより、第１ＪＴＥ領域および第２ＪＴＥ領域の不純物濃度のずれによらず、十分な素子耐圧を得ることができることが確認された。
次に、本発明にかかる半導体装置における負荷短絡耐量およびターンオフ耐量について検証した。図１５は、実施例１にかかるＳｉＣ−ＭＯＳＦＥＴの負荷短絡耐量を示す特性図である。図１６は、実施例１にかかるＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量を示す特性図である。実施の形態１にかかる半導体装置の製造方法に例示した条件で作製された上記実施例１の負荷短絡耐量およびターンオフ耐量を測定した。
負荷短絡耐量の測定とは、電源電圧Ｖｃｃ＝ソース−ドレイン間電圧Ｖｄｓとなるように電源電圧Ｖｃｃを直接ソース−ドレイン間に印加し、その状態でゲート電極にゲート電圧Ｖｇ＝２０Ｖを印加し、何μｓｅｃ破壊しないかを評価するものである。ソース−ドレイン間に印加する電源電圧Ｖｃｃ＝８００Ｖとし、測定開始時の半導体装置近傍の温度Ｔｊ＝１７５℃として、実施例１の負荷短絡耐量を測定した結果を図１５に示す。
図１５に示す測定波形は、ソース−ドレイン間電圧Ｖｄｓ波形およびソース−ドレイン間電流Ｉｄｓ波形の概略図である。図１５において、横軸は、時間（μｓ）であり、点線で区切られた１マスが２μｓ（Ｔｉｍｅ：２μｓ／ｄｉｖ．）である。縦軸は、ソース−ドレイン間電流Ｉｄｓの電流値であり、矢印Ａ１で示す位置を原点とし、点線で区切られた１マスが２５Ａ（Ｉｄｓ：２５Ａ／ｄｉｖ．）である。また、縦軸は、ソース−ドレイン間電圧Ｖｄｓの電圧値であり、ソース−ドレイン間電圧Ｖｄｓ波形はほぼ電源電圧Ｖｃｃである８００Ｖを示している。図１５に示す結果より、最大電流Ｉｐが素子定格電流２５Ａの５倍である１２５Ａを導通としても破壊しないことが確認された。さらに、オンになったとき（Ｉｄｓ＞０Ａ）から１５μｓｅｃ経過しても破壊せず、オフ（Ｉｄｓ＝０Ａ）させることができることが確認された。
また、実施例１のターンオフ耐量を測定した結果を図１６に示す。図１６に示す測定波形は、ゲート−ソース間電圧Ｖｇｓ波形、ソース−ドレイン間電圧Ｖｄｓ波形、およびドレイン電流Ｉｄ波形である。図１６において、横軸は、時間（μｓ）であり、点線で区切られた１マスが５μｓ（Ｔｉｍｅ：５μｓ／ｄｉｖ．）である。縦軸は、ゲート−ソース間電圧Ｖｇｓ、ソース−ドレイン間電圧Ｖｄｓまたはドレイン電流Ｉｄである。ゲート−ソース間電圧Ｖｇｓ波形は、矢印Ａ２で示す位置を原点とし、点線で区切られた１マスが１０Ａ（Ｖｇｓ：１０Ａ／ｄｉｖ．）である。また、ソース−ドレイン間電圧Ｖｄｓ波形は、矢印Ａ３を原点とし、点線で区切られた１マスが５００Ｖ（Ｖｄｓ：５００Ｖ／ｄｉｖ．）である。ドレイン電流Ｉｄ波形は、矢印Ａ３を原点とし、点線で区切られた１マスが２５Ａである（Ｉｄ：２５Ａ／ｄｉｖ．）。
図１６に示す結果より、実施例１のターンオフ時、すなわち、ゲート−ソース間電圧Ｖｇｓが１０Ｖから０Ｖ以下となったとき、ソース−ドレイン間電圧Ｖｄｓは１６５０Ｖにクランプされた（図１６中のＶｄｓｃｌａｍｐ）。そして、実施例１が破壊することなく、ドレイン電流Ｉｄ＝１００Ａ（定格電流２５Ａの４倍）を１５０℃の温度環境下でオフ（Ｉｄｓ＝０Ａ）することができることが確認された。したがって、実施例１は、静的な耐圧特性だけでなく、負荷短絡耐量やターンオフ耐量など動的な耐量に対しても、プロセスばらつきの影響はほぼ受けず極めて大きい破壊耐量を得ることができることが確認された。
実施例１において、ｎ+炭化珪素基板１の主面が例えば＜１１−２０＞方向に０度、２度、８度または１０度程度のオフ角を有する（０００−１）面上に、実施の形態１にかかる半導体装置を作製した場合にも、実施例１と同様に良好な特性を示すことが確認された。
（実施の形態２）
実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ+炭化珪素基板１の主面が例えば＜１１２０＞方向に４度程度のオフ角を有する（０００１）面である点である。実施の形態２にかかる半導体装置のそれ以外の構成は、実施の形態１にかかる半導体装置と同様である。実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法と同様である。
上述した実施の形態２にかかる半導体装置の製造方法にしたがい、実施の形態２にかかる半導体装置の製造方法に記載した条件でＳｉＣ−ＭＯＳＦＥＴを作製した（以下、実施例２とする）。そして、実施例２に対して、実施例１と同様に素子の耐圧特性、負荷短絡耐量、およびターンオフ耐量について検証した。その結果、実施例２は、実施例１とほぼ同様の特性を示すことが確認された。
実施例２において、ｎ+炭化珪素基板１の主面が例えば＜１１２０＞方向に０度、２度、８度または１０度程度のオフ角を有する（０００１）面上に、実施の形態２にかかる半導体装置を作製した場合にも、実施例２と同様に良好な特性を示すことが確認された。
（実施の形態３）
実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｐ+領域３に代えて、ｎ-ドリフト層２の表面層にｐベース層（第１の第２導電型半導体領域）４を選択的に形成する点である。ｐベース層４は、イオン注入法によりｎ-ドリフト層２の表面層に選択的に形成される。すなわち、実施の形態３にかかる半導体装置においては、ｐ+領域３およびｎウェル領域７が設けられていない。また、実施の形態３にかかる半導体装置のそれ以外の構成は、実施の形態１にかかる半導体装置と同様である。
次に、実施の形態３にかかる半導体装置の製造方法について説明する。まず、実施の形態１にかかる半導体装置と同様に、おもて面にｎ層１４が形成されたｎ+半導体基板１を用意し、ｎ+半導体基板１のｎ層１４上にｎ-ドリフト層２をエピタキシャル成長させる。次に、イオン注入法により、活性領域のｎ-ドリフト層２の表面層に、ｐベース層４を例えば０．５μｍ程度の深さで選択的に形成する。このイオン注入は、ドーパントとして例えばアルミニウムを用い、ｐベース層４の不純物濃度が例えば１．０×１０16ｃｍ-3となるようにドーズ量を設定してもよい。複数のｐベース層４が並ぶ方向のｐベース層４の幅は、例えば１３μｍ程度であってもよい。
次に、実施の形態１と同様に、イオン注入法により、ｐベース層４の表面層に、ｎ+ソース領域５およびｐ+コンタクト領域６をそれぞれ選択的に形成する。次に、実施の形態１と同様の条件で、活性化アニールを実施する。次に、ｐベース層４よりも外側のｎ-ドリフト層２の表面層に、実施の形態１と同様に、ｐ-領域２１およびｐ--領域２２を選択的に形成する。次に、実施の形態１と同様の条件で、活性化アニールを実施する。その後、実施の形態１と同様に、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１１、ソース電極１０、裏面電極１５およびパッシベーション保護膜１２を順次形成し、実施の形態３にかかる半導体装置が完成する。
次に、ＪＴＥ構造を構成するｐ-領域２１およびｐ--領域２２のイオン注入濃度ばらつきと耐圧との関係について検証した。まず、上述した実施の形態３にかかる半導体装置の製造方法にしたがい、実施の形態３にかかる半導体装置の製造方法に例示した条件でＳｉＣ−ＭＯＳＦＥＴを作製した（以下、実施例３とする）。また、実施例１のｐ-領域２１およびｐ--領域２２と同様の範囲でドーズ量を種々変更し、複数の実施例３を作製した。その他の条件は、実施例１と同様である。
その結果、実施例３は、実施例１と同様の耐圧特性を示すことが確認された。また、実施例３は、実施例１と同様に、最大電流が定格電流の５倍である１２５Ａを導通しても破壊せず、さらに１５μｓｅｃでも破壊しないことが確認された。さらに、実施例３は、ソース・ドレイン間電圧が１６１０Ｖにクランプされ、破壊することなく１００Ａ（定格電流２５Ａの４倍）を１５０℃の温度環境下でオフすることができることが確認された。したがって、実施例３は、実施例１と同様に、静的な耐圧特性だけでなく、負荷短絡耐量やターンオフ耐量など動的な耐量に対しても、プロセスばらつきの影響はほぼ受けず極めて大きい破壊耐量を得ることができることが確認された。
実施例３において、ｎ+炭化珪素基板１の主面が例えば＜１１−２０＞方向に０度、２度、８度または１０度程度のオフ角を有する（０００−１）面上に、実施の形態３にかかる半導体装置を作製した場合にも、実施例３と同様に良好な特性を示すことが確認された。
（実施の形態４）
実施の形態４にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、ｎ+炭化珪素基板１の主面が例えば＜１１２０＞方向に４度程度のオフ角を有する（０００１）面である点である。実施の形態４にかかる半導体装置のそれ以外の構成は、実施の形態３にかかる半導体装置と同様である。実施の形態４にかかる半導体装置の製造方法は、実施の形態３にかかる半導体装置の製造方法と同様である。
上述した実施の形態４にかかる半導体装置の製造方法にしたがい、実施の形態４にかかる半導体装置の製造方法に記載した条件でＳｉＣ−ＭＯＳＦＥＴを作製した（以下、実施例４とする）。そして、実施例４に対して、実施例３と同様に素子の耐圧特性、負荷短絡耐量、およびターンオフ耐量について検証した。その結果、実施例４は、実施例３とほぼ同様の特性を示すことが確認された。
実施例４において、ｎ+炭化珪素基板１の主面が例えば＜１１２０＞方向に０度、２度、８度または１０度程度のオフ角を有する（０００１）面上に、実施の形態４にかかる半導体装置を作製した場合にも、実施例４と同様に良好な特性を示すことが確認された。
以上に説明したように、本発明によれば、活性領域と耐圧構造領域との境界近傍の、ゲートパッド下およびゲートランナー下の部分でのみ、ＪＴＥ構造を構成するｐ-領域（第１ＪＴＥ領域）と、活性領域のｐ+領域またはｐ+領域、もしくはその両方とを接触させることにより、活性領域のｐ+領域やｐベース層の不純物濃度や構造に素子耐圧が影響されることなく、かつ、ＪＴＥ構造を構成する第１ＪＴＥ領域および第２ＪＴＥ領域の不純物濃度のばらつきによらず、高耐圧特性を安定的に得ることができる。すなわち、第１ＪＴＥ領域および第２ＪＴＥ領域の不純物濃度のばらつきによりＪＴＥ構造で決定される素子耐圧が低下したとしても、活性領域のｐ+領域やｐベース層とｎ-ドリフト層とのｐｎ接合で素子耐圧を決定することができる。このため、素子作成プロセスばらつきに影響されることなく、素子全体の耐圧を高耐圧の状態で維持することができ、安定的に高耐圧特性を示す素子構造を有する半導体装置を提供することができる。
また、本発明によれば、エピタキシャル成長法によってｐベース層を形成することにより、ｐベース層の表面をほぼ平坦にすることができ表面荒れがほぼ生じないため、ｐベース層、ゲート絶縁膜およびゲート電極で構成されるＭＯＳ構造部のチャネル移動度を極めて大きくすることができる。これにより、オン抵抗をさらに小さくすることができる。また、本発明によれば、半導体材料として炭化珪素を用いた場合でも、ｎ型半導体基板の主面を（０００−１）面に平行な面、（０００−１）面に対して１０度以内の傾きをもつ面、（０００１）面に平行な面、または（０００１）面に対して１０度以内の傾きをもつ面に設定することにより、ゲート絶縁膜と炭化珪素半導体との界面の界面準位密度を低減することができる。このため、ＭＯＳ構造部のチャネル移動度をさらに向上させることができる。したがって、オン抵抗を極めて低くすることができる。
以上において本発明では、ＭＯＳＦＥＴを例に説明しているが、上述した各実施の形態に限らず、ＩＧＢＴ、ショットキーバリアダイオード（ＳＢＤ）およびＰｉＮダイオードにも適用することが可能である。例えば、本発明をＩＧＢＴに適用する場合、ｎ+半導体基板に代えて、ｐ+半導体基板を用いればよい。また、本発明をＩＧＢＴ、ショットキーバリアダイオードおよびＰｉＮダイオードに適用する場合、ゲートパッド下およびゲートランナー下でのみ、入力電極に電気的に接続されたｐ型領域と、ＪＴＥ構造を構成するｐ-領域（第１ＪＴＥ領域）とを接続すればよい。
また、本発明では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明では、半導体材料として炭化珪素を用いた場合を例に説明しているが、これに限らず、炭化珪素以外のシリコンよりもバンドギャップの広い半導体材料（ワイドバンドギャップ半導体）を用いてもよいし、シリコンを用いてもよい。
以上のように、本発明にかかる半導体装置は、高耐圧、大電流を制御するパワー半導体装置に有用であり、特に、半導体材料としてワイドバンドギャップ半導体の１つである炭化珪素を用いて作製された縦型高耐圧半導体装置に適している。
１ ｎ+半導体基板
２ ｎ-ドリフト層
３ ｐ+領域
４ ｐベース層
５ ｎ+ソース領域
６ ｐ+コンタクト領域
７ ｎウェル領域
８ ゲート絶縁膜
９ ゲート電極
１０ ソース電極
１１ 層間絶縁膜
１２ パッシベーション保護膜
１３ ＪＴＥ構造
１００ａ 活性領域
１００ｂ 耐圧構造領域

Claims (11)

  1. 半導体基板に設けられた活性領域と、前記活性領域を囲むように前記半導体基板に設けられた耐圧構造領域と、を有する半導体装置であって、
    前記活性領域は、
    前記半導体基板上に設けられた、前記半導体基板よりも不純物濃度が低い第１導電型半導体層と、
    前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層に、前記活性領域と前記耐圧構造領域との境界に達するように選択的に設けられた第１の第２導電型半導体領域と、
    前記第１の第２導電型半導体領域に電気的に接続された入力電極と、
    少なくとも前記第１の第２導電型半導体領域および前記入力電極で構成されたおもて面素子構造と、
    前記半導体基板の裏面に設けられた出力電極と、
    前記おもて面素子構造が設けられた領域を除く領域に、前記第１の第２導電型半導体領域に接し、かつ前記活性領域と前記耐圧構造領域との境界位置まで設けられた第２の第２導電型半導体領域と、
    を備え、
    前記耐圧構造領域は、
    前記第１導電型半導体層の前記半導体基板側に対して反対側の表面層に、前記活性領域と前記耐圧構造領域との境界から離れて設けられた、前記第１の第２導電型半導体領域よりも不純物濃度の低い複数の第３の第２導電型半導体領域を備え、
    前記第２の第２導電型半導体領域は、前記入力電極に接し、
    複数の前記第３の第２導電型半導体領域のうち、少なくとも最も前記活性領域側の前記第３の第２導電型半導体領域は、前記活性領域と前記耐圧構造領域との境界近傍において前記第２の第２導電型半導体領域に電気的に接続されていることを特徴とする半導体装置。
  2. 前記おもて面素子構造は、さらに、
    前記第１導電型半導体層および前記第１の第２導電型半導体領域の上に設けられた、前記第１の第２導電型半導体領域よりも不純物濃度が低い第２導電型半導体層と、
    前記第２導電型半導体層の前記第１の第２導電型半導体領域側に対して反対側の表面層に選択的に形成された第４の第１導電型半導体領域と、
    前記第２導電型半導体層を深さ方向に貫通し、前記第１導電型半導体層に達する第５の第１導電型半導体領域と、
    前記第２導電型半導体層の、前記第４の第１導電型半導体領域と前記第５の第１導電型半導体領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、
    前記第４の第１導電型半導体領域および前記第２導電型半導体層に接する前記入力電極と、で構成されていることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記第３の第２導電型半導体領域は、前記第１の第２導電型半導体領域および前記第２導電型半導体層から離れて設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 複数の前記第３の第２導電型半導体領域のうち、少なくとも最も前記活性領域側の前記第３の第２導電型半導体領域の前記活性領域側の端部と、前記第１の第２導電型半導体領域の前記耐圧構造領域の端部との距離は、２０μｍ以下であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 複数の前記第３の第２導電型半導体領域のうち、少なくとも最も前記活性領域側の前記第３の第２導電型半導体領域の前記活性領域側の端部と、前記第２導電型半導体層の前記耐圧構造領域の端部との距離は、２０μｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第２導電型半導体層は、エピタキシャル成長法により形成されたエピタキシャル層であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 前記第１導電型半導体層は、エピタキシャル成長法により形成されたエピタキシャル層であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１の第２導電型半導体領域、前記第４の第１導電型半導体領域、前記第５の第１導電型半導体領域は、イオン注入法により形成された不純物拡散領域であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記半導体基板は、炭化珪素であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記半導体基板のおもて面は、（０００−１）面に平行な面または（０００−１）面に対して１０度以内の傾きをもつ面であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記半導体基板のおもて面は、（０００１）面に平行な面または（０００１）面に対して１０度以内の傾きをもつ面であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015170818A (ja) * 2014-03-10 2015-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016058660A (ja) * 2014-09-11 2016-04-21 富士電機株式会社 半導体装置
JP2016195226A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 半導体装置
JP2017092367A (ja) * 2015-11-16 2017-05-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018082053A (ja) * 2016-11-16 2018-05-24 富士電機株式会社 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP2018137410A (ja) * 2017-02-23 2018-08-30 富士電機株式会社 半導体装置の製造方法
JP2019153677A (ja) * 2018-03-02 2019-09-12 株式会社東芝 半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579322B (zh) * 2013-11-13 2016-09-21 国家电网公司 一种增强开关速度和开关均匀性的igbt器件及其制造方法
CN107004644B (zh) * 2014-12-18 2019-05-07 三菱电机株式会社 绝缘电路基板、功率模块以及功率单元
JP2016174030A (ja) 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP6471557B2 (ja) * 2015-03-18 2019-02-20 富士電機株式会社 半導体装置および半導体装置の試験方法
JP2017011060A (ja) * 2015-06-19 2017-01-12 住友電気工業株式会社 ショットキーバリアダイオード
CN105514155B (zh) * 2015-12-02 2018-10-26 株洲南车时代电气股份有限公司 一种功率半导体器件的制作方法
JP6801324B2 (ja) * 2016-09-15 2020-12-16 富士電機株式会社 半導体装置
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7099369B2 (ja) 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法
JP7099158B2 (ja) * 2018-08-09 2022-07-12 富士電機株式会社 模擬素子及び抵抗素子の不良検査方法
US11158703B2 (en) 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
CN115832057A (zh) * 2022-12-15 2023-03-21 南京芯干线科技有限公司 一种碳化硅mosfet器件以及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223220A (ja) * 2004-02-06 2005-08-18 Kansai Electric Power Co Inc:The 高耐圧ワイドギャップ半導体装置及び電力装置
JP2007258742A (ja) * 2007-05-23 2007-10-04 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2011204710A (ja) * 2010-03-24 2011-10-13 Fuji Electric Co Ltd 半導体装置
JP2012033618A (ja) * 2010-07-29 2012-02-16 Kansai Electric Power Co Inc:The バイポーラ半導体素子

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW286435B (ja) 1994-07-27 1996-09-21 Siemens Ag
JP3997551B2 (ja) 1995-12-08 2007-10-24 株式会社日立製作所 プレーナ型半導体装置
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP5002148B2 (ja) * 2005-11-24 2012-08-15 株式会社東芝 半導体装置
JP4900662B2 (ja) * 2006-03-02 2012-03-21 独立行政法人産業技術総合研究所 ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP5298432B2 (ja) * 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
WO2011145310A1 (ja) * 2010-05-18 2011-11-24 パナソニック株式会社 半導体チップ、半導体ウェハおよび半導体チップの製造方法
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005223220A (ja) * 2004-02-06 2005-08-18 Kansai Electric Power Co Inc:The 高耐圧ワイドギャップ半導体装置及び電力装置
JP2007258742A (ja) * 2007-05-23 2007-10-04 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2011204710A (ja) * 2010-03-24 2011-10-13 Fuji Electric Co Ltd 半導体装置
JP2012033618A (ja) * 2010-07-29 2012-02-16 Kansai Electric Power Co Inc:The バイポーラ半導体素子

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015170818A (ja) * 2014-03-10 2015-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016058660A (ja) * 2014-09-11 2016-04-21 富士電機株式会社 半導体装置
JP2016195226A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 半導体装置
JP2017092367A (ja) * 2015-11-16 2017-05-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10032882B2 (en) 2015-11-16 2018-07-24 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP2018082053A (ja) * 2016-11-16 2018-05-24 富士電機株式会社 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP2018137410A (ja) * 2017-02-23 2018-08-30 富士電機株式会社 半導体装置の製造方法
JP2019153677A (ja) * 2018-03-02 2019-09-12 株式会社東芝 半導体装置

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