CN107431090B - 电力用半导体装置 - Google Patents

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Abstract

本发明涉及一种电力用半导体装置，其具有：第1导电型的碳化硅半导体层；开关器件，其形成于碳化硅半导体层；第2导电型的电场缓和杂质区域，其形成于开关器件的形成区域的终端部，对终端部的电场进行缓和；以及第1导电型的附加区域，其设置于构成开关器件的多个单位单元的第2导电型的阱区域间以及至少所述电场缓和杂质区域的外侧，与碳化硅半导体层相比杂质浓度更高。

Description

电力用半导体装置
技术领域
本发明涉及碳化硅半导体装置等电力用半导体装置。
背景技术
对于使用了碳化硅(SiC)等宽带隙半导体的电力用开关器件，为了降低作为其性能指标之一的导通电阻，进行了各种研究。例如，如专利文献1的图2A所公开的那样，为了降低开关器件的导通电阻，在p阱间形成有浓度比漂移区域高的n型的区域，或在p阱的下侧形成有浓度比漂移区域高的n型的JFET限制区域。
如上所述，为了降低开关器件的导通电阻，已知在p阱间形成有n型区域的结构，但作为电力用开关器件的性能指标，除了导通电阻之外，还举出耐压保持能力。
在通过开关器件的终端部的构造(终端构造)实现的电场缓和不充分的情况下，会对开关器件的耐压、可靠性带来影响，但当前尚未公开不仅减小开关器件的导通电阻、还改善了耐压保持能力的结构。
专利文献1：日本特表2006-511961号公报
发明内容
如以上说明所述，当前尚未公开不仅减小开关器件的导通电阻、还改善了耐压保持能力的结构，难以确保开关器件的耐压、可靠性而提高成品率。
本发明就是为了解决上述这样的问题而提出的，其目的在于提供一种电力用半导体装置，该电力用半导体装置使开关器件的导通电阻减小，并且改善了耐压保持能力。
本发明涉及的电力用半导体装置具有：第1导电型的碳化硅半导体层；开关器件，其形成于所述碳化硅半导体层；第2导电型的电场缓和杂质区域，其形成于所述开关器件的形成区域的终端部，对所述终端部的电场进行缓和；以及第1导电型的附加区域，其设置于构成所述开关器件的多个单位单元的第2导电型的阱区域间以及至少所述电场缓和杂质区域的外侧，与所述碳化硅半导体层相比杂质浓度更高。
发明的效果
根据本发明涉及的电力用半导体装置，能够使阱区域间的JFET区域的电阻降低，开关器件的导通电阻降低，并且抑制终端部处的耗尽层的伸展，抑制耐压保持能力的降低。另外，耗尽层变得难以伸展，由此，被施加电场的区域的面积变小。由此，即使在存在终端部表面的缺陷、向终端部表面的异物附着的情况下，也会使得其成为被施加电场的部分的概率变小，开关器件的制造成品率得到改善，并且可靠性提高。
附图说明
图1是表示场效应晶体管的上表面结构的俯视图，其中，该场效应晶体管具有通常的MOS构造。
图2是场效应晶体管的局部剖视图，其中，该场效应晶体管具有通常的MOS构造。
图3是本发明涉及的实施方式1的碳化硅MOS晶体管的局部剖视图。
图4是对场效应晶体管的终端部处的耗尽层的伸展进行说明的示意图，其中，该场效应晶体管具有通常的MOS构造。
图5是对本发明涉及的实施方式1的碳化硅MOS晶体管的终端部处的耗尽层的伸展进行说明的示意图。
图6是表示本发明涉及的实施方式1的碳化硅MOS晶体管的杂质分布的图。
图7是表示本发明涉及的实施方式1的碳化硅MOS晶体管的杂质分布的图。
图8是对本发明涉及的实施方式1的碳化硅MOS晶体管的制造工序进行说明的剖视图。
图9是对本发明涉及的实施方式1的碳化硅MOS晶体管的制造工序进行说明的剖视图。
图10是对本发明涉及的实施方式1的碳化硅MOS晶体管的制造工序进行说明的剖视图。
图11是对本发明涉及的实施方式1的碳化硅MOS晶体管的制造工序进行说明的剖视图。
图12是对本发明涉及的实施方式1的碳化硅MOS晶体管的制造工序进行说明的剖视图。
图13是对本发明涉及的实施方式1的碳化硅MOS晶体管的制造工序进行说明的剖视图。
图14是本发明涉及的实施方式2的碳化硅MOS晶体管的局部剖视图。
图15是表示本发明涉及的实施方式2的碳化硅MOS晶体管的杂质分布的图。
图16是表示本发明涉及的实施方式2的碳化硅MOS晶体管的杂质分布的图。
图17是本发明涉及的实施方式3的碳化硅MOS晶体管的局部剖视图。
图18是表示本发明涉及的实施方式3的碳化硅MOS晶体管的杂质分布的图。
图19是表示本发明涉及的实施方式3的碳化硅MOS晶体管的杂质分布的图。
图20是本发明涉及的实施方式4的碳化硅MOS晶体管的局部剖视图。
图21是表示本发明涉及的实施方式4的碳化硅MOS晶体管的杂质分布的图。
图22是表示本发明涉及的实施方式4的碳化硅MOS晶体管的杂质分布的图。
图23是本发明涉及的实施方式5的碳化硅MOS晶体管的局部剖视图。
图24是表示本发明涉及的实施方式5的碳化硅MOS晶体管的杂质分布的图。
图25是表示本发明涉及的实施方式5的碳化硅MOS晶体管的杂质分布的图。
具体实施方式
＜前言＞
“MOS”这一用语以前用于金属/氧化物/半导体的结构造，采用了Metal-Oxide-Semiconductor的首字母。然而，特别是对于具有MOS构造的场效应晶体管(下面，简称为“MOS晶体管”)，从近年来的集成化及制造工艺的改善等角度出发，对栅极绝缘膜、栅极电极的材料进行了改善。
例如，就MOS晶体管而言，主要从以自对准的方式形成源极和漏极的角度出发，取代金属而采用多晶硅作为栅极电极的材料。另外，从改善电气特性的角度出发，采用高介电常数的材料作为栅极绝缘膜的材料，但该材料并非必须限定于氧化物。
因此，“MOS”这一用语不是必须仅限定于金属/氧化物/半导体的层叠构造才被采用的用语，在本说明书中也不以上述限定为前提。即，鉴于技术常识，这里“MOS”不限定于因其词源而产生的缩略语，广义上具有还包含导电体/绝缘体/半导体的层叠构造的含义。
＜实施方式1＞
＜装置结构＞
图1是表示在碳化硅(SiC)衬底之上形成的场效应晶体管(碳化硅MOS晶体管)90的上表面结构的俯视图，其中，该场效应晶体管具有通常的MOS构造。
如图1所示，碳化硅MOS晶体管90在具有矩形外形的芯片的主面中央部设置有源极焊盘SE。源极焊盘SE的俯视观察形状呈矩形的一个边的中央部向内侧凹入的形状，以进入源极焊盘SE的向内侧凹入的部分的方式设置有栅极焊盘GE。此外，对于图1的区域“X”，为了方便，省略源极焊盘SE的一部分，由此示出在源极焊盘SE的下方设置的单位单元UC。
栅极焊盘GE是被从外部的控制电路(未图示)施加栅极电压的部位，施加于此的栅极电压通过栅极配线(未图示)而供给至MOS晶体管的最小单位构造即单位单元UC的栅极电极(未图示)。
源极焊盘SE设置于配置有多个单位单元UC的有源区域AR之上，成为各单位单元UC的源极电极(未图示)并联连接的结构。
形成有单位单元UC的有源区域AR的外侧成为终端部TP，在终端部TP设置有JTE(Junction Termination Extension)区域(未图示)等作为电场缓和构造。另外，在终端部TP的外侧设置有沟道截断区域17。此外，沟道截断区域17形成于衬底表面内，因此虽然从上表面侧观察不到，但为了方便，表示为能够观察到。
此外，栅极焊盘GE的位置、个数以及源极焊盘SE的形状、个数等也根据MOS晶体管的不同而存在多种多样的情况，但由于它们与本发明的结构以及效果的关系小，因此省略说明以及图示。
在图2中，示出图1中的A-A线所示的单元部的剖面结构、和B-B线所示的终端部的剖面结构。
如图2所示，碳化硅MOS晶体管90具有：n型的漂移层2，其形成于包含n型杂质的碳化硅衬底1的主面之上；以及漏极电极14，其形成于碳化硅衬底1的背面侧(设置源极焊盘SE的主面侧的相反侧)。
另外，在漂移层2的上层部设置有：p型的阱区域3，其选择性地形成有多个；p型的JTE区域16，其对有源区域AR的外缘进行规定；以及沟道截断区域17，其是与JTE区域16分离地设置的。
在阱区域3的表面内设置有：n型的源极区域4；以及p型的接触区域5，其与源极区域4的内侧端面连接。此外，接触区域5还设置于终端部TP，但在终端部TP，设置为连接于源极区域4的与JTE区域16相对侧的端面。
在漂移层2的主面之上形成有栅极绝缘膜8，该栅极绝缘膜8形成为从相邻的阱区域3间起覆盖至阱区域3的端缘部之上以及源极区域4的端缘部之上，在栅极绝缘膜8之上形成有栅极电极9。
栅极绝缘膜8以及栅极电极9由层间绝缘膜10覆盖，层间绝缘膜10还设置为覆盖终端部TP的漂移层2之上。
在未由层间绝缘膜10覆盖的源极区域4以及接触区域5的上部，形成有例如镍(Ni)的欧姆电极11，从欧姆电极11之上起至层间绝缘膜10之上而形成有源极电极12。该源极电极12构成源极焊盘SE。
对于以上说明的通常的碳化硅MOS晶体管90，图3中示出本发明涉及的实施方式1的碳化硅MOS晶体管100的剖面结构。此外，在图3中，为了方便，示出了形成有涵盖至欧姆电极11为止的结构要素的状态，省略了比欧姆电极11靠上层的结构。另外，还省略了漏极电极14。这在下面的剖视图中是相同的。
在图3中，表示出图1所示的碳化硅MOS晶体管90的由A-A线示出的单元部的剖面结构和由B-B线示出的终端部的剖面结构。此外，碳化硅MOS晶体管90和碳化硅MOS晶体管100的上表面结构是相同的。
图3所示的碳化硅MOS晶体管100具有在相邻的阱区域3间的漂移层2的上层部以及终端部整个区域的漂移层2的上层部设置的浓度较高的n型的杂质区域(附加区域)7。
在相邻的阱区域3间、即所谓的JFET区域形成浓度较高的n型的杂质区域，由此能够减小在接通状态的情况下在漂移层2内部从沟道区域朝向碳化硅衬底1而形成的电流路径的电阻值，能够减小碳化硅MOS晶体管100的导通电阻。
并且，在终端部，在比JTE区域16靠外侧的漂移层2的上层部也形成附加区域7，由此能够抑制耐压保持能力的降低。即，在理论上，与硅MOS晶体管相比，碳化硅MOS晶体管能够使导通电阻为大约200分之1，但并未低到这种程度。这是因为碳化硅MOS晶体管的沟道迁移率非常小。作为其原因，举出的是SiO2/SiC的界面态密度比SiO2/Si的界面态密度高大约1个数量级。被认为是由于被该界面态捕获的电子所导致的库伦散射，使沟道迁移率降低。
这样，在SiO2/SiC界面，界面态密度高，电子容易被捕获。在终端部，存在层间绝缘膜10和漂移层2相接的区域，由于在该区域，电子被捕获，因此耗尽层变得容易伸展。在图4中示意性地示出该状态。
如图4所示，从JTE区域16的端缘部伸展出的耗尽层VC到达至沟道截断区域17。此外，在未设置沟道截断区域17的情况下，耗尽层VC到达至芯片端部。芯片端部由于被进行切割，因此没有保护膜，另外，残存着切割的损伤，因此如果在此处施加电场，则成为放电、泄漏电流增加的原因。用于防止该情况的是沟道截断区域17，通过设置沟道截断区域17，从而防止耗尽层到达至芯片端部。此外，在图4中，在层间绝缘膜10和漂移层2的界面示出的电子EL表示被SiO2/SiC的界面捕获的电子。
对此，通过在比JTE区域16靠外侧的漂移层2的上层部形成附加区域7，从而能够抑制耗尽层VC的伸展。在图5中示意性地示出该状态。
如图5所示，从JTE区域16的端缘部伸展出的耗尽层VC未到达沟道截断区域17，耗尽层VC的伸展受到抑制，能够抑制耐压保持能力的降低，并且能够抑制泄漏电流。通常理解为，通过耗尽层的扩展，从而能够缓和电场集中，提高半导体装置的耐压，这是因为，在耗尽层窄的部分、耗尽层的终端部分的边界线的曲率大而容易产生电场集中的部分，容易发生击穿，通过扩宽耗尽层、减小耗尽层的终端部分的边界线的曲率而抑制击穿。但是，如果耗尽层过度扩宽而到达至芯片端部，则如上述那样成为放电、泄漏电流增加的原因。
另外，沟道截断区域是通过将杂质利用离子注入以高浓度注入而形成的，因此在沟道截断区域存在大量晶体缺陷。如果耗尽层到达至上述这样的沟道截断区域，则成为对晶体缺陷多的区域施加电场，成为泄漏电流增加的原因。
另外，耗尽层VC变得难于伸展，从而被施加电场的区域的面积变小。这样，即使在存在终端部表面的缺陷、向终端部表面的异物附着的情况下，也会使得其成为被施加电场的部分的概率变小，SiC-MOSFET的制造成品率得到改善，可靠性也提高。
＜杂质分布＞
下面，利用图6以及图7，对附加区域7以及JTE区域16的杂质分布进行说明。图6是将附加区域7表示为箱型的杂质分布，示出与JTE区域16的杂质分布的关系的图。
图6所示的JTE区域16的杂质分布是将Al(铝)以注入能量500keV、1.39×1013/cm2的剂量进行了离子注入的情况下的分布。
如图6所示，附加区域7的最大浓度为5×1016/cm3，形成为小于或等于在比深度600nm稍浅处具有峰值的JTE区域16的峰值浓度7.5×1017/cm3的10分之1。通过形成为这样的结构，从而即使在注入后不对衬底表面进行干蚀刻，也能够得到希望的耐压。
这被认为是因为导入至表面部分的杂质少，所以表面部分的损伤(通过离子注入所形成的晶体缺陷)少。
另外，在JTE区域16的形成中，增大离子注入的注入能量而使杂质浓度的峰值的位置深至深度600nm左右，因此能够扩大为了去除JTE区域16的表面的损伤层而进行的蚀刻的余量，即扩大可得到希望的耐压值的蚀刻量范围。
图7表示通过离子注入而形成了附加区域7的情况下的杂质分布，这里示出通过3个阶段的离子注入而形成了附加区域7的情况下的例子。
如图7所示，附加区域7是通过如下3个阶段的离子注入而形成的，即：第1阶段的离子注入，将N(氮)以注入能量350keV、3.00×1011/cm2的剂量进行离子注入；第2阶段的离子注入，将N以注入能量180keV、2.40×1011/cm2的剂量进行离子注入；以及第3阶段的离子注入，将N以注入能量75keV、2.00×1011/cm2的剂量进行离子注入。
通过进行这样的3个阶段的离子注入，从而附加区域7接近于箱型的杂质分布。此外，通过增加注入次数，从而更接近于箱型的杂质分布。另外，在不通过离子注入而是通过外延生长来形成附加区域7的情况下，进一步接近于箱型的杂质分布。
此外，在通过外延生长形成了附加区域7的情况下，成为不产生注入缺陷、晶体品质优良的杂质区域，但难以成为均匀的厚度，产生厚度分布，另外，杂质浓度产生波动。另一方面，在通过离子注入而形成了附加区域7的情况下，有可能产生注入缺陷，但不会产生厚度分布、杂质浓度的波动。
另外，在上述中，示出了在终端部设置有JTE区域16的结构，但作为终端构造，并不限定于此，如设置有FLR(Field Limiting Ring)区域的结构、将JTE区域和FLR区域相组合的结构等，只要是对终端部的电场进行缓和的电场缓和杂质区域，则无论使用哪一者都会实现本发明的效果。
＜制造方法＞
下面，利用图8～图13对碳化硅MOS晶体管100的制造方法进行说明。
首先，作为碳化硅衬底1，准备包含n型杂质的、电阻率为0.015～0.028Ωcm的碳化硅衬底。碳化硅是与硅相比带隙较大的宽带隙半导体，将宽带隙半导体作为衬底材料而构成的开关器件、二极管的耐电压性高，容许电流密度也高，因此与硅半导体装置相比能够实现小型化，通过使用这些小型化后的开关器件、二极管，由此能够实现组装有这些器件的半导体装置模块的小型化。
另外，耐热性也高，因此还能够实现散热器的散热鳍片的小型化、通过空冷而并非通过水冷进行的冷却，能够实现半导体装置模块的进一步的小型化。
然后，通过外延晶体生长而在碳化硅衬底1的上部形成n型的碳化硅外延层作为漂移层2。这里，漂移层2的杂质浓度例如为1×1015～5×1016cm-3的范围，厚度为5～50μm。
然后，在图8所示的工序中，从漂移层2的上部进行氮(N)或者磷(P)等n型杂质的离子注入，在漂移层2的上层部形成遍及整个面的附加区域7。这里，附加区域7的深度为0.3～1.2μm，杂质浓度处于5×1015～5×1017cm-3的范围，与漂移层2相比形成为高浓度。
然后，在形成了附加区域7后的漂移层2之上涂敷抗蚀材料，通过光刻法进行图案化，形成如图9所示与JTE区域16对应的部分成为开口部的抗蚀掩模RM1。随后，使用该抗蚀掩模RM1，进行铝(Al)或者硼(B)等p型杂质的离子注入，形成JTE区域16。这里，JTE区域16的深度为0.5～1.0μm，杂质浓度处于5×1016～1×1018cm-3的范围。
然后，在将抗蚀掩模RM1去除后，在漂移层2之上涂敷抗蚀材料，通过光刻法而进行图案化，形成如图10所示与阱区域3对应的部分成为开口部的抗蚀掩模RM2。随后，使用该抗蚀掩模RM2，进行Al或者B等p型杂质的离子注入，形成阱区域3。这里，阱区域3的深度为0.5～1.0μm，杂质浓度处于1×1018～5×1018cm-3的范围。
然后，在将抗蚀掩模RM2去除后，在漂移层2之上涂敷抗蚀材料，通过光刻法而进行图案化，形成如图11所示与源极区域4以及沟道截断区域17对应的部分成为开口部的抗蚀掩模RM3。随后，使用该抗蚀掩模RM3，进行N或者P等n型杂质的离子注入，形成源极区域4以及沟道截断区域17。这里，源极区域4以及沟道截断区域17的深度为0.2～0.5μm，杂质浓度处于1×1019～5×1020cm-3的范围。此外，沟道截断区域17对于本发明而言为并不是必须的结构，也可以不设置沟道截断区域17。另外，源极区域4以及沟道截断区域17也可以单独地形成。
然后，在将抗蚀掩模RM3去除后，在漂移层2之上涂敷抗蚀材料，通过光刻法而进行图案化，形成如图12所示与接触区域5对应的部分成为开口部的抗蚀掩模RM4。随后，使用该抗蚀掩模RM4，进行Al或者B等p型杂质的离子注入，形成接触区域5。这里，接触区域5的深度为0.2～0.5μm，杂质浓度处于1×1020～5×1020cm-3的范围。此外，在以上的说明中，示出了离子注入全部是以抗蚀剂为掩模而进行的例子，但也可以使用SiO2等硬掩模，使衬底成为高温而进行离子注入。在该情况下，具有在注入时产生的晶体缺陷变少的优点。
随后，将抗蚀掩模RM4去除，在图13所示的状态的漂移层2的主面之上形成栅极绝缘膜8以及栅极电极9，由层间绝缘膜10将栅极绝缘膜8以及栅极电极9之上覆盖，并且终端部的漂移层2之上也由层间绝缘膜10进行覆盖。
然后，以将层间绝缘膜10贯通而到达源极区域4以及接触区域5的方式设置接触孔，在接触孔的底面形成例如Ni的欧姆电极11。这样，得到图3的结构。
然后，从欧姆电极11之上起至层间绝缘膜10之上而形成源极电极12(图2)。另外，通过在碳化硅衬底1的背面侧(设置源极焊盘电极的主面侧的相反侧)形成漏极电极14(图2)，从而得到碳化硅MOS晶体管100。
如以上说明所述，附加区域7设置为在漂移层2的上层部遍及整个面，因此在附加区域7的形成中无需进行选择性的离子注入，能够简化制造工序。另外，通过离子注入而形成附加区域7，由此与通过外延生长来形成的情况相比具有如下效果，即，衬底面内的杂质浓度、层的厚度的均匀性非常好，不仅是SiC-MOSFET的导通电阻特性，终端构造的耐压也变得稳定，SiC-MOSFET的制造成品率提高。
此外，在上述中，说明了最先形成附加区域7的例子，但在使用离子注入的情况下，附加区域7的形成顺序并不受到限定。
＜实施方式2＞
＜装置结构＞
图14是表示本发明涉及的实施方式2的碳化硅MOS晶体管200的单元部以及终端部的剖面结构的剖视图。此外，对与图3所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
图14所示的碳化硅MOS晶体管200具有形成得比阱区域3深的附加区域7A。
通过将附加区域7A形成得比阱区域3深，从而能够进一步减小JFET区域的电阻，另外，使电流从阱区域3的底面下的附加区域7A通过而在漂移层2流动，从而电流的流动扩宽，能够进一步减小SiC-MOSFET的导通电阻。
并且，还在终端部整个区域的漂移层2的上层部形成有附加区域7A，因此能够抑制耐压保持能力的降低。
＜杂质分布＞
接下来，利用图15以及图16，对附加区域7A以及阱区域3的杂质分布进行说明。图15是将附加区域7A表示为箱型的杂质分布，示出与阱区域3的杂质分布的关系的图。
图15所示的阱区域3的杂质分布示出的是将如下两者进行合计(Total)后的分布，即：将Al以注入能量500keV、5.20×1013/cm2的剂量进行了离子注入的情况下的分布；以及将Al以注入能量450keV、3.00×1013/cm2的剂量进行了离子注入的情况下的分布。
如图15所示，附加区域7A的最大浓度为5×1016/cm3，形成为小于或等于在比深度600nm稍浅处具有峰值的阱区域3的峰值浓度5×1018/cm3的10分之1。
设置附加区域7A而减小阱区域3的表面的Al的浓度，由此提高MOS晶体管的沟道迁移率，减小导通电阻。另外，能够通过表面的Al的浓度和附加区域7的N的浓度而对MOS晶体管的阈值进行调节。
另外，附加区域7A形成得比阱区域3深，阱区域3的最深部为大约800nm，与此相对，附加区域7A的最深部大约为900nm。
图16示出通过离子注入形成了附加区域7A的情况下的杂质分布，这里，示出了通过4个阶段的离子注入形成了附加区域7A的情况下的例子。此外，阱区域3的杂质分布示出的是图15所示的合计分布。
如图16所示，附加区域7A是通过如下4个阶段的离子注入而形成的，即：第1阶段的离子注入，将N以注入能量665keV、5.00×1011/cm2的剂量进行离子注入；第2阶段的离子注入，将N以注入能量350keV、3.00×1011/cm2的剂量进行离子注入；第3阶段的离子注入，将N以注入能量180keV、2.40×1011/cm2的剂量进行离子注入；以及第4阶段的离子注入，将N以注入能量75keV、2.00×1011/cm2的剂量进行离子注入。
通过进行这样的4个阶段的离子注入，从而附加区域7A接近于箱型的杂质分布。此外，通过增加注入次数，从而更接近于箱型的杂质分布。另外，在不通过离子注入而是通过外延生长来形成附加区域7A的情况下，进一步接近于箱型的杂质分布。
＜实施方式3＞
＜装置结构＞
图17是表示本发明涉及的实施方式3的碳化硅MOS晶体管300的单元部以及终端部的剖面结构的剖视图。此外，对于与图3所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
图17所示的碳化硅MOS晶体管300具有：形成得比阱区域3深的附加区域7B(第1附加区域)；以及形成得比阱区域3浅的附加区域7(第2附加区域)。而且，附加区域7B与附加区域7相比形成为n型的杂质浓度更高。
通过将杂质浓度高的附加区域7B形成得比阱区域3深，从而能够进一步减小JFET区域的电阻，另外，使电流从阱区域3的底面下的附加区域7B通过而在漂移层2流动，从而电流的流动扩宽，能够进一步减小SiC-MOSFET的导通电阻。
并且，还在终端部整个区域的漂移层2的上层部形成有附加区域7和附加区域7B，因此能够抑制耐压保持能力的降低。
＜杂质分布＞
接下来，利用图18以及图19，对附加区域7、附加区域7B、阱区域3以及JTE区域16的杂质分布进行说明。图18是将附加区域7以及7B表示为箱型的杂质分布，示出与阱区域3的杂质分布的关系的图。
图18所示的阱区域3的杂质分布示出的是将如下两者进行合计(Total)后的分布，即：将Al以注入能量500keV、5.20×1013/cm2的剂量进行了离子注入的情况下的分布；以及将Al以注入能量450keV、3.00×1013/cm2的剂量进行了离子注入的情况下的分布。
如图18所示，附加区域7的最大浓度为5×1016/cm3，形成为小于或等于在比深度600nm稍浅处具有峰值的阱区域3的峰值浓度5×1018/cm3的10分之1。
设置附加区域7而减小阱区域3的表面的Al的浓度，由此提高MOS晶体管的沟道迁移率，减小导通电阻。另外，能够通过表面的Al的浓度和附加区域7的N的浓度而对MOS晶体管的阈值进行调节。
另外，附加区域7B形成于比阱区域3的浓度峰值的位置深的、超过600nm的深度处。由此，能够防止由浓度高的n型杂质区域和p型杂质区域彼此形成pn结，消除电场强度变高的区域。
图19是将附加区域7以及7B表示为箱型的杂质分布，示出与JTE区域16的杂质分布的关系的图。
图19所示的JTE区域16的杂质分布是将Al以注入能量500keV、1.39×1013/cm2的剂量进行了离子注入的情况下的分布。
如图19所示，附加区域7的最大浓度为5×1016/cm3，形成为小于或等于在比深度600nm稍浅处具有峰值的JTE区域16的峰值浓度7.5×1017/cm3的10分之1。
另外，在JTE区域16的形成中，增大离子注入的注入能量，使杂质浓度的峰值的位置深至深度600nm左右，因此能够扩大为了去除JTE区域16的表面的损伤层而进行的蚀刻的余量，即扩大可得到希望的耐压值的蚀刻量范围。
另外，附加区域7B形成于比JTE区域16的浓度峰值的位置深的、超过600nm的深度处。由此，能够防止由浓度高的n型杂质区域和p型杂质区域彼此形成pn结，消除电场强度变高的区域。
＜实施方式4＞
＜装置结构＞
图20是表示本发明涉及的实施方式4的碳化硅MOS晶体管400的单元部以及终端部的剖面结构的剖视图。此外，对于与图3所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
图20所示的碳化硅MOS晶体管400具有形成得比阱区域3深的附加区域7A。
通过将附加区域7A形成得比阱区域3深，从而能够进一步减小JFET区域的电阻，另外，使电流从阱区域3的底面下的附加区域7A通过而在漂移层2流动，从而电流的流动扩宽，能够进一步减小SiC-MOSFET的导通电阻。
并且，还在终端部整个区域的漂移层2的上层部形成有附加区域7A，因此能够抑制耐压保持能力的降低。
另外，就碳化硅MOS晶体管400而言，附加区域7A形成得比JTE区域16浅、且比阱区域3深，因此JTE区域16与低浓度的漂移层2形成pn结，能够降低终端部的电场强度，能够使耐压稳定，提高SiC-MOSFET的可靠性。
＜杂质分布＞
接下来，利用图21以及图22，对附加区域7A、阱区域3以及JTE区域16的杂质分布进行说明。
图21是将附加区域7A表示为箱型的杂质分布，示出与阱区域3的杂质分布的关系的图。
图21所示的阱区域3的杂质分布示出的是将Al以注入能量335keV、8.20×1013/cm2的剂量进行了离子注入的情况下的分布。
如图21所示，附加区域7A的最大浓度为5×1016/cm3，形成为小于或等于在深度大约为400nm处具有峰值的阱区域3的峰值浓度5×1018/cm3的10分之1。
设置附加区域7A而减小阱区域3的表面的Al的浓度，由此提高MOS晶体管的沟道迁移率，减小导通电阻。另外，能够通过表面的Al的浓度和附加区域7A的N的浓度而对MOS晶体管的阈值进行调节。
图22是将附加区域7A表示为箱型的杂质分布，示出与JTE区域16的杂质分布的关系的图。
图22所示的JTE区域16的杂质分布是将Al以注入能量500keV、1.39×1013/cm2的剂量进行了离子注入的情况下的分布。
如图22所示，附加区域7A的最大浓度为5×1016/cm3，形成为小于或等于在比深度600nm稍浅处具有峰值的JTE区域16的峰值浓度7.5×1017/cm3的10分之1。
另外，附加区域7A形成为小于或等于JTE区域16的峰值浓度的10分之1，因此即使在注入后不对衬底表面进行干蚀刻，也能够得到希望的耐压。
另外，在JTE区域16的形成中，增大离子注入的注入能量，使杂质浓度的峰值的位置深至深度600nm左右，因此能够扩大为了去除JTE区域16的表面的损伤层而进行的蚀刻的余量，即扩大可得到希望的耐压值的蚀刻量范围。
＜实施方式5＞
＜装置结构＞
图23是表示本发明涉及的实施方式5的碳化硅MOS晶体管500的单元部以及终端部的剖面结构的剖视图。此外，对与图3所示的碳化硅MOS晶体管100相同的结构，标注相同的标号，省略重复的说明。
图23所示的碳化硅MOS晶体管500具有形成得比阱区域3深的附加区域7B和形成得比阱区域3浅的附加区域7。而且，附加区域7B与附加区域7相比形成为n型的杂质浓度更高。
通过将杂质浓度高的附加区域7B形成得比阱区域3深，从而能够进一步减小JFET区域的电阻，另外，使电流从阱区域3的底面下的附加区域7B通过而在漂移层2流动，从而电流的流动扩宽，能够进一步减小SiC-MOSFET的导通电阻。
并且，还在终端部整个区域的漂移层2的上层部形成有附加区域7和附加区域7B，因此能够抑制耐压保持能力的降低。
另外，就碳化硅MOS晶体管500而言，附加区域7B形成得比JTE区域16浅、且比阱区域3深，因此JTE区域16与低浓度的漂移层2形成pn结，能够降低终端部的电场强度，能够使耐压稳定，提高可靠性。
＜杂质分布＞
接下来，利用图24以及图25，对附加区域7、附加区域7B、阱区域3以及JTE区域16的杂质分布进行说明。图24是将附加区域7以及7B表示为箱型的杂质分布，示出与阱区域3的杂质分布的关系的图。
图24所示的阱区域3的杂质分布示出的是将Al以注入能量335keV、8.20×1013/cm2的剂量进行了离子注入的情况下的分布。
如图24所示，附加区域7的最大浓度为5×1016/cm3，形成为小于或等于在深度大约400nm处具有峰值的阱区域3的峰值浓度5×1018/cm3的10分之1。
设置附加区域7而减小阱区域3的表面的Al的浓度，由此提高MOS晶体管的沟道迁移率，减小导通电阻。另外，能够通过表面的Al的浓度和附加区域7的N的浓度而对MOS晶体管的阈值进行调节。
另外，附加区域7B形成于比阱区域3的浓度峰值的位置深的、超过400nm的深度处。由此，能够防止由浓度高的n型杂质区域和p型杂质区域彼此形成pn结，消除电场强度变高的区域。
图25是将附加区域7以及7B表示为箱型的杂质分布，示出与JTE区域16的杂质分布的关系的图。
图25所示的JTE区域16的杂质分布是将Al以注入能量500keV、1.39×1013/cm2的剂量进行了离子注入的情况下的分布。
如图25所示，附加区域7的最大浓度为5×1016/cm3，形成为小于或等于在比深度600nm稍浅处具有峰值的JTE区域16的峰值浓度7.5×1017/cm3的10分之1。
另外，附加区域7形成为小于或等于JTE区域16的峰值浓度的10分之1，因此即使在注入后不对衬底表面进行干蚀刻，也能够得到希望的耐压。
另外，在JTE区域16的形成中，增大离子注入的注入能量，使杂质浓度的峰值的位置深至深度600nm左右，因此能够扩大为了去除JTE区域16的表面的损伤层而进行的蚀刻的余量，即扩大可得到希望的耐压值的蚀刻量范围。
另外，在以上说明中，采用了n沟道型的MOSFET作为例子，但即使是p沟道型的MOSFET，也能够应用本发明。在p沟道型的情况下，附加区域为p型，但通过使用质量小的硼(B)作为该情况下的杂质，从而也能够降低注入能量。
另外，本发明的应用并不限定于MOSFET，还可以应用于IGBT(绝缘栅型双极晶体管)等开关器件。
此外，本发明能够在其发明的范围内对实施方式进行适当变形、省略。

Claims (9)

1.一种电力用半导体装置，其具有：
第1导电型的碳化硅半导体层；
开关器件，其形成于所述碳化硅半导体层；
第2导电型的电场缓和杂质区域，其形成于所述开关器件的形成区域的终端部，对所述终端部的电场进行缓和；以及
第1导电型的附加区域，其设置于构成所述开关器件的多个单位单元的第2导电型的阱区域间以及至少所述电场缓和杂质区域的外侧，与所述碳化硅半导体层相比杂质浓度更高。
2.根据权利要求1所述的电力用半导体装置，其中，
所述附加区域形成得比所述阱区域深。
3.根据权利要求2所述的电力用半导体装置，其中，
所述附加区域形成得比所述电场缓和杂质区域浅。
4.根据权利要求2或者3所述的电力用半导体装置，其中，
所述附加区域的第1导电型的杂质浓度小于或等于所述电场缓和杂质区域的第2导电型的杂质浓度的10分之1。
5.根据权利要求1所述的电力用半导体装置，其中，
所述附加区域包含：第1附加区域，其形成得比所述阱区域深；以及第2附加区域，其形成得比所述阱区域浅，
所述第1附加区域的第1导电型的杂质浓度比所述第2附加区域的第1导电型的杂质浓度更高。
6.根据权利要求5所述的电力用半导体装置，其中，
所述第1附加区域形成得比所述电场缓和杂质区域浅。
7.根据权利要求5或者6所述的电力用半导体装置，其中，
所述第2附加区域的第1导电型的杂质浓度小于或等于所述电场缓和杂质区域的第2导电型的杂质浓度的10分之1。
8.根据权利要求1所述的电力用半导体装置，其中，
所述附加区域形成于所述碳化硅半导体层的上层部整个区域。
9.根据权利要求1所述的电力用半导体装置，其中，
所述电场缓和杂质区域包含JTE区域以及FLR区域中的至少一者。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108172610B (zh) * 2017-12-27 2020-11-13 电子科技大学 一种具有内置镇流电阻的高压igbt器件
CN109830441A (zh) * 2019-01-30 2019-05-31 深圳市美浦森半导体有限公司 一种cfet工艺mosfet的制备方法
CN115917755A (zh) * 2020-06-24 2023-04-04 三菱电机株式会社 碳化硅半导体装置
CN111697078A (zh) * 2020-06-29 2020-09-22 电子科技大学 高雪崩耐量的vdmos器件及制备方法
IT202200006485A1 (it) * 2022-04-01 2023-10-01 St Microelectronics Srl Dispositivo elettronico con oscillazioni di commutazione ridotte

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184434A (ja) * 2006-01-10 2007-07-19 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
WO2012063310A1 (ja) * 2010-11-08 2012-05-18 株式会社日立製作所 半導体装置
CN102903702A (zh) * 2011-07-25 2013-01-30 三菱电机株式会社 碳化硅半导体装置
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置
CN103839995A (zh) * 2012-11-26 2014-06-04 三星电机株式会社 功率半导体设备
CN104321875A (zh) * 2012-03-30 2015-01-28 富士电机株式会社 高耐压半导体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6513459B2 (en) * 2001-06-01 2003-02-04 Gene H. Linn Livestock chute
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4992269B2 (ja) * 2006-03-30 2012-08-08 株式会社日立製作所 電力半導体装置
EP2294621B1 (en) * 2008-06-30 2017-11-15 NXP USA, Inc. Method of forming a power semiconductor device and power semiconductor device
EP2654084B1 (en) 2010-12-17 2019-09-25 Fuji Electric Co. Ltd. Method of manufacturing a semiconductor device
US9064738B2 (en) * 2013-07-19 2015-06-23 Cree, Inc. Methods of forming junction termination extension edge terminations for high power semiconductor devices and related semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184434A (ja) * 2006-01-10 2007-07-19 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP2011258640A (ja) * 2010-06-07 2011-12-22 Mitsubishi Electric Corp 半導体装置
WO2012063310A1 (ja) * 2010-11-08 2012-05-18 株式会社日立製作所 半導体装置
CN102903702A (zh) * 2011-07-25 2013-01-30 三菱电机株式会社 碳化硅半导体装置
WO2013103051A1 (ja) * 2012-01-06 2013-07-11 三菱電機株式会社 半導体装置
CN104321875A (zh) * 2012-03-30 2015-01-28 富士电机株式会社 高耐压半导体装置
CN103839995A (zh) * 2012-11-26 2014-06-04 三星电机株式会社 功率半导体设备

Also Published As

Publication number Publication date
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