CN109830441A - 一种cfet工艺mosfet的制备方法 - Google Patents
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Abstract
本发明公开一种CFET工艺MOSFET的制备方法，包括以下步骤：在N型半导体衬底上形成N型外延层；在N型外延层上形成介质层，形成有源区及JFET区；在有源区的外围形成截止环区；在有源区上形成多晶栅；在多晶栅周围的有源区形成P阱区；在P阱区处刻蚀出N+区；在管芯表面氮化硅沉积、缓冲层沉积及PSG流动；形成金属接触层；形成正面金属层，引出栅极和源极；在N型半导体衬底背面引出漏极。本发明方法与现有工艺相比，具有更高的额定电压和更小的压降，及更好的面内均匀性，提升了产品的性能；在不影响芯片结构的基础和产品良率的情况下，实现了先做有源区减小N+区之间的夹层电阻，降低了产品的生产成本，适合规模化的量产。
Description
技术领域
本发明涉及半导体集成电路工艺制造技术领域，尤其涉及一种CFET 工艺MOSFET的制备方法。
背景技术
现代开关电源的工作频率多在80～200KHz之间或以上，开关管普遍采用MOSFET(金属-氧化物半导体场效应晶体管)。例如变换器的转换功率比较小(如500W以内)及开关频率比较低(开关频率100KHz以内)时，开关管的驱动电流较小。
绝缘栅型中的MOS型的特点是用栅极电压来控制漏极电流，热稳定性好、安全工作区大，开关速度快，工作效率高，电流容量小，耐压低，一般只适用于功率不超过10KW的电力电子装备。增强型MOS管在高速、低功耗电路中能发挥出器件的最大优势，并且由于它的栅偏电压极性与漏极电压相同，在电路设计中较为方便，按照MOSFET的增强型对于N沟道器件，栅极电压小于零时才存在导通沟道。现在MOSFET器件主要是增强型。
随着半导体技术的发展，MOSFET的特征尺寸不断减小。MOSFET的尺寸缩小导致严重的短沟道效应，漏电流急剧增加，驱动电流减小，导致栅电流泄漏的严重问题。
因此，现有技术存在缺陷，需要改进。
发明内容
本发明的目的是克服现有技术的不足，提供一种提高DMOS器件雪崩性能的制造方法。
本发明的技术方案如下：一种CFET工艺MOSFET的制备方法，包括以下步骤：
S1、在N型半导体衬底上形成N型外延层。
S2、在所述N型外延层上形成一介质层，对部分所述介质层进行蚀刻工艺，形成有源区，对所述有源区进行离子注入和推进，形成JFET区。
S3、在所述有源区的外围进行蚀刻工艺形成一环区，对所述环区进行大剂量离子注入，形成截止环区。
S4、在所述有源区进行栅氧化工艺、多晶沉积工艺和掺杂工艺，形成多晶栅。
S5、对所述多晶栅周围的所述有源区进行多晶刻蚀后再进行离子注入和推进，形成P阱区。
S6、在所述P阱区处进行蚀刻工艺形成N+区，并对所述N+区进行大束流大剂量的离子注入。
S7、在管芯表面进行氮化硅沉积、缓冲层的沉积、及PSG流动。
S8、在氮化硅沉积层和缓冲层上沉积一层金属层，形成金属接触层。
S9、形成正面金属层，覆盖在金属接触层和多晶栅表面，并通过蚀刻工艺完成金属连接，引出栅极和源极。
S10、在N型半导体衬底的背面形成背面金属层，引出漏极。
进一步地，所述步骤S1中的N型半导体衬底是N型硅衬底，所述外延层是N型硅外延层，所述N型外延层的厚度为46～60微米，电阻率为 10～16欧姆·厘米。
进一步地，所述步骤S2中的蚀刻工艺包括光刻工艺和刻蚀工艺，所述步骤S2的具体步骤包括：
S21、在所述N型外延层上采用热氧化工艺生长形成一层终端隔离层，所述终端隔离层为二氧化硅层，所述终端隔离层的厚度为10000埃；
S22、所述终端隔离层加工完成后进行预注入氧化层的生成，所述预注入氧化层的厚度为500-800埃，最终形成所述介质层；
S23、在所述介质层上涂覆光刻胶进行光刻工艺；
S24、光刻工艺后再进行刻蚀工艺，形成所述有源区；
S25、对所述有源区进行磷离子注入，并进行深推，形成所述JFET区。
进一步地，所述步骤S3中蚀刻工艺包括光刻工艺和刻蚀工艺，所述步骤S3的具体步骤包括：
S31、在所述有源区的外围涂覆光刻胶进行光刻工艺；
S32、之后进行刻蚀工艺做出八个耐压环，形成一环区；
S33、对所述环区进行带光刻胶注入；
S34、离子注入完成后，进行干湿法去胶。
所述步骤S33中注入离子为硼离子，注入剂量为80～120Kev， 1e15～3e15cm-2。
进一步地，所述步骤S4的具体步骤包括：
S41、在所述有源区采用热氧化工艺生长二氧化硅形成栅氧化层，所述栅氧化层即为栅介质层，所述栅介质层的厚度为800～1200埃；
S42、对所述栅介质层进行多晶硅沉积，沉积厚度为6000-8000埃；
S43、再进行多晶磷掺杂，形成多晶栅。
进一步地，所述步骤S5的具体步骤包括：
S51、对所述多晶栅周围的所述有源区采用干法刻蚀进行多晶硅刻蚀；
S52、进行硼离子注入；
S53、进行硼离子的深推和氧化，形成P阱区，硼离子的推进温度为 1150℃，退火时间为80～150min。
进一步地，所述步骤S6中蚀刻工艺包括光刻工艺和刻蚀工艺，所述步骤S6的具体步骤包括：
S61、在所述P阱区处涂覆光刻胶进行光刻工艺，光刻胶厚度为2μm；
S62、在光刻工艺后进行刻蚀工艺，形成N+区；
S63、对N+区进行磷离子注入，注入剂量为5e15～1e16cm-2；
S64、离子注入后采用干湿法去胶。
进一步地，所述步骤S7的具体步骤包括：
S71、在管芯表面采用低压化学气相沉积法进行氮化硅沉积，氮化硅沉积厚度为600-1500埃；
S72、采用硼离子进行大剂量离子注入；
S73、采用常压化学气相沉积进行缓冲层沉积，沉积厚度为8000～12000 埃；
S74、采用立式炉管进行PSG流动。
进一步地，所述步骤S8中所述金属层为铝-硅-铜组成的复合层。
所述步骤S9的具体步骤包括：
S91、在所述金属接触层和多晶栅表面采用溅射法进行金属沉积形成正面金属层，所述正面金属层的厚度为3～5微米；
S92、采用光刻和湿法刻蚀工艺对所述正面金属层进行图形化，引出栅、源极；
S93、对所述正面金属层进行合金化。
进一步地，所述步骤S10中对N型半导体衬底背面进行减薄备注，并在减薄后的N型半导体衬底的背面采用蒸发法沉积金属形成背面金属层，所述背面金属层为钛-镍-银组成的复合层，所述N型半导体衬底的背面减薄厚度为300-290微米。
采用上述方案，本发明的CFET工艺的MOSFET制造方法与现有工艺制造的增强型N型MOS相比，具有更高的额定电压和更小的压降，及更好的面内均匀性，提升了产品的性能；同时在不影响芯片结构的基础和产品良率的情况下，实现了先做有源区减小N+区之间的夹层电阻，极大地降低了产品的生产成本，适合规模化的量产。
附图说明
图1至图11为本发明CFET工艺MOSFET的制备方法的流程图。
具体实施方式
以下结合附图和具体实施例，对本发明进行详细说明。
请参阅图1至图11，本发明提供一种CFET工艺MOSFET的制备方法，包括以下步骤：
S1、参照标准型MOSFET的制备方法，在N型衬底1上生长N型外延层2，具体的，本发明中所述N型衬底1为N型硅衬底，所述N型外延层2为N型硅外延层，所述N型外延层的厚度为40-50微米，电阻率为10-20 欧姆·厘米，如图1所示。
S2、利用热氧化工艺在所述N型外延层2的表面沉积一层介质层3，具体地，本发明中所述介质层3包括终端隔离层和预注入氧化层。所述终端隔离层为二氧化硅层，所述终端隔离层的厚度为10000埃；所述终端隔离层加工完成后进行预注入氧化层的生成，所述预注入氧化层的厚度为 500-800埃。所述预注入氧化层的生成能够减少后续离子注入时造成的晶格损伤，如图2所示。再对所述介质层3进行一次光刻工艺和刻蚀工艺形成一层有源区4，并在所述有源区4上进行一次JFET区离子注入和推进，具体地，本发明采用磷离子进行JFET区离子注入，和磷离子深推，在所述有源区4进行小剂量的磷离子注入，目的为了减小P阱之间的夹层电阻。如图3所示。
S3、在所述有源区4的外围进行蚀刻工艺形成一环区，对所述环区进行大剂量注入，形成截止环区5。如图4所示，在所述有源区4的外围进行一次环区光刻工艺和刻蚀工艺做出八个耐压环，对所述环区进行带光刻胶离子注入，离子注入完成后，进行干湿法去胶。具体地，本步骤中注入离子为硼离子，注入剂量为80～120Kev，1e15～3e15cm-2。
S4、在所述有源区4进行栅氧化工艺、多晶沉积工艺和掺杂工艺。采用热氧化工艺生长二氧化硅形成栅氧化层，所述栅氧化层即为栅介质层，所述栅介质层厚度为800-1200埃。对所述栅介质层进行多晶硅沉积，沉积厚度为6000-8000埃。再进行多晶磷掺杂，形成最终多晶栅，多晶磷掺杂能够减少多晶硅的电阻率，如图5所示。
S5、对所述多晶栅周围的所述有源区4进行多晶硅刻蚀，具体地，采用干法刻蚀掉多余的多晶硅，之后进行硼离子注入，进行硼离子的深推和氧化，形成P阱区7，硼离子的推进温度为1150℃，退火时间为80～150min，退火时间为80～150min。如图6所示。
S6、在所述P阱区7处进行光刻刻蚀出N+区8，光刻涂覆的光刻胶厚度为2μm，对所述N+区8进行磷离子进行大束流大剂量的注入，注入剂量为5e15～1e16cm-2，并对所述N+区8磷离子的注入采用带胶离子注入，为了防止注入带来的晶格损伤，最后离子注入后采用干湿法去胶，避免光刻胶的残留，如图7所示。
S7、在管芯表面采用低压化学气相沉积法进行氮化硅沉积从而形成氮化硅沉积层9，所述氮化硅沉积层9厚度为600-1500埃，同时采用硼离子进行大剂量离子注入，能够减小氮化硅的电阻率。之后采用常压化学气相沉积进行缓冲层10沉积，所述缓存层10的厚度为8000～12000埃。最后采用立式炉管进行PSG流动，PSG流动能够使所述缓冲层10更加平坦，如图8所示。
S8、在氮化硅沉积层9和缓冲层10上沉积一层金属层，形成金属接触层11。在沉积金属层时需要漏出栅极、源极和漏极，所以通过比高的干法刻蚀刻蚀出接触孔区，所述接触孔区能够引出栅极6和源极13的引线，所述金属层为铝-硅-铜组成的复合层，这里的铝-硅-铜组成的复合层属于现有技术中常用的复合层结构，如图9所示。
S9、再在所述金属接触层11和多晶硅表面采用溅射法进行正面金属层 12的沉积，所述正面金属层12的厚度为3～5微米。采用光刻工艺和湿法刻蚀工艺对所述正面金属层12进行图形化，完成金属连接，引出栅极6、源极13。最后再对所述正面金属层12进行合金化，合金化能够使所述正面金属层12更加致密，如图10所示。
S10、对所述N型半导体衬底1背面进行减薄备注，并在减薄后的所述 N型半导体衬底1的背面采用蒸发法形成背面金属层，引出漏极14。具体地，本发明中所述背面金属层为钛-镍-银组成的复合层，钛-镍-银的厚度比例根据不同产品确定，具体地，本实施例中钛-镍-银厚度为 1000A-2000A-12000A，所述N型半导体衬底1的背面减薄厚度为300-290 微米，如图11所示。
综上所述，本发明的CFET工艺的MOSFET制造方法与现有工艺制造的增强型N型MOS相比，具有更高的额定电压和更小的压降，及更好的面内均匀性，提升了产品的性能；同时在不影响芯片结构的基础和产品良率的情况下，实现了先做有源区减小N+区之间的夹层电阻，极大地降低了产品的生产成本，适合规模化的量产。
以上仅为本发明的较佳实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种CFET工艺MOSFET的制备方法，其特征在于，包括以下步骤：
S1、在N型半导体衬底上形成N型外延层；
S2、在所述N型外延层上形成一介质层，对部分所述介质层进行蚀刻工艺，形成有源区，对所述有源区进行离子注入和推进，形成JFET区；
S3、在所述有源区的外围进行蚀刻工艺形成一环区，对所述环区进行大剂量离子注入，形成截止环区；
S4、在所述有源区进行栅氧化工艺、多晶沉积工艺和掺杂工艺，形成多晶栅；
S5、对所述多晶栅周围的所述有源区进行多晶刻蚀后再进行离子注入和推进，形成P阱区；
S6、在所述P阱区处进行蚀刻工艺形成N+区，并对所述N+区进行大束流大剂量的离子注入；
S7、在管芯表面进行氮化硅沉积、缓冲层的沉积、及PSG流动；
S8、在氮化硅沉积层和缓冲层上沉积一层金属层，形成金属接触层；
S9、形成正面金属层，覆盖在金属接触层和多晶栅表面，并通过蚀刻工艺完成金属连接，引出栅极和源极；
S10、在N型半导体衬底的背面形成背面金属层，引出漏极。
2.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S1中的N型半导体衬底是N型硅衬底，所述外延层是N型硅外延层，所述N型外延层的厚度为46～60微米，电阻率为10～16欧姆·厘米。
3.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S2中的蚀刻工艺包括光刻工艺和刻蚀工艺，所述步骤S2的具体步骤包括：
S21、在所述N型外延层上采用热氧化工艺生长形成一层终端隔离层，所述终端隔离层为二氧化硅层，所述终端隔离层的厚度为10000埃；
S22、所述终端隔离层加工完成后进行预注入氧化层的生成，所述预注入氧化层的厚度为500-800埃，最终形成所述介质层；
S23、在所述介质层上涂覆光刻胶进行光刻工艺；
S24、光刻工艺后再进行刻蚀工艺，形成所述有源区；
S25、对所述有源区进行磷离子注入，并进行深推，形成所述JFET区。
4.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S3中蚀刻工艺包括光刻工艺和刻蚀工艺，所述步骤S3的具体步骤包括：
S31、在所述有源区的外围涂覆光刻胶进行光刻工艺；
S32、之后进行刻蚀工艺做出八个耐压环，形成一环区；
S33、对所述环区进行带光刻胶注入；
S34、离子注入完成后，进行干湿法去胶；
所述步骤S33中注入离子为硼离子，注入剂量为80～120Kev，1e15～3e15cm-2。
5.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S4的具体步骤包括：
S41、在所述有源区采用热氧化工艺生长二氧化硅形成栅氧化层，所述栅氧化层即为栅介质层，所述栅介质层的厚度为800～1200埃；
S42、对所述栅介质层进行多晶硅沉积，沉积厚度为6000-8000埃；
S43、再进行多晶磷掺杂，形成多晶栅。
6.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S5的具体步骤包括：
S51、对所述多晶栅周围的所述有源区采用干法刻蚀进行多晶硅刻蚀；
S52、进行硼离子注入；
S53、进行硼离子的深推和氧化，形成P阱区，硼离子的推进温度为1150℃，退火时间为80～150min。
7.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S6中蚀刻工艺包括光刻工艺和刻蚀工艺，所述步骤S6的具体步骤包括：
S61、在所述P阱区处涂覆光刻胶进行光刻工艺，光刻胶厚度为2μm；
S62、在光刻工艺后进行刻蚀工艺，形成N+区；
S63、对N+区进行磷离子注入，注入剂量为5e15～1e16cm-2；
S64、离子注入后采用干湿法去胶。
8.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S7的具体步骤包括：
S71、在管芯表面采用低压化学气相沉积法进行氮化硅沉积，氮化硅沉积厚度为600-1500埃；
S72、采用硼离子进行大剂量离子注入；
S73、采用常压化学气相沉积进行缓冲层沉积，沉积厚度为8000～12000埃；
S74、采用立式炉管进行PSG流动。
9.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S8中所述金属层为铝-硅-铜组成的复合层；
所述步骤S9的具体步骤包括：
S91、在所述金属接触层和多晶栅表面采用溅射法进行金属沉积形成正面金属层，所述正面金属层的厚度为3～5微米；
S92、采用光刻和湿法刻蚀工艺对所述正面金属层进行图形化，引出栅、源极；
S93、对所述正面金属层进行合金化。
10.根据权利要求1所述的CFET工艺MOSFET的制备方法，其特征在于，所述步骤S10中对N型半导体衬底背面进行减薄备注，并在减薄后的N型半导体衬底的背面采用蒸发法沉积金属形成背面金属层，所述背面金属层为钛-镍-银组成的复合层，所述N型半导体衬底的背面减薄厚度为300-290微米。
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