CN105742179B - 一种igbt器件的制备方法 - Google Patents

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Abstract

为克服现有技术中IGBT器件的制备工艺成本高的问题，本发明提供了一种IGBT器件的制备方法。本发明提供的IGBT器件的制备方法将高压终端区和有源区同时制作完成，优化了工艺过程，省去光刻步骤，降低了生产成本。

Description

一种IGBT器件的制备方法
技术领域
本发明涉及一种IGBT器件的制备方法，尤其是一种逆导型IGBT器件的制备方法。
背景技术
绝缘栅双极型晶体管IGBT(Insulated Gate Bipolar Transistor)于二十世纪八十年代被提出和迅速推广，现已广泛应用于中高压大电流领域，并同MOSFET(金属-氧化物-半导体场效应晶体管)将功率电子技术推向了高频时代。对比其它种类的功率半导体，如双极型晶体管、MOSFET，绝缘栅双极型晶体管作为一种电压控制器件，能够以更低的功率损耗处理更高的功率，并且能够工作于高频的电路当中，是IGBT最为突出的特点和优势。IGBT目前已经广泛应用电力电子领域。
IGBT器件由一个MOS晶体管和一个PNP双极晶体管组成，也可看作是由一个VDMOS(Vertical double diffused MOSFET，垂直双扩散MOS晶体管)和一个二极管组成。IGBT器件实现了MOSFET和BJT的优化组合，实现了低能耗、高压、高速的特性。这种器件广泛地应用于工业、交通、能源等领域，业已经成为一种不可替代的电力电子器件。
现有技术中制备逆导型IGBT器件时，高压终端区和有源区均单独制备，导致工艺成本高。
发明内容
本发明所要解决的技术问题是针对现有技术中的IGBT器件的制备工艺成本高的问题，提供一种IGBT器件的制备方法。
本发明解决上述技术问题所采用的技术方案如下：
提供一种IGBT器件的制备方法，包括如下步骤：
S1、提供前体，所述前体包括依次层叠的衬底、缓冲层、第一N型半导体层、第二外延半导体层；在所述前体的第二外延半导体层上刻蚀形成第一沟槽，所述第一沟槽贯穿所述第二外延半导体层并延伸至第一N型半导体层内；
S2、在所述前体表面生长场氧化膜，所述场氧化膜覆盖所述第二外延半导体层及第一沟槽；
S3、腐蚀所述场氧化膜，形成有源区和高压终端区，所述第一沟槽位于高压终端区；
S4、向所述第二外延半导体层注入P型掺杂，并激活，形成P型体区；
S5、在所述P型体区表面刻蚀形成第二沟槽，所述第二沟槽位于有源区；
S6、在所述第一沟槽和第二沟槽内填充多晶硅，形成位于所述第一沟槽中起电场屏蔽作用的电极和位于所述第二沟槽中的栅极电极；
S7、在所述P型体区通过离子注入形成N+源区，所述N+源区位于所述第二沟槽处；
S8、在所述第二外延半导体层上生长层间膜，并刻蚀形成接触孔；
S9、在所述层间膜上生长金属层，并刻蚀；
S10、在所述金属层上生长钝化层，并刻蚀；
S11、除去所述衬底，露出所述缓冲层；
S12、向缓冲层注入P型杂质并激活；
S13、在缓冲层表面生长金属，形成集电极。
本发明提供的IGBT器件的制备方法可一次性制备得到有源区和高压终端区，优化了生产工艺，降低生产成本。
同时，第二外延半导体层上的第一沟槽内填充有多晶硅，可有效的起到电场屏蔽作用，大大提高了该IGBT器件使用时的稳定性。
附图说明
图1是本发明提供的IGBT器件的制备方法中步骤S1的示意图；
图2是本发明提供的IGBT器件的制备方法中步骤S2的示意图；
图3是本发明提供的IGBT器件的制备方法中步骤S3的示意图；
图4是本发明提供的IGBT器件的制备方法中掺杂步骤示意图；
图5是本发明提供的IGBT器件的制备方法中步骤S4形成的P型体区的示意图；
图6是本发明提供的IGBT器件的制备方法中步骤S5形成的第二氧化膜的示意图；
图7是本发明提供的IGBT器件的制备方法中步骤S5的示意图；
图8是本发明提供的IGBT器件的制备方法中步骤S6的示意图；
图9是本发明提供的IGBT器件的制备方法中步骤S9的示意图；
图10是本发明提供的IGBT器件的制备方法制备的IGBT器件的结构示意图。
说明书附图中的附图标记如下：
101、缓冲层；102、第一N型半导体层；103、第二外延半导体层；104、第一沟槽；105、场氧化膜；106、P型体区；107、第二沟槽；108、栅极电极；109、N+源区；110、金属层；111、集电极。
具体实施方式
为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明提供的IGBT器件的制备方法包括如下步骤：
S1、提供前体，所述前体包括依次层叠的衬底、缓冲层、第一N型半导体层、第二外延半导体层；在所述前体的第二外延半导体层上刻蚀形成第一沟槽，所述第一沟槽贯穿所述第二外延半导体层并延伸至第一N型半导体层内；
S2、在所述前体表面生长场氧化膜，所述场氧化膜覆盖所述第二外延半导体层及第一沟槽；
S3、腐蚀所述场氧化膜，形成有源区和高压终端区，所述第一沟槽位于高压终端区；
S4、向所述第二外延半导体层注入P型掺杂，并激活，形成P型体区；
S5、在所述P型体区表面刻蚀形成第二沟槽，所述第二沟槽位于有源区；
S6、在所述第一沟槽和第二沟槽内填充多晶硅，形成位于所述第一沟槽中起电场屏蔽作用的电极和位于所述第二沟槽中的栅极电极；
S7、在所述P型体区通过离子注入形成N+源区，所述N+源区位于所述第二沟槽处；
S8、在所述第二外延半导体层上生长层间膜，并刻蚀形成接触孔；
S9、在所述层间膜上生长金属层，并刻蚀；
S10、在所述金属层上生长钝化层，并刻蚀；
S11、除去所述衬底，露出所述缓冲层；
S12、向缓冲层注入P型杂质并激活；
S13、在缓冲层表面生长金属，形成集电极。
首先，需提供一个前体，该前体包括依次层叠的衬底、缓冲层、第一N型半导体层、第二外延半导体层。上述包括衬底、缓冲层、第一N型半导体层、第二外延半导体层的前体是本领域所公知的，可通过现有的方法形成。例如，根据电压选择合适的衬底材料，然后通过外延方式生长缓冲层，第一N型半导体层和第二外延半导体层。
其中，衬底所采用的材料为公知的，通常为硅衬底。本发明中，优选情况下，所述衬底为N型重掺杂的硅衬底，掺杂浓度为1016-1019原子/立方厘米。
所述缓冲层位于所述硅衬底上，其厚度优选为3-50微米。优选情况下，所述缓冲层为N掺杂缓冲层，掺杂浓度为1012-1016原子/立方厘米。
形成上述前体后，需在所述前体的第二外延半导体层上刻蚀形成第一沟槽。本发明中，形成的上述第一沟槽需贯穿所述第二外延半导体层并延伸至第一N型半导体层内。
形成上述第一沟槽的方法可以为本领域常用的刻蚀方法，例如可采用公知的干法刻蚀形成第一沟槽。
根据本发明，通常，所述步骤S1中，先在所述前体的第二外延半导体层上生长第一氧化膜作为掩蔽层，然后对表面具有第一氧化膜的前体进行刻蚀，形成所述第一沟槽。
对于上述第一氧化膜，可以理解的，其具体材质为二氧化硅。第一氧化膜的厚度可在较大范围内变动，优选情况下，所述第一氧化膜的厚度为500-8000埃。
根据本发明，如步骤S2，还需在所述前体表面生长场氧化膜。并且所述场氧化膜覆盖所述第二外延半导体层及第一沟槽。本发明中，上述场氧化膜的厚度优选为4000-20000埃。
本发明中，对上述场氧化膜进行腐蚀处理，定义出有源区以及高压终端区的形状，形成有源区和高压终端区。根据本发明，上述对场氧化膜进行的腐蚀处理可以为常规的湿法腐蚀。
如上述步骤S4，在前述结构基础上，还需向所述第二外延半导体层注入P型掺杂，并激活，形成P型体区。例如，可采用自动对准工艺进行硼离子注入，然后通过高温退火使硼离子推进至一定深度，实现激活，在第二外延半导体层内形成具有一定深度的P型体区。
根据本发明，形成上述P型体区后，需在P型体区表面进行刻蚀，形成第二沟槽。具体的，该第二沟槽穿过P型体区延伸至第二外延半导体层。
与前述步骤S2类似的，所述步骤S5中，先在所述第二外延半导体层表面生长第二氧化膜，作为掩蔽层，然后对表面具有第二氧化膜的前体进行刻蚀，形成所述第二沟槽。
本发明中，所述第二氧化膜的厚度为500-8000埃。
结合前述第一沟槽可知，上述第二沟槽的深度小于第一沟槽深度。
同时，在形成所述第一沟槽和第二沟槽后，如步骤S6，在所述第一沟槽和第二沟槽内填充多晶硅，形成位于所述第一沟槽中起电场屏蔽作用的屏蔽电极和位于所述第二沟槽中的栅极电极。同时，在前述第一沟槽内填充多晶硅后，第一沟槽可起到良好的电场屏蔽作用。
上述步骤中，在第一沟槽和第二沟槽内填充多晶硅的方法可以为常规的各种方法，例如，具体可以采用低压气相沉积法。
然后，如步骤S7，在所述P型体区通过离子注入形成N+源区，所述N+源区位于所述第二沟槽处。
根据本发明，还需在所述第二外延半导体层上生长层间膜，避免发生短路。具体的，上述层间膜为氧化硅。同时，为实现内层的线路与外界导通，还需对上述层间膜进行刻蚀处理，形成接触孔，作为导通的通道。刻蚀形成接触孔的方法可以为常规的干刻工艺。
本发明中，在层间膜上形成接触孔后，还需在所述层间膜上生长金属层，并刻蚀形成相应栅极以及发射极电极。
然后在金属层上通过化学气相沉积(CVD)生长，形成氮化硅钝化层。
如本领域所公知的，本发明中，还需除去所述衬底，露出所述缓冲层，然后向缓冲层注入P型杂质并激活，并在缓冲层表面生长金属，形成集电极。从而得到所需的IGBT器件。
上述方法中，除去衬底时，可在正面贴上保护膜，然后对背面的硅衬底进行减薄处理，磨去硅衬底，露出缓冲层。
然后采用进行P型杂质(例如硼离子)注入，然后通过高温退火使硼离子推进至一定深度，实现激活。
下面结合图1-图10对本发明提供的IGBT器件的制备方法进行进一步说明。
参见图1，根据电压选择N型重掺杂的硅衬底，掺杂浓度为1016-1019原子/立方厘米。然后通过外延方式生长厚度为3-50微米的N掺杂缓冲层101(掺杂浓度为1012-1016原子/立方厘米)，第一N型半导体层102和第二外延半导体层103。得到前体。
然后在前体的第二外延半导体层103上生长厚度为500-5000埃的第一氧化膜作为掩蔽层。对表面具有第一氧化膜的前体进行干法刻蚀，形成所述第一沟槽104。第一沟槽104贯穿第二外延半导体层103并延伸至第一N型半导体层102内。
参见图2，在前体表面生长厚度为4000-20000埃场氧化膜105，所述场氧化膜105覆盖所述第二外延半导体层103及第一沟槽104。
参见图3，通过湿法腐蚀对上述场氧化膜105进行腐蚀处理，定义出有源区以及高压终端区的形状，形成有源区和高压终端区。
参见图4和图5，采用自动对准工艺进行硼离子注入，向所述第二外延半导体层103注入P型掺杂，然后通过高温退火使硼离子推进至一定深度，实现激活，在第二外延半导体层103内形成具有一定深度的P型体区106。
参见图6和图7，先在所述第二外延半导体层103表面生长厚度为500-8000埃的第二氧化膜，作为掩蔽层，然后对表面具有第二氧化膜的前体进行刻蚀，形成所述第二沟槽107。
参见图8，在形成所述第一沟槽104和第二沟槽107后，如步骤S6，采用低压气相沉积法在所述第一沟槽104和第二沟槽107内填充多晶硅，形成位于所述第一沟槽中起电场屏蔽作用的电极和位于所述第二沟槽中的栅极电极108。
然后在所述P型体区106的第二沟槽107处通过离子注入形成N+源区109。
通过光刻工艺在第二外延半导体层103上生长层间膜并刻蚀形成接触孔。
参见图9，在所述层间膜上生长金属层110，并刻蚀形成相应电极。然后在金属层110上通过化学气相沉积(CVD)生长，形成氮化硅钝化层。再对背面的硅衬底进行减薄处理，磨去硅衬底，露出缓冲层101。
参见图10，再进行P型杂质(例如硼离子)注入，然后通过高温退火使硼离子推进至一定深度，实现激活。最后在缓冲层101表面生长金属，形成集电极111。从而得到所需的IGBT器件。
上述方法中，本发明提供的IGBT器件的制备方法可一次性制备得到有源区和高压终端区，优化了生产工艺，降低生产成本。同时，第二外延半导体层103上的第一沟槽104内填充有多晶硅，可有效的起到电场屏蔽作用，大大提高了该IGBT器件使用时的稳定性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种IGBT器件的制备方法，其特征在于，包括如下步骤：
S1、提供前体，所述前体包括依次层叠的衬底、缓冲层、第一N型半导体层、第二外延半导体层；在所述前体的第二外延半导体层上刻蚀形成第一沟槽，所述第一沟槽贯穿所述第二外延半导体层并延伸至第一N型半导体层内；
S2、在所述前体表面生长场氧化膜，所述场氧化膜覆盖所述第二外延半导体层及第一沟槽；
S3、腐蚀所述场氧化膜，形成有源区和高压终端区，所述第一沟槽位于高压终端区；
S4、向所述第二外延半导体层注入P型掺杂，并激活，形成P型体区；
S5、在所述P型体区表面刻蚀形成第二沟槽，所述第二沟槽位于有源区；
S6、在所述第一沟槽和第二沟槽内填充多晶硅，形成位于所述第一沟槽中起电场屏蔽作用的电极和位于所述第二沟槽中的栅极电极；
S7、在所述P型体区通过离子注入形成N+源区，所述N+源区位于所述第二沟槽处；
S8、在所述第二外延半导体层上生长层间膜，并刻蚀形成接触孔；
S9、在所述层间膜上生长金属层，并刻蚀；
S10、在所述金属层上生长钝化层，并刻蚀；
S11、除去所述衬底，露出所述缓冲层；
S12、向缓冲层注入P型杂质并激活；
S13、在缓冲层表面生长金属，形成集电极。
2.根据权利要求1所述的制备方法，其特征在于，在所述步骤S1之前包括在衬底表面通过外延方式依次生长缓冲层、第一N型半导体层和第二外延半导体层。
3.根据权利要求2所述的制备方法，其特征在于，所述衬底为N型重掺杂的硅衬底，掺杂浓度为1016-1019原子/立方厘米。
4.根据权利要求1所述的制备方法，其特征在于，所述缓冲层厚度为3-50微米；所述缓冲层为N掺杂缓冲层，掺杂浓度为1012-1016原子/立方厘米。
5.根据权利要求1-4中任意一项所述的制备方法，其特征在于，所述步骤S1中，先在所述前体的第二外延半导体层上生长第一氧化膜，然后对表面具有第一氧化膜的前体进行刻蚀，形成所述第一沟槽。
6.根据权利要求5所述的制备方法，其特征在于，所述第一氧化膜的厚度为500-8000埃。
7.根据权利要求1-4、6中任意一项所述的制备方法，其特征在于，所述步骤S2中，所述场氧化膜的厚度为4000-20000埃。
8.根据权利要求7所述的制备方法，其特征在于，所述步骤S5中，先在所述第二外延半导体层表面生长第二氧化膜，然后对表面具有第二氧化膜的前体进行刻蚀，形成所述第二沟槽。
9.根据权利要求8所述的制备方法，其特征在于，所述第二氧化膜的厚度为500-8000埃。
10.根据权利要求1-4、6、8、9中任意一项所述的制备方法，其特征在于，所述步骤S3中，通过湿法腐蚀形成所述有源区和高压终端区。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114783999B (zh) * 2022-06-20 2022-09-30 深圳芯能半导体技术有限公司 一种内置温度传感器的igbt器件及其制备方法
CN114883185A (zh) * 2022-07-01 2022-08-09 深圳芯能半导体技术有限公司 一种高电流密度的igbt芯片制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410949B2 (ja) * 1998-02-12 2003-05-26 株式会社東芝 半導体装置
JP2009099863A (ja) * 2007-10-18 2009-05-07 Toshiba Corp 半導体装置、及び半導体装置の製造方法
TW201442253A (zh) * 2013-04-19 2014-11-01 Economic Semiconductor Corp 半導體裝置及其終端區結構

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011054885A (ja) * 2009-09-04 2011-03-17 Sony Corp 半導体装置及び半導体装置の製造方法
JP2014063771A (ja) * 2012-09-19 2014-04-10 Toshiba Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410949B2 (ja) * 1998-02-12 2003-05-26 株式会社東芝 半導体装置
JP2009099863A (ja) * 2007-10-18 2009-05-07 Toshiba Corp 半導体装置、及び半導体装置の製造方法
TW201442253A (zh) * 2013-04-19 2014-11-01 Economic Semiconductor Corp 半導體裝置及其終端區結構

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