JP2002185015A - 高耐電圧半導体装置 - Google Patents
高耐電圧半導体装置Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 高い耐電圧と低いオン電圧を有し、信頼性の
高い半導体装置を実現する。 【解決手段】 エピタキシャルで形成した電荷注入用の
ｐ層と，逆バイアス時に電界を緩和するメサ構造部及び
イオン打ち込みで形成したＪＴＥの両方を備え、無機物
膜で構成するパッシベーション膜のコーナー部から最短
距離にあるメサ斜面及びメサ底面がｐ層であることを特
徴とする半導体装置において，メサ角度及びメサ底面に
形成したｐ層の不純物濃度を所定の範囲内にし，さらに
少なくともメサコーナー部のパッシベーション膜を０．
５μｍ以上の厚さにする．
高い半導体装置を実現する。 【解決手段】 エピタキシャルで形成した電荷注入用の
ｐ層と，逆バイアス時に電界を緩和するメサ構造部及び
イオン打ち込みで形成したＪＴＥの両方を備え、無機物
膜で構成するパッシベーション膜のコーナー部から最短
距離にあるメサ斜面及びメサ底面がｐ層であることを特
徴とする半導体装置において，メサ角度及びメサ底面に
形成したｐ層の不純物濃度を所定の範囲内にし，さらに
少なくともメサコーナー部のパッシベーション膜を０．
５μｍ以上の厚さにする．
Description
【０００１】
【発明の属する技術分野】本発明は大電流を制御する高
耐電圧のパワー半導体装置に関する。
耐電圧のパワー半導体装置に関する。
【０００２】
【従来の技術】炭化珪素（ＳｉＣ）などのワイドギャッ
プ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊電
界強度が約１０倍高い等の優れた特性を有しており、高
い耐逆電圧特性を有する高耐圧パワー半導体装置に好適
な材料として注目されている。しかし、ＳｉＣの不純物
の拡散係数はＳｉに比べるとはるかに小さい。従ってＳ
ｉＣを用いて半導体装置を製作するには高度の技術を要
する。特に高耐圧のｐｎ接合を有する高耐圧半導体装置
の実現は困難であった。
プ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊電
界強度が約１０倍高い等の優れた特性を有しており、高
い耐逆電圧特性を有する高耐圧パワー半導体装置に好適
な材料として注目されている。しかし、ＳｉＣの不純物
の拡散係数はＳｉに比べるとはるかに小さい。従ってＳ
ｉＣを用いて半導体装置を製作するには高度の技術を要
する。特に高耐圧のｐｎ接合を有する高耐圧半導体装置
の実現は困難であった。
【０００３】ＳｉＣを用いた従来例のワイドギャップ高
耐圧半導体装置としては、例えば図９の断面図に示すよ
うなプレーナ構造の高耐圧ダイオードがあり、これの耐
圧は約３．４ＫＶである。この高耐圧ダイオードは、１
９９７年のInternational Conference on Silicon Carb
ide, III-Nitride and Related Materials の予稿集の
１３６から１３７ページに開示されている。この従来例
では、一方の面にカソード電極５０を有するｎ型ＳｉＣ
のドレイン領域１の他方の面にｎ型ドリフト層２を形成
し、ｎ型ドリフト層２の中央部分にｐ型層３を形成して
いる。ｐ型層３にはアノード電極５１が設けられてい
る。ｐ型層３の両側にはターミネーション用のｐ型層３
４が形成されている。「ターミネーション」とは高耐圧
半導体素子の端部における電界集中を抑制するために、
端部近傍を特殊な構造にすることをいう。電流を流すた
めに電荷を注入する、ｐ型層３とｎ型ドリフト層２の間
のｐｎ接合と、電界を緩和するためのターミネーション
用のｐ型層３４とｎ型ドリフト層２との間のｐｎ接合と
は、硼素やアルミニウム等のイオン打ち込み技術により
形成される。
耐圧半導体装置としては、例えば図９の断面図に示すよ
うなプレーナ構造の高耐圧ダイオードがあり、これの耐
圧は約３．４ＫＶである。この高耐圧ダイオードは、１
９９７年のInternational Conference on Silicon Carb
ide, III-Nitride and Related Materials の予稿集の
１３６から１３７ページに開示されている。この従来例
では、一方の面にカソード電極５０を有するｎ型ＳｉＣ
のドレイン領域１の他方の面にｎ型ドリフト層２を形成
し、ｎ型ドリフト層２の中央部分にｐ型層３を形成して
いる。ｐ型層３にはアノード電極５１が設けられてい
る。ｐ型層３の両側にはターミネーション用のｐ型層３
４が形成されている。「ターミネーション」とは高耐圧
半導体素子の端部における電界集中を抑制するために、
端部近傍を特殊な構造にすることをいう。電流を流すた
めに電荷を注入する、ｐ型層３とｎ型ドリフト層２の間
のｐｎ接合と、電界を緩和するためのターミネーション
用のｐ型層３４とｎ型ドリフト層２との間のｐｎ接合と
は、硼素やアルミニウム等のイオン打ち込み技術により
形成される。
【０００４】他の従来例としては、図１０の断面図で示
す高耐圧ダイオードがある。この従来例では、電荷を注
入するｐ型層１３とｎ型ドリフト層２の間のｐｎ接合を
エピタキシャル成長技術で形成し、電界を緩和するため
のターミネーション領域Ｔをメサエッチングで形成して
いる。耐圧は約４．５ｋＶである。この高耐圧ダイオー
ドは、１９９５年の学術誌Applied Physics Letter, ６
７巻の１５６１から１５６３ページに開示されている。
この高耐圧ダイオードの作り方は、図１０の断面図に示
すように、ｎ型ドリフト層２の全面に形成した厚さ１．
５μｍのｐ型エピタキシャル層１３の両端部分を深さ２
μｍまでメサエッチングで除去する。そしてアノード電
極５１を有する部分を除いて厚さ０．４μｍの二酸化珪
素の膜（以下、パッシベーション膜）１０で表面保護を
している。
す高耐圧ダイオードがある。この従来例では、電荷を注
入するｐ型層１３とｎ型ドリフト層２の間のｐｎ接合を
エピタキシャル成長技術で形成し、電界を緩和するため
のターミネーション領域Ｔをメサエッチングで形成して
いる。耐圧は約４．５ｋＶである。この高耐圧ダイオー
ドは、１９９５年の学術誌Applied Physics Letter, ６
７巻の１５６１から１５６３ページに開示されている。
この高耐圧ダイオードの作り方は、図１０の断面図に示
すように、ｎ型ドリフト層２の全面に形成した厚さ１．
５μｍのｐ型エピタキシャル層１３の両端部分を深さ２
μｍまでメサエッチングで除去する。そしてアノード電
極５１を有する部分を除いて厚さ０．４μｍの二酸化珪
素の膜（以下、パッシベーション膜）１０で表面保護を
している。
【０００５】図１１は、平成１２年電気学会全国大会講
演論文集［４］の１６００から１６０１ページに記載さ
れた高耐圧ダイオードの断面図である。図においてｎ型
ＳｉＣのドレイン領域１の上に形成したｎ型ドリフト層
２の左側の領域にエピタキシャル成長技術でｐ型層３を
形成し、ｐ型層３にアノード電極５１を設ける。これに
よりｐ型層３とｎ型ドリフト層２の間に、電荷を注入す
るためのｐｎ接合が形成される。半導体装置の端部の電
界を緩和するためのターミネーション領域Ｔを形成する
ため、図の右側の領域を浅くメサエッチングする。メサ
底面１８近傍に、硼素あるいはアルミニウム等のイオン
打ち込みにより、ｐ型層４４を形成し、ｎ型ドリフト層
２内にｐｎ接合を形成する。ターミネーション領域Ｔ
と、ｐ型層３のアノード電極５１を除く領域は、約０．
４μｍ厚のパッシベーション膜６で保護している。
演論文集［４］の１６００から１６０１ページに記載さ
れた高耐圧ダイオードの断面図である。図においてｎ型
ＳｉＣのドレイン領域１の上に形成したｎ型ドリフト層
２の左側の領域にエピタキシャル成長技術でｐ型層３を
形成し、ｐ型層３にアノード電極５１を設ける。これに
よりｐ型層３とｎ型ドリフト層２の間に、電荷を注入す
るためのｐｎ接合が形成される。半導体装置の端部の電
界を緩和するためのターミネーション領域Ｔを形成する
ため、図の右側の領域を浅くメサエッチングする。メサ
底面１８近傍に、硼素あるいはアルミニウム等のイオン
打ち込みにより、ｐ型層４４を形成し、ｎ型ドリフト層
２内にｐｎ接合を形成する。ターミネーション領域Ｔ
と、ｐ型層３のアノード電極５１を除く領域は、約０．
４μｍ厚のパッシベーション膜６で保護している。
【０００６】
【発明が解決しようとする課題】図９のプレーナ構造の
高耐圧ダイオードの場合、ｐ型層３をイオン打ち込みに
より形成するためｐ型層３とその周辺に結晶欠陥が形成
される。そのため順バイアス時（アノード５１が正の場
合）の電荷の注入効率が低く、オン電圧が比較的高い。
また逆バイアス時のリーク電流が大きい。従って低損失
で高耐圧の半導体装置を実現するのは困難である。図１
０のダイオードの場合は、ｐ型層３をエピタキシャル成
長法により形成するため結晶欠陥が少なく順バイアス時
の電荷の注入効率は比較的高い。逆バイアス時のリーク
電流も５×１０−３Ａ／ｃｍ２程度であり比較的少な
い。しかし、逆電圧が４．５ｋＶをいくらか超えると破
壊してしまい高耐圧の半導体装置とはいえない。図１１
のダイオードの場合は、ｐ型層３をエピタキシャル成長
法により形成するため結晶欠陥が少なく順バイアス時の
電荷の注入効率は比較的高い。また逆バイアス時のリー
ク電流は１×１０−３Ａ／ｃｍ２程度と小さい。耐圧は
５．８ｋＶと高いが、メサコーナー部６Ａのパッシベー
ション膜６に高電界が加わるので故障を生じやすく、長
期間高い信頼性を保つことができない。
高耐圧ダイオードの場合、ｐ型層３をイオン打ち込みに
より形成するためｐ型層３とその周辺に結晶欠陥が形成
される。そのため順バイアス時（アノード５１が正の場
合）の電荷の注入効率が低く、オン電圧が比較的高い。
また逆バイアス時のリーク電流が大きい。従って低損失
で高耐圧の半導体装置を実現するのは困難である。図１
０のダイオードの場合は、ｐ型層３をエピタキシャル成
長法により形成するため結晶欠陥が少なく順バイアス時
の電荷の注入効率は比較的高い。逆バイアス時のリーク
電流も５×１０−３Ａ／ｃｍ２程度であり比較的少な
い。しかし、逆電圧が４．５ｋＶをいくらか超えると破
壊してしまい高耐圧の半導体装置とはいえない。図１１
のダイオードの場合は、ｐ型層３をエピタキシャル成長
法により形成するため結晶欠陥が少なく順バイアス時の
電荷の注入効率は比較的高い。また逆バイアス時のリー
ク電流は１×１０−３Ａ／ｃｍ２程度と小さい。耐圧は
５．８ｋＶと高いが、メサコーナー部６Ａのパッシベー
ション膜６に高電界が加わるので故障を生じやすく、長
期間高い信頼性を保つことができない。
【０００７】本発明は、オン電圧が低く耐逆電圧が高い
高信頼性の半導体装置を提供することを目的としてい
る。特にＳｉＣなどのワイドギャップ半導体材料では、
臨界電界値が、パッシベーション膜の絶縁破壊電界値に
近い。従って、パッシベーション膜が長期間高い電界に
さらされるとリーク電流が増大して半導体装置の信頼性
が低下する、という問題を解決することを目的とする。
高信頼性の半導体装置を提供することを目的としてい
る。特にＳｉＣなどのワイドギャップ半導体材料では、
臨界電界値が、パッシベーション膜の絶縁破壊電界値に
近い。従って、パッシベーション膜が長期間高い電界に
さらされるとリーク電流が増大して半導体装置の信頼性
が低下する、という問題を解決することを目的とする。
【０００８】
【課題を解決するための手段】本発明の高耐電圧半導体
装置は、ワイドギャップ半導体材料の基板に形成した第
１の導電型のドリフト層、前記ドリフト層の上にエピタ
キシャル成長法で形成した電荷注入用の第２の導電型の
電荷注入層、前記基板と前記電荷注入層との間に逆電圧
を印加したときの半導体装置の端部領域の電界を緩和す
るために前記端部領域に形成したターミネーション部、
前記ターミネーション部に形成した第２の導電型の層、
及び前記ターミネーション部と前記電荷注入層の上に形
成され膜厚が前記ターミネーション部と前記電荷注入層
の境界部において厚くなされた表面保護膜を有すること
を特徴とする。ターミネーション部と電荷注入層との境
界部の表面保護膜を厚くしたことにより、境界部の電界
が他の部分に比べてあまり高くならない。その結果長期
間使用する場合の信頼性が向上する。
装置は、ワイドギャップ半導体材料の基板に形成した第
１の導電型のドリフト層、前記ドリフト層の上にエピタ
キシャル成長法で形成した電荷注入用の第２の導電型の
電荷注入層、前記基板と前記電荷注入層との間に逆電圧
を印加したときの半導体装置の端部領域の電界を緩和す
るために前記端部領域に形成したターミネーション部、
前記ターミネーション部に形成した第２の導電型の層、
及び前記ターミネーション部と前記電荷注入層の上に形
成され膜厚が前記ターミネーション部と前記電荷注入層
の境界部において厚くなされた表面保護膜を有すること
を特徴とする。ターミネーション部と電荷注入層との境
界部の表面保護膜を厚くしたことにより、境界部の電界
が他の部分に比べてあまり高くならない。その結果長期
間使用する場合の信頼性が向上する。
【０００９】本発明の他の観点の半導体装置は、ワイド
ギャップ半導体材料の基板に形成した第１の導電型のド
リフト層、前記ドリフト層の上にエピタキシャル成長法
で形成した電荷注入用の第２の導電型の電荷注入層、前
記基板と前記電荷注入層との間に逆電圧を印加したとき
の半導体装置の端部領域の電界を緩和するために前記端
部領域に形成したターミネーション部、前記ターミネー
ション部及びターミネーション部と電荷注入層との境界
部に形成した第２の導電型の層、及び前記ターミネーシ
ョン部と前記電荷注入層の上に形成した表面保護膜を有
することを特徴とする。第２の導電型の層をターミネー
ション部と電荷注入層との境界部に形成したことによ
り、境界部近傍の第２の導電型の層とドリフト層との接
合から前記基板に向かって空乏層が広がる。この空乏層
により前記境界部のパッシベーション膜への電界集中が
緩和されるので耐電圧が高くなる。
ギャップ半導体材料の基板に形成した第１の導電型のド
リフト層、前記ドリフト層の上にエピタキシャル成長法
で形成した電荷注入用の第２の導電型の電荷注入層、前
記基板と前記電荷注入層との間に逆電圧を印加したとき
の半導体装置の端部領域の電界を緩和するために前記端
部領域に形成したターミネーション部、前記ターミネー
ション部及びターミネーション部と電荷注入層との境界
部に形成した第２の導電型の層、及び前記ターミネーシ
ョン部と前記電荷注入層の上に形成した表面保護膜を有
することを特徴とする。第２の導電型の層をターミネー
ション部と電荷注入層との境界部に形成したことによ
り、境界部近傍の第２の導電型の層とドリフト層との接
合から前記基板に向かって空乏層が広がる。この空乏層
により前記境界部のパッシベーション膜への電界集中が
緩和されるので耐電圧が高くなる。
【００１０】本発明の他の観点の半導体装置は、一方の
面にドレイン電極を有するワイドギャップ半導体材料の
基板の他方の面に形成した第１の導電型のドリフト層、
前記ドリフト層の上にエピタキシャル成長法で形成した
電荷注入用の第２の導電型の電荷注入層、前記電荷注入
層の一部分に形成した第１の導電型のソース領域、前記
ソース領域及び電荷注入層を貫通しドリフト層に達する
ように形成されたトレンチ、前記トレンチの内壁面に絶
縁膜を介して形成したゲート電極、前記基板と前記電荷
注入層との間に逆電圧を印加したときの半導体装置の端
部領域の電界を緩和するために前記端部領域に形成した
ターミネーション部、前記ターミネーション部及びター
ミネーション部と電荷注入層の境界部に形成した第２の
導電型の層、前記ソース領域と電荷注入層の上に形成し
たソース電極、及び前記ターミネーション部及び前記電
荷注入層の側面に形成した表面保護膜を有することを特
徴とする。第２の導電型の層をターミネーション部と電
荷注入層の境界部に形成したことにより、前記境界部近
傍の電界を緩和することができる。
面にドレイン電極を有するワイドギャップ半導体材料の
基板の他方の面に形成した第１の導電型のドリフト層、
前記ドリフト層の上にエピタキシャル成長法で形成した
電荷注入用の第２の導電型の電荷注入層、前記電荷注入
層の一部分に形成した第１の導電型のソース領域、前記
ソース領域及び電荷注入層を貫通しドリフト層に達する
ように形成されたトレンチ、前記トレンチの内壁面に絶
縁膜を介して形成したゲート電極、前記基板と前記電荷
注入層との間に逆電圧を印加したときの半導体装置の端
部領域の電界を緩和するために前記端部領域に形成した
ターミネーション部、前記ターミネーション部及びター
ミネーション部と電荷注入層の境界部に形成した第２の
導電型の層、前記ソース領域と電荷注入層の上に形成し
たソース電極、及び前記ターミネーション部及び前記電
荷注入層の側面に形成した表面保護膜を有することを特
徴とする。第２の導電型の層をターミネーション部と電
荷注入層の境界部に形成したことにより、前記境界部近
傍の電界を緩和することができる。
【００１１】
【発明の実施の形態】以下に、本発明の好適な実施例を
図１から図８を参照して説明する。図１から図８は各実
施例の半導体装置の右半分の断面図であり、この右半分
の構成と対称な構成を有する左半分は図示を省略してい
る。また各半導体装置は、各図の紙面に垂直な方向に長
いストライプ状である。
図１から図８を参照して説明する。図１から図８は各実
施例の半導体装置の右半分の断面図であり、この右半分
の構成と対称な構成を有する左半分は図示を省略してい
る。また各半導体装置は、各図の紙面に垂直な方向に長
いストライプ状である。
【００１２】《第１実施例》図１は本発明の第１実施例
の耐圧６．５ｋＶのＳｉＣ（炭化珪素）ｐｎダイオード
の断面図である。図において、下面にカソード電極５０
を有する厚さ約３５０μｍの、高不純物濃度のｎ型Ｓｉ
Ｃのドレイン領域１の上に、厚さ約５０μｍの低不純物
濃度のｎ型ＳｉＣのドリフト層２を形成している。ドリ
フト層２の左側部分に厚さ約２μｍの電荷注入用の低不
純物濃度のｐ型層３をエピタキシャル成長法により形成
している。ドリフト層２をメサエッチング法の一種の反
応性イオンエッチング法により浅くエッチングして、タ
ーミネーション領域Ｔを形成する。ターミネーション領
域Ｔの面に硼素あるいはアルミニウム等をイオン打ち込
みしてｐ型ターミネーション領域（ターミネーション
部）４を形成している。ターミネーション領域Ｔの右端
には、ｎ型のチャネルストッパー５が形成されている。
半導体装置の表面に水分やＮａイオンなどのアルカリイ
オンが付着するのを防止するために、ｐ型ターミネーシ
ョン領域４の表面を含む全面に二酸化珪素や窒化珪素な
どの薄膜による表面保護膜のパッシベーション膜１６を
形成する。パッシベーション膜１６の大部分の膜厚は、
約０．４μｍであるが、ｐ型層３とターミネーション領
域４との境界部のメサコーナー部２０では膜厚を１から
２μｍと大幅に厚くしてある。これにより、メサコーナ
ー部２０と、メサコーナー部２０から十分離れたターミ
ネーション領域Ｔ内の位置Ａまでの間の領域が、ｐ型層
３とドリフト層２の接合面３Ａと、メサ底面１８との間
の距離Ｌよりも厚いパッシベーション膜１６で覆われる
ことになる。電荷注入層（３）の側面とメサ底面１８と
がなす角であるメサ角θは９０から１５０度である。
の耐圧６．５ｋＶのＳｉＣ（炭化珪素）ｐｎダイオード
の断面図である。図において、下面にカソード電極５０
を有する厚さ約３５０μｍの、高不純物濃度のｎ型Ｓｉ
Ｃのドレイン領域１の上に、厚さ約５０μｍの低不純物
濃度のｎ型ＳｉＣのドリフト層２を形成している。ドリ
フト層２の左側部分に厚さ約２μｍの電荷注入用の低不
純物濃度のｐ型層３をエピタキシャル成長法により形成
している。ドリフト層２をメサエッチング法の一種の反
応性イオンエッチング法により浅くエッチングして、タ
ーミネーション領域Ｔを形成する。ターミネーション領
域Ｔの面に硼素あるいはアルミニウム等をイオン打ち込
みしてｐ型ターミネーション領域（ターミネーション
部）４を形成している。ターミネーション領域Ｔの右端
には、ｎ型のチャネルストッパー５が形成されている。
半導体装置の表面に水分やＮａイオンなどのアルカリイ
オンが付着するのを防止するために、ｐ型ターミネーシ
ョン領域４の表面を含む全面に二酸化珪素や窒化珪素な
どの薄膜による表面保護膜のパッシベーション膜１６を
形成する。パッシベーション膜１６の大部分の膜厚は、
約０．４μｍであるが、ｐ型層３とターミネーション領
域４との境界部のメサコーナー部２０では膜厚を１から
２μｍと大幅に厚くしてある。これにより、メサコーナ
ー部２０と、メサコーナー部２０から十分離れたターミ
ネーション領域Ｔ内の位置Ａまでの間の領域が、ｐ型層
３とドリフト層２の接合面３Ａと、メサ底面１８との間
の距離Ｌよりも厚いパッシベーション膜１６で覆われる
ことになる。電荷注入層（３）の側面とメサ底面１８と
がなす角であるメサ角θは９０から１５０度である。
【００１３】本実施例のＳｉＣｐｎダイオードでは、ｐ
型層３をエピタキシャル成長法により形成しているた
め、結晶欠陥が非常に少ない。従って順方向に電圧を印
加したとき（以後、順バイアスという）、ｐ型層３から
ｎ型ドリフト層２に十分な量のホールが注入され、伝導
度変調が生じてオン電圧が低くなる。単位面積当たりの
電流（電流密度）が１００Ａ／ｃｍ２の時、オン電圧は
４．９Ｖであった。逆方向に電圧を印加したとき（以
後、逆バイアスという）には、ｐ型層３とｎ型ドリフト
層２の接合部３Ａから、カソード電極５０及びｐ型層３
に設けられたアノード電極５１に向かって空乏層が広が
る。ｐ型層３の結晶欠陥が少ないので、ほぼ理論値通り
の臨界電界が得られる。印加電圧が高くなると、ドリフ
ト層２内に広がる空乏層は、ｐ型ターミネーション領域
４の作用により、図の右端の領域へ広がる。この空乏層
により高い耐逆電圧が得られる。ｐ型ターミネーション
領域４の不純物濃度が高いと、メサコーナー部２０から
遠いｐ型ターミネーション領域４の端部４Ａに電界が集
中する。
型層３をエピタキシャル成長法により形成しているた
め、結晶欠陥が非常に少ない。従って順方向に電圧を印
加したとき（以後、順バイアスという）、ｐ型層３から
ｎ型ドリフト層２に十分な量のホールが注入され、伝導
度変調が生じてオン電圧が低くなる。単位面積当たりの
電流（電流密度）が１００Ａ／ｃｍ２の時、オン電圧は
４．９Ｖであった。逆方向に電圧を印加したとき（以
後、逆バイアスという）には、ｐ型層３とｎ型ドリフト
層２の接合部３Ａから、カソード電極５０及びｐ型層３
に設けられたアノード電極５１に向かって空乏層が広が
る。ｐ型層３の結晶欠陥が少ないので、ほぼ理論値通り
の臨界電界が得られる。印加電圧が高くなると、ドリフ
ト層２内に広がる空乏層は、ｐ型ターミネーション領域
４の作用により、図の右端の領域へ広がる。この空乏層
により高い耐逆電圧が得られる。ｐ型ターミネーション
領域４の不純物濃度が高いと、メサコーナー部２０から
遠いｐ型ターミネーション領域４の端部４Ａに電界が集
中する。
【００１４】一方、ｐ型ターミネーション領域４の不純
物濃度が低いと、メサコーナー部２０近傍のｐ型領域３
及びパッシベーション膜１６の電界が高くなる。メサ角
θを９０度以下にすると、メサコーナー部２０近傍のｐ
型層３内では空乏層があまり広がらず、メサコーナー部
２０に電界集中が起こる。一方、メサ角θを１５０度以
上にすると、メサコーナー部２０の電界集中は緩和され
るが、パッシベーション膜１６に電界が集中し、相互作
用によりメサコーナー部２０近傍のドリフト層２内の電
界が高くなる。そこで、ｐ型ターミネーション領域４の
不純物濃度を１０１６から１０１８ａｔｍ／ｃｍ３の範
囲とし、メサ角度を９０度から１５０度の範囲にする
と、耐圧は６．５ｋＶと高い値が得られた。特に、ｐ型
ターミネーション領域４の不純物濃度を約５×１０１７
ａｔｍ／ｃｍ３以下にすると、カソード電圧を６ｋＶと
した時、ｐ型ターミネーション領域４の全域に空乏層が
ひろがる。その結果ｐ型ターミネーション領域４の全域
で電圧を分担することになり、高耐圧のダイオードが得
られる。メサコーナー部２０のパッシベーション膜１６
が図９の従来例のパッシベーション膜６のように薄い
と、メサコーナー部２０の電界がＳｉＣの臨界電界と同
程度の２ＭＶ／ｃｍの高電界になる。そのためリーク電
流が増大するなどして、長期間使用する場合の信頼性を
悪化させる。本実施例ではメサコーナー部２０のパッシ
ベーション膜１６をＰＳＧ（Phospho-Silicate Grass）
などを用いて１ないし２μｍと厚くする。これによりメ
サコーナー部２０の電界を１ＭＶ／ｃｍ以下とすること
ができ、長期間使用する場合の信頼性が向上する。パッ
シベーション膜１６は、２種類以上の材料で形成しても
よい。
物濃度が低いと、メサコーナー部２０近傍のｐ型領域３
及びパッシベーション膜１６の電界が高くなる。メサ角
θを９０度以下にすると、メサコーナー部２０近傍のｐ
型層３内では空乏層があまり広がらず、メサコーナー部
２０に電界集中が起こる。一方、メサ角θを１５０度以
上にすると、メサコーナー部２０の電界集中は緩和され
るが、パッシベーション膜１６に電界が集中し、相互作
用によりメサコーナー部２０近傍のドリフト層２内の電
界が高くなる。そこで、ｐ型ターミネーション領域４の
不純物濃度を１０１６から１０１８ａｔｍ／ｃｍ３の範
囲とし、メサ角度を９０度から１５０度の範囲にする
と、耐圧は６．５ｋＶと高い値が得られた。特に、ｐ型
ターミネーション領域４の不純物濃度を約５×１０１７
ａｔｍ／ｃｍ３以下にすると、カソード電圧を６ｋＶと
した時、ｐ型ターミネーション領域４の全域に空乏層が
ひろがる。その結果ｐ型ターミネーション領域４の全域
で電圧を分担することになり、高耐圧のダイオードが得
られる。メサコーナー部２０のパッシベーション膜１６
が図９の従来例のパッシベーション膜６のように薄い
と、メサコーナー部２０の電界がＳｉＣの臨界電界と同
程度の２ＭＶ／ｃｍの高電界になる。そのためリーク電
流が増大するなどして、長期間使用する場合の信頼性を
悪化させる。本実施例ではメサコーナー部２０のパッシ
ベーション膜１６をＰＳＧ（Phospho-Silicate Grass）
などを用いて１ないし２μｍと厚くする。これによりメ
サコーナー部２０の電界を１ＭＶ／ｃｍ以下とすること
ができ、長期間使用する場合の信頼性が向上する。パッ
シベーション膜１６は、２種類以上の材料で形成しても
よい。
【００１５】《第２実施例》図２は本発明の第２実施例
の耐圧６．５ｋＶのＳｉＣｐｎダイオードの断面図であ
る。本実施例のダイオードでは、図１に示す第１実施例
のダイオードに比べ、ターミネーション領域Ｔ全域のパ
ッシベーション膜２６を、接合面３Ａとメサ底面１８と
の間の距離Ｌよりも大幅に厚くしている。その厚さは、
０．５μｍから３μｍが望ましいが３μｍ以上でもよ
い。その他の構成は第１実施例のものと実質的に同じで
ある。パッシベーション膜２６を厚くすることにより、
メサコーナー部２０での電界集中を緩和でき高耐圧化が
できる。またパッシベーション膜２６の表面に付着する
Ｎａイオンなどのアルカリイオンにより生じるドリフト
領域２やｐ型ターミネーション領域４の表面の局部電界
集中を緩和することができる。さらに、水分等がパッシ
ベーション膜２６の表面に付着しても内部に浸入するこ
とはないので、その影響が内部にまでおよぶのを防止で
きる。これにより第２実施例の高耐電圧半導体装置は長
期間使用する場合の信頼性が更に向上する。
の耐圧６．５ｋＶのＳｉＣｐｎダイオードの断面図であ
る。本実施例のダイオードでは、図１に示す第１実施例
のダイオードに比べ、ターミネーション領域Ｔ全域のパ
ッシベーション膜２６を、接合面３Ａとメサ底面１８と
の間の距離Ｌよりも大幅に厚くしている。その厚さは、
０．５μｍから３μｍが望ましいが３μｍ以上でもよ
い。その他の構成は第１実施例のものと実質的に同じで
ある。パッシベーション膜２６を厚くすることにより、
メサコーナー部２０での電界集中を緩和でき高耐圧化が
できる。またパッシベーション膜２６の表面に付着する
Ｎａイオンなどのアルカリイオンにより生じるドリフト
領域２やｐ型ターミネーション領域４の表面の局部電界
集中を緩和することができる。さらに、水分等がパッシ
ベーション膜２６の表面に付着しても内部に浸入するこ
とはないので、その影響が内部にまでおよぶのを防止で
きる。これにより第２実施例の高耐電圧半導体装置は長
期間使用する場合の信頼性が更に向上する。
【００１６】《第３実施例》図３は本発明の第３実施例
の耐圧６．９ｋＶのＳｉＣｐｎダイオードの断面図であ
る。本実施例のダイオードでは、ｐ型ターミネーション
領域１４をメサコーナー部２０まで延長している。高耐
圧半導体の従来技術では、順方向の特性をよくするた
め、ｐ型ターミネーション領域１４の左端をｐ型層３か
ら離す必要があると考えられていた。本実施例では、ｐ
型ターミネーション領域１４を形成するためのイオン打
込みを、メサ斜面領域のメサコーナー部２０の近傍にま
で行って、ｐ型ターミネーション領域１４の左端部がｐ
型層３とつながっていても良いことが実験によって確認
された。実験では、この構成のダイオードを試作し、前
記ｐ型ターミネーション領域１４の左端とｐ型層３がつ
ながっている第１の場合とつながっていない第２の場合
について、ダイオードの順方向特性の変化を調べた。そ
の結果、第１の場合と第２の場合で順方向特性の差はな
かった。ｐ型ターミネーション領域１４の左端部がｐ型
層３につながっていても悪影響がないことが解った。
の耐圧６．９ｋＶのＳｉＣｐｎダイオードの断面図であ
る。本実施例のダイオードでは、ｐ型ターミネーション
領域１４をメサコーナー部２０まで延長している。高耐
圧半導体の従来技術では、順方向の特性をよくするた
め、ｐ型ターミネーション領域１４の左端をｐ型層３か
ら離す必要があると考えられていた。本実施例では、ｐ
型ターミネーション領域１４を形成するためのイオン打
込みを、メサ斜面領域のメサコーナー部２０の近傍にま
で行って、ｐ型ターミネーション領域１４の左端部がｐ
型層３とつながっていても良いことが実験によって確認
された。実験では、この構成のダイオードを試作し、前
記ｐ型ターミネーション領域１４の左端とｐ型層３がつ
ながっている第１の場合とつながっていない第２の場合
について、ダイオードの順方向特性の変化を調べた。そ
の結果、第１の場合と第２の場合で順方向特性の差はな
かった。ｐ型ターミネーション領域１４の左端部がｐ型
層３につながっていても悪影響がないことが解った。
【００１７】さらに、ｐ型ターミネーション領域１４を
含むターミネーション領域Ｔには全面に厚さ約０．４μ
ｍのパッシベーション膜６を形成している。その他の構
成は第１実施例のものと実質的に同じである。この構成
にすることにより、前記第１実施例において説明した空
乏層に加えて、メサコーナー部２０近傍のｐ型ターミネ
ーション領域１４とｎ型ドリフト層２との接合部からも
カソード電極５０に向かって空乏層が広がる。この空乏
層によりメサコーナー部２０のパッシベーション膜６へ
の電界集中が緩和され耐電圧が高くなる。本実施例のダ
イオードに３ＫＶの逆電圧を印加したとき、メサコーナ
ー部２０のパッシベーション膜６の電界は０．１９ＭＶ
／ｃｍであった。従来例のダイオードでは約１．３ＭＶ
／ｃｍであるので、本実施例のものは従来例のものの１
５％程度に低下する。その結果本実施例の高耐圧半導体
装置では高い耐電圧が得られるとともに更なる高信頼化
を実現することができる。
含むターミネーション領域Ｔには全面に厚さ約０．４μ
ｍのパッシベーション膜６を形成している。その他の構
成は第１実施例のものと実質的に同じである。この構成
にすることにより、前記第１実施例において説明した空
乏層に加えて、メサコーナー部２０近傍のｐ型ターミネ
ーション領域１４とｎ型ドリフト層２との接合部からも
カソード電極５０に向かって空乏層が広がる。この空乏
層によりメサコーナー部２０のパッシベーション膜６へ
の電界集中が緩和され耐電圧が高くなる。本実施例のダ
イオードに３ＫＶの逆電圧を印加したとき、メサコーナ
ー部２０のパッシベーション膜６の電界は０．１９ＭＶ
／ｃｍであった。従来例のダイオードでは約１．３ＭＶ
／ｃｍであるので、本実施例のものは従来例のものの１
５％程度に低下する。その結果本実施例の高耐圧半導体
装置では高い耐電圧が得られるとともに更なる高信頼化
を実現することができる。
【００１８】《第４実施例》図４は本発明の第４実施例
の耐圧６．９ｋＶのＳｉＣｐｎダイオードの断面図であ
る。本実施例のダイオードでは、図３に示す第３実施例
のダイオードに比べ、ターミネーション領域Ｔを含む全
域のパッシベーション膜２６を接合面３Ａとメサ底面１
８との間の距離Ｌよりもはるかに厚くしている。その厚
さは、２μｍから３μｍである。３μｍ以上でもよい。
その他の構成は実施例３のものと実質的に同じである。
パッシベーション膜２６を厚くすることにより、メサコ
ーナー部２０の電界集中を緩和できる。さらにパッシベ
ーション膜２６の表面に付着するＮａイオンなどのアル
カリイオンがＳｉＣ表面の局部電界集中に与える影響が
緩和される。さらに、パッシベーション膜２６上に付着
した水分などの影響がパッシベーション膜２６の表面近
傍にとどまり、内部にまでおよばない。
の耐圧６．９ｋＶのＳｉＣｐｎダイオードの断面図であ
る。本実施例のダイオードでは、図３に示す第３実施例
のダイオードに比べ、ターミネーション領域Ｔを含む全
域のパッシベーション膜２６を接合面３Ａとメサ底面１
８との間の距離Ｌよりもはるかに厚くしている。その厚
さは、２μｍから３μｍである。３μｍ以上でもよい。
その他の構成は実施例３のものと実質的に同じである。
パッシベーション膜２６を厚くすることにより、メサコ
ーナー部２０の電界集中を緩和できる。さらにパッシベ
ーション膜２６の表面に付着するＮａイオンなどのアル
カリイオンがＳｉＣ表面の局部電界集中に与える影響が
緩和される。さらに、パッシベーション膜２６上に付着
した水分などの影響がパッシベーション膜２６の表面近
傍にとどまり、内部にまでおよばない。
【００１９】《第５実施例》図５は、本発明の第５実施
例の耐圧７．５ｋＶのＳｉＣｐｎダイオードの断面図で
ある。本実施例のダイオードは図３に示す第３実施例の
ダイオードのｐ型ターミネーション領域１４を２つの領
域１４Ａ及び１４Ｂに分けたものである。その他の構成
は第３実施例のものと同じである。メサコーナー部２０
に近い領域１４Ａの不純物濃度は、遠い領域１４Ｂの不
純物濃度より高くなされている。カソード電極５０に正
の電圧を印加したとき、まず領域１４Ａ内に空乏層が広
がりこの空乏層により逆電圧に耐える。カソード電極５
０の正の電圧をさらに上げると、ｐ型ターミネーション
領域１４の不純物濃度が約５×１０１７ａｔｍ／ｃｍ３
以下の場合は、ｐ型ターミネーション領域１４の全ての
領域１４Ａ、１４Ｂに空乏層が広がり、領域１４Ａ、１
４Ｂで電圧を分担する。これにより、ｐ型ターミネーシ
ョン領域１４の端部１４Ｃに電界が集中するのを防ぐこ
とができ、ダイオードの高耐圧化が図れる。また、ｐ型
ターミネーション領域の不純物濃度が約５×１０１７ａ
ｔｍ／ｃｍ３よりも大きい場合、カソード電極５０の正
の電圧をさらに上げると、領域１４Ｂには空乏層が広が
るが、領域１４Ａの上層部には空乏層が広がらず、電圧
は領域１４Ｂと領域１４Ａの下層部により分担される。
このため、メサコーナー部２０には大きな電圧がかから
ず、メサコーナー部２０のパッシベーション膜６の電界
が緩和される。これにより信頼性の高いダイオードが得
られる。
例の耐圧７．５ｋＶのＳｉＣｐｎダイオードの断面図で
ある。本実施例のダイオードは図３に示す第３実施例の
ダイオードのｐ型ターミネーション領域１４を２つの領
域１４Ａ及び１４Ｂに分けたものである。その他の構成
は第３実施例のものと同じである。メサコーナー部２０
に近い領域１４Ａの不純物濃度は、遠い領域１４Ｂの不
純物濃度より高くなされている。カソード電極５０に正
の電圧を印加したとき、まず領域１４Ａ内に空乏層が広
がりこの空乏層により逆電圧に耐える。カソード電極５
０の正の電圧をさらに上げると、ｐ型ターミネーション
領域１４の不純物濃度が約５×１０１７ａｔｍ／ｃｍ３
以下の場合は、ｐ型ターミネーション領域１４の全ての
領域１４Ａ、１４Ｂに空乏層が広がり、領域１４Ａ、１
４Ｂで電圧を分担する。これにより、ｐ型ターミネーシ
ョン領域１４の端部１４Ｃに電界が集中するのを防ぐこ
とができ、ダイオードの高耐圧化が図れる。また、ｐ型
ターミネーション領域の不純物濃度が約５×１０１７ａ
ｔｍ／ｃｍ３よりも大きい場合、カソード電極５０の正
の電圧をさらに上げると、領域１４Ｂには空乏層が広が
るが、領域１４Ａの上層部には空乏層が広がらず、電圧
は領域１４Ｂと領域１４Ａの下層部により分担される。
このため、メサコーナー部２０には大きな電圧がかから
ず、メサコーナー部２０のパッシベーション膜６の電界
が緩和される。これにより信頼性の高いダイオードが得
られる。
【００２０】《第６実施例》図６は、本発明の第６実施
例の耐圧７．５ｋＶのＳｉＣｐｎダイオードの断面図で
ある。本実施例のダイオードは図３に示す第３実施例の
ダイオードのｐ型ターミネーション領域１４を複数の領
域、例えば４つの領域１４Ｄ、１４Ｅ、１４Ｆ、及び１
４Ｇに分けたものである。各領域１４Ｄ〜１４Ｇは互い
に分離されており、各領域１４Ｄ〜１４Ｇをほぼ同じ大
きさにしてもよいが、メサコーナー部２０に近い領域１
４Ｄを他の領域１４Ｅ〜１４Ｇより大きくするのが望ま
しい。各領域１４Ｄ〜１４Ｇの不純物濃度はほぼ同じで
ある。各領域１４Ｄ〜１４Ｇの不純物濃度を互いに異な
る濃度にしてもよい。その他の構成は第３実施例のもの
と同じである。本実施例のダイオードのカソード電極５
０に正の電圧を印加すると、空乏層がｐ型ターミネーシ
ョン領域１４の領域１４Ｄから領域１４Ｇに向かって広
がりこの空乏層により逆電圧に耐える。実験によると、
ｐ型領域１４Ｄ〜１４Ｇの数を多くするほどダイオード
の耐圧は上昇した。複数のｐ型領域１４Ｄ〜１４Ｇ及び
それらの間のドリフト層２でも電圧を分担するので、メ
サコーナー部２０のパッシベーション膜６の電界が緩和
され信頼性の高いダイオードが実現できる。
例の耐圧７．５ｋＶのＳｉＣｐｎダイオードの断面図で
ある。本実施例のダイオードは図３に示す第３実施例の
ダイオードのｐ型ターミネーション領域１４を複数の領
域、例えば４つの領域１４Ｄ、１４Ｅ、１４Ｆ、及び１
４Ｇに分けたものである。各領域１４Ｄ〜１４Ｇは互い
に分離されており、各領域１４Ｄ〜１４Ｇをほぼ同じ大
きさにしてもよいが、メサコーナー部２０に近い領域１
４Ｄを他の領域１４Ｅ〜１４Ｇより大きくするのが望ま
しい。各領域１４Ｄ〜１４Ｇの不純物濃度はほぼ同じで
ある。各領域１４Ｄ〜１４Ｇの不純物濃度を互いに異な
る濃度にしてもよい。その他の構成は第３実施例のもの
と同じである。本実施例のダイオードのカソード電極５
０に正の電圧を印加すると、空乏層がｐ型ターミネーシ
ョン領域１４の領域１４Ｄから領域１４Ｇに向かって広
がりこの空乏層により逆電圧に耐える。実験によると、
ｐ型領域１４Ｄ〜１４Ｇの数を多くするほどダイオード
の耐圧は上昇した。複数のｐ型領域１４Ｄ〜１４Ｇ及び
それらの間のドリフト層２でも電圧を分担するので、メ
サコーナー部２０のパッシベーション膜６の電界が緩和
され信頼性の高いダイオードが実現できる。
【００２１】《第７実施例》図７は、本発明の第７実施
例の耐圧２５００Ｖ級のｎチャネルＳｉＣＭＯＳＦＥＴ
の断面図である。図において、下面にドレイン電極５２
を有する高不純物濃度のｎ型ドレイン領域１１の厚さは
約２００μｍ、ドレイン領域１１の上に形成したｎ型ド
リフト層２の厚さは約２０μｍである。ｎ型ドリフト層
２の上に部分的に形成したｐ型ボディ層３３の厚さは約
４μｍ、ｐ型ボディ層３３の一部に形成したｎ型ソース
層７の厚さは約０．５μｍである。ｐ型ボディ層３３の
ほぼ中央にトレンチ（溝）６０が形成されている。トレ
ンチ６０の深さは約６μｍ、幅は約３μｍである。トレ
ンチ６０内のゲート絶縁物層８の厚さはトレンチ６０の
底部で約１μｍ、側部で約０．１μｍである。本実施例
では、トレンチ６０及びゲート電極５４は図の紙面に垂
直な方向にのびるストライプ状であるが、その形状は例
えば円形や四角形等であってもかまわない。
例の耐圧２５００Ｖ級のｎチャネルＳｉＣＭＯＳＦＥＴ
の断面図である。図において、下面にドレイン電極５２
を有する高不純物濃度のｎ型ドレイン領域１１の厚さは
約２００μｍ、ドレイン領域１１の上に形成したｎ型ド
リフト層２の厚さは約２０μｍである。ｎ型ドリフト層
２の上に部分的に形成したｐ型ボディ層３３の厚さは約
４μｍ、ｐ型ボディ層３３の一部に形成したｎ型ソース
層７の厚さは約０．５μｍである。ｐ型ボディ層３３の
ほぼ中央にトレンチ（溝）６０が形成されている。トレ
ンチ６０の深さは約６μｍ、幅は約３μｍである。トレ
ンチ６０内のゲート絶縁物層８の厚さはトレンチ６０の
底部で約１μｍ、側部で約０．１μｍである。本実施例
では、トレンチ６０及びゲート電極５４は図の紙面に垂
直な方向にのびるストライプ状であるが、その形状は例
えば円形や四角形等であってもかまわない。
【００２２】本実施例のＭＯＳＦＥＴの製作方法は、次
のとおりである。図７において、ドレイン領域１１とし
て機能する１０１８から１０２０ａｔｍ／ｃｍ３のｎ型
ＳｉＣ基板を用意し、その上面に１０１５から１０１６
ａｔｍ／ｃｍ３のＳｉＣｎ型ドリフト層２をエピタキシ
ャル成長により形成する。ｎ型ドリフト層２の上に１０
１６ａｔｍ／ｃｍ３程度のＳｉＣｐ型ボディ層３３を気
相成長法等により形成する。図の左側部分のみｐ型ボデ
ィ層３３を残して他の部分のｐ型ボディ層をメサエッチ
ングで除去し、ターミネーション領域Ｔとする。ターミ
ネーション領域Ｔにイオン打ち込みにより不純物濃度が
１０１６から１０１８ａｔｍ／ｃｍ３のｐ型ターミネー
ション領域１４を形成する。残ったｐ型ボディ層３３の
中央領域に１０１８ａｔｍ／ｃｍ３程度のｎ型ソース領
域７を窒素、りん等のイオン打ち込みにより形成する。
次に、異方性エッチングにより、ｐ型ボディ層３３を貫
通し底部がｎ型ドリフト層２に達するトレンチ６０を形
成する。トレンチ６０の内壁にＳｉＯ２のゲート絶縁膜
８を形成した後、高濃度のりんを含んだポリシリコンを
堆積してトレンチ６０を埋める。トレンチ６０の内壁に
付着したポリシリコン膜を残し、他のポリシリコンを除
去してポリシリコン膜のゲート電極５４を形成する。ア
ルミニウム、ニッケル等で、ｎ型領域７とｐ型ボディ層
３３の表面にソース電極５３を形成し、ドレイン領域１
１にドレイン電極５２を形成する。最後にターミネーシ
ョン領域Ｔに厚さ０．５μｍ以上のパッシベーション膜
２６を形成して完成する。
のとおりである。図７において、ドレイン領域１１とし
て機能する１０１８から１０２０ａｔｍ／ｃｍ３のｎ型
ＳｉＣ基板を用意し、その上面に１０１５から１０１６
ａｔｍ／ｃｍ３のＳｉＣｎ型ドリフト層２をエピタキシ
ャル成長により形成する。ｎ型ドリフト層２の上に１０
１６ａｔｍ／ｃｍ３程度のＳｉＣｐ型ボディ層３３を気
相成長法等により形成する。図の左側部分のみｐ型ボデ
ィ層３３を残して他の部分のｐ型ボディ層をメサエッチ
ングで除去し、ターミネーション領域Ｔとする。ターミ
ネーション領域Ｔにイオン打ち込みにより不純物濃度が
１０１６から１０１８ａｔｍ／ｃｍ３のｐ型ターミネー
ション領域１４を形成する。残ったｐ型ボディ層３３の
中央領域に１０１８ａｔｍ／ｃｍ３程度のｎ型ソース領
域７を窒素、りん等のイオン打ち込みにより形成する。
次に、異方性エッチングにより、ｐ型ボディ層３３を貫
通し底部がｎ型ドリフト層２に達するトレンチ６０を形
成する。トレンチ６０の内壁にＳｉＯ２のゲート絶縁膜
８を形成した後、高濃度のりんを含んだポリシリコンを
堆積してトレンチ６０を埋める。トレンチ６０の内壁に
付着したポリシリコン膜を残し、他のポリシリコンを除
去してポリシリコン膜のゲート電極５４を形成する。ア
ルミニウム、ニッケル等で、ｎ型領域７とｐ型ボディ層
３３の表面にソース電極５３を形成し、ドレイン領域１
１にドレイン電極５２を形成する。最後にターミネーシ
ョン領域Ｔに厚さ０．５μｍ以上のパッシベーション膜
２６を形成して完成する。
【００２３】図７の構成では、ｐ型ターミネーション領
域１４の左端部がメサコーナー部２０を覆っているが、
必ずしも覆っていなくても良い。パッシベーション膜２
６の厚さを０．５μｍ以上と、ｐ型ボディ層３３とｎ型
ドリフト層２の接合面３３Ａとメサ底面１８との間の距
離Ｌより厚くしたため、パッシベーション膜２６のメサ
コーナー部２０近傍での電界を緩和できる。さらに、パ
ッシベーション膜２６の表面に付着しＳｉＣ基板面に局
部電界集中を生じさせるＮａイオンなどのアルカリイオ
ンによる影響を緩和することができる。また、水分の付
着などによる影響がパッシベーション膜２６の表面近傍
にとどまり内部にまで及ばない。ｐ型ボディー層３３を
エピタキシャル成長法により形成するため、結晶欠陥は
非常に少ない。その結果オン時にｐ型ボディ層３３とゲ
ート絶縁膜８との界面に形成されるチャネル領域の移動
度も８３ｃｍ２／Ｖｓと高い。
域１４の左端部がメサコーナー部２０を覆っているが、
必ずしも覆っていなくても良い。パッシベーション膜２
６の厚さを０．５μｍ以上と、ｐ型ボディ層３３とｎ型
ドリフト層２の接合面３３Ａとメサ底面１８との間の距
離Ｌより厚くしたため、パッシベーション膜２６のメサ
コーナー部２０近傍での電界を緩和できる。さらに、パ
ッシベーション膜２６の表面に付着しＳｉＣ基板面に局
部電界集中を生じさせるＮａイオンなどのアルカリイオ
ンによる影響を緩和することができる。また、水分の付
着などによる影響がパッシベーション膜２６の表面近傍
にとどまり内部にまで及ばない。ｐ型ボディー層３３を
エピタキシャル成長法により形成するため、結晶欠陥は
非常に少ない。その結果オン時にｐ型ボディ層３３とゲ
ート絶縁膜８との界面に形成されるチャネル領域の移動
度も８３ｃｍ２／Ｖｓと高い。
【００２４】《第８実施例》図８は、本発明の第８実施
例の耐圧８５００Ｖ級ＳｉＣＩＧＢＴの断面図である。
本実施例のＩＧＢＴはＳｉＣｐ型基板のコレクタ領域１
２の一方の面にコレクタ電極６２を有する。コレクタ領
域１２の他方の面にドリフト層２が形成されている。ド
リフト層２の厚さを約７０μｍとし、その不純物濃度を
約５×１０１ ４ａｔｍ／ｃｍ３としている。ｐ型ボディ
層３３は第５実施例のＭＯＳＦＥＴと同様にエピタキシ
ャル成長により形成するので結晶欠陥は非常に少ない。
ｐ型ボディー層３３の一部に、エミッタ領域５７が形成
され、エミッタ領域５７にエミッタ電極６３が設けられ
ている。この構成によりオン時にｐ型ボディ層３３とゲ
ート絶縁膜８との界面に形成されるチャネル領域の移動
度が９２ｃｍ２／Ｖｓと高い値を有する。オン時にコレ
クタ領域１２からホールがドリフト層２に注入されるた
め、伝導度変調が生じオン電圧を低くすることができ
る。電流密度が１００Ａ／ｃｍ２のときオン電圧は４．
３Ｖである。
例の耐圧８５００Ｖ級ＳｉＣＩＧＢＴの断面図である。
本実施例のＩＧＢＴはＳｉＣｐ型基板のコレクタ領域１
２の一方の面にコレクタ電極６２を有する。コレクタ領
域１２の他方の面にドリフト層２が形成されている。ド
リフト層２の厚さを約７０μｍとし、その不純物濃度を
約５×１０１ ４ａｔｍ／ｃｍ３としている。ｐ型ボディ
層３３は第５実施例のＭＯＳＦＥＴと同様にエピタキシ
ャル成長により形成するので結晶欠陥は非常に少ない。
ｐ型ボディー層３３の一部に、エミッタ領域５７が形成
され、エミッタ領域５７にエミッタ電極６３が設けられ
ている。この構成によりオン時にｐ型ボディ層３３とゲ
ート絶縁膜８との界面に形成されるチャネル領域の移動
度が９２ｃｍ２／Ｖｓと高い値を有する。オン時にコレ
クタ領域１２からホールがドリフト層２に注入されるた
め、伝導度変調が生じオン電圧を低くすることができ
る。電流密度が１００Ａ／ｃｍ２のときオン電圧は４．
３Ｖである。
【００２５】本発明は上記の各実施例に限定されるもの
ではなく、さらに多くの適用範囲あるいは派生構造をカ
バーするものである。前記各実施例では、ＳｉＣを用い
た半導体装置のみを例に挙げたが、本発明は、ダイヤモ
ンド、ガリウムナイトライドなどの他のワイドギャップ
半導体材料を用いた半導体装置に有効に適用できる。前
記第１ないし第８実施例では、ドリフト層２がｎ型の半
導体装置を例に挙げて述べた。ドリフト層２がｐ型の半
導体装置の場合には、他の要素のｎ型領域をｐ型領域
に、ｐ型領域をｎ型領域に置き変えることにより、本発
明の構成を適用できる。さらに、本発明は、メサコーナ
ー部２０を挟む斜面及びドリフト層にｐ型領域（あるい
はｎ型領域）を有する半導体装置すべてに適用可能であ
る。さらに、パッシベーション膜を２種類以上の材料の
膜で形成する場合でも、本発明の構成を適用できる。
ではなく、さらに多くの適用範囲あるいは派生構造をカ
バーするものである。前記各実施例では、ＳｉＣを用い
た半導体装置のみを例に挙げたが、本発明は、ダイヤモ
ンド、ガリウムナイトライドなどの他のワイドギャップ
半導体材料を用いた半導体装置に有効に適用できる。前
記第１ないし第８実施例では、ドリフト層２がｎ型の半
導体装置を例に挙げて述べた。ドリフト層２がｐ型の半
導体装置の場合には、他の要素のｎ型領域をｐ型領域
に、ｐ型領域をｎ型領域に置き変えることにより、本発
明の構成を適用できる。さらに、本発明は、メサコーナ
ー部２０を挟む斜面及びドリフト層にｐ型領域（あるい
はｎ型領域）を有する半導体装置すべてに適用可能であ
る。さらに、パッシベーション膜を２種類以上の材料の
膜で形成する場合でも、本発明の構成を適用できる。
【００２６】
【発明の効果】以上の各実施例の詳細な説明から明らか
なように、本発明の半導体装置では、メサコーナー部近
傍のｐ型層の斜面とターミネーション領域の面とのなす
角を鈍角にしている。そしてｐ型層の不純物濃度を所定
の範囲内にし、少なくともメサコーナー部のパッシベー
ション膜をｐ型層とｎ型ドリフト層の接合面とメサ底面
間の距離より厚くする。これにより、メサコーナー部の
パッシベーション膜への電界集中が緩和され、半導体装
置の耐電圧及び信頼性が向上する。さらに、パッシベー
ション膜を厚くすることにより、この膜のメサコーナー
部での電界集中を緩和できるのみならず、パッシベーシ
ョン膜の表面に付着するＮａイオンなどのアルカリイオ
ンによるＳｉＣ表面の局部電界集中の影響を緩和するこ
とができる。さらに、水分などの影響がパッシベーショ
ン膜の表面近傍にとどまり内部のＳｉＣまでおよびにく
くなる。
なように、本発明の半導体装置では、メサコーナー部近
傍のｐ型層の斜面とターミネーション領域の面とのなす
角を鈍角にしている。そしてｐ型層の不純物濃度を所定
の範囲内にし、少なくともメサコーナー部のパッシベー
ション膜をｐ型層とｎ型ドリフト層の接合面とメサ底面
間の距離より厚くする。これにより、メサコーナー部の
パッシベーション膜への電界集中が緩和され、半導体装
置の耐電圧及び信頼性が向上する。さらに、パッシベー
ション膜を厚くすることにより、この膜のメサコーナー
部での電界集中を緩和できるのみならず、パッシベーシ
ョン膜の表面に付着するＮａイオンなどのアルカリイオ
ンによるＳｉＣ表面の局部電界集中の影響を緩和するこ
とができる。さらに、水分などの影響がパッシベーショ
ン膜の表面近傍にとどまり内部のＳｉＣまでおよびにく
くなる。
【図１】本発明の第１実施例のｐｎダイオードの断面図
【図２】本発明の第２実施例のｐｎダイオードの断面図
【図３】本発明の第３実施例のｐｎダイオードの断面図
【図４】本発明の第４実施例のｐｎダイオードの断面図
【図５】本発明の第５実施例のｐｎダイオードの断面図
【図６】本発明の第６実施例のｐｎダイオードの断面図
【図７】本発明の第７実施例のＭＯＳＦＥＴの断面図
【図８】本発明の第８実施例のＩＧＢＴの断面図
【図９】従来の例のｐｎダイオードの断面図
【図１０】従来の他の例のｐｎダイオードの断面図
【図１１】従来の更に他の例のｐｎダイオードの断面図
１ カソード領域 ２ ドリフト層 ３ ｐ型層 ４、１４ ｐ型ターミネーション領域 ５ チャネルストッパー ６、１６、２６ パッシベーション膜 ７ ソース領域 ８ ゲート絶縁膜 １１ ドレイン領域 ２０ メサコーナー部 ２６ パッシベーション膜 ３３ ｐ型ボディー層 ５０ カソード電極 ５１ アノード電極 ５２ ドレイン電極 ５３ ソース電極 ５４ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｊ 21/329 29/91 Ｂ (72)発明者 菅原 良孝 大阪市北区中之島３丁目３番22号 関西電 力株式会社内 (72)発明者 ランビア シン アメリカ合衆国，ノース カロライナ州, アペツクス，バーグウイン ライト ウエ イ 403
Claims (25)
- 【請求項１】 ワイドギャップ半導体材料の基板に形成
した第１の導電型のドリフト層、 前記ドリフト層の上にエピタキシャル成長法で形成し
た、電荷注入用の第２の導電型の電荷注入層、 前記基板と前記電荷注入層との間に逆電圧を印加したと
きの半導体装置の端部領域の電界を緩和するために、前
記端部領域に形成したターミネーション部、 前記ターミネーション部に形成した、第２の導電型の
層、及び前記ターミネーション部と前記電荷注入層の上
に形成され、膜厚が前記ターミネーション部と前記電荷
注入層の境界部において厚くなされた表面保護膜を有す
ることを特徴とする高耐電圧半導体装置。 - 【請求項２】 ワイドギャップ半導体材料の基板に形成
した第１の導電型のドリフト層、 前記ドリフト層の上にエピタキシャル成長法で形成し
た、電荷注入用の第２の導電型の電荷注入層、 前記基板と前記電荷注入層との間に逆電圧を印加したと
きの半導体装置の端部領域の電界を緩和するために、前
記端部領域に形成したターミネーション部、 前記ターミネーション部及びターミネーション部と電荷
注入層との境界部に形成した、第２の導電型の層、及び
前記ターミネーション部と前記電荷注入層の上に形成し
た表面保護膜を有することを特徴とする高耐電圧半導体
装置。 - 【請求項３】 前記第２の導電型の層の不純物濃度が１
０１６から１０１８ａｔｍ／ｃｍ３の範囲にあることを
特徴とする請求項１又は２記載の高耐電圧半導体装置。 - 【請求項４】 前記電荷注入層の側面と前記ターミネー
ション部の面がなす角が９０度から１５０度の範囲であ
ることを特徴とする請求項１又は２記載の高耐電圧半導
体装置。 - 【請求項５】 前記表面保護膜は、前記電荷注入層と前
記ターミネーション部の境界領域の部分で１μｍ以上で
あることを特徴とする請求項１又は２記載の高耐電圧半
導体装置。 - 【請求項６】 前記表面保護膜の厚さが０．５μｍ以上
であることを特徴とする請求項１又は２記載の高耐電圧
半導体装置。 - 【請求項７】 前記第２の導電型の層が前記電荷注入層
の近傍又は電荷注入層に接して形成されていることを特
徴とする請求項１記載の高耐電圧半導体装置。 - 【請求項８】 前記ターミネーション部に形成した第２
の導電型の層の不純物濃度を、前記ターミネーション部
と電荷注入層の境界部に近い部分で高くし、前記境界部
から遠い部分で低くしたことを特徴とする請求項１記載
の高耐電圧半導体装置。 - 【請求項９】 前記ターミネーション部に形成した第２
の導電型の層の不純物濃度を、前記ターミネーション部
と電荷注入層の境界部に近い部分から遠い部分に向かっ
て連続的に低くしたことを特徴とする請求項１記載の高
耐電圧半導体装置。 - 【請求項１０】 前記ターミネーション部に形成した第
２の導電型の層の不純物濃度を、前記ターミネーション
部と電荷注入層の境界部に近い部分から遠い部分に向か
って段階的に低くしたことを特徴とする請求項１記載の
高耐電圧半導体装置。 - 【請求項１１】 前記ターミネーション部に不純物濃度
がほぼ等しい複数の第２の導電型の層を形成したことを
特徴とする請求項１記載の高耐電圧半導体装置。 - 【請求項１２】 前記ターミネーション部に形成した複
数の第２の導電型の層は不純物濃度が互いに異なること
を特徴とする請求項１１記載の高耐電圧半導体装置。 - 【請求項１３】 一方の面にドレイン電極を有するワイ
ドギャップ半導体材料の基板の他方の面に形成した第１
の導電型のドリフト層、 前記ドリフト層の上にエピタキシャル成長法で形成し
た、第２の導電型のボディ層、 前記ボディ層の一部分に形成した第１の導電型のソース
領域、 前記ソース領域及びボディ層を貫通し、ドリフト層に達
するように形成されたトレンチ、 前記トレンチの内壁面に絶縁膜を介して形成したゲート
電極、 前記基板と前記ボディ層との間に逆電圧を印加したとき
の半導体装置の端部領域の電界を緩和するために、前記
端部領域に形成したターミネーション部、 前記ターミネーション部及び、ターミネーション部とボ
ディ層の境界部に形成した第２の導電型の層、 前記ソース領域とボディ層の上に形成したソース電極、
及び前記ターミネーション部及び前記ボディ層の側面に
形成した表面保護膜を有することを特徴とする高耐電圧
半導体装置。 - 【請求項１４】 前記ワイドギャップ半導体材料の基板
が第２の導電型であることを特徴とする請求項１３記載
の高耐電圧半導体装置。 - 【請求項１５】 前記表面保護膜の厚さが０．５μｍ以
上であることを特徴とする請求項１３又は１４記載の高
耐電圧半導体装置。 - 【請求項１６】 前記第２の導電型の層の不純物濃度が
１０１６から１０１ ８ａｔｍ／ｃｍ３の範囲にあること
を特徴とする請求項１３又は１４記載の高耐電圧半導体
装置。 - 【請求項１７】 前記電荷注入層の側面と前記ターミネ
ーション部の面がなす角が９０度から１５０度の範囲で
あることを特徴とする請求項１３又は１４記載の高耐電
圧半導体装置。 - 【請求項１８】 前記表面保護膜は、前記電荷注入層と
前記ターミネーション部の境界領域の部分で１μｍ以上
であることを特徴とする請求項１３又は１４記載の高耐
電圧半導体装置。 - 【請求項１９】 前記第２の導電型の層が前記ボディ層
の近傍又はボディ層に接して形成されていることを特徴
とする請求項１３又は１４記載の高耐電圧半導体装置。 - 【請求項２０】 前記第２の導電型の層が前記ボディ層
に接して形成されていることを特徴とする請求項１３又
は１４記載の高耐電圧半導体装置。 - 【請求項２１】 前記ターミネーション部に形成した第
２の導電型の層の不純物濃度を、前記ターミネーション
部とボディ層の境界部に近い部分で高くし、前記境界部
から遠い部分で低くしたことを特徴とする請求項１３記
載の高耐電圧半導体装置。 - 【請求項２２】 前記ターミネーション部に形成した第
２の導電型の層の不純物濃度を、前記ターミネーション
部とボディ層の境界部に近い部分から遠い部分に向かっ
て連続的に低くしたことを特徴とする請求項１３記載の
高耐電圧半導体装置。 - 【請求項２３】 前記ターミネーション部に形成した第
２の導電型の層の不純物濃度を、前記ターミネーション
部とボディ層の境界部に近い部分から遠い部分に向かっ
て段階的に低くしたことを特徴とする請求項１３記載の
高耐電圧半導体装置。 - 【請求項２４】 前記ターミネーション部に不純物濃度
がほぼ等しい複数の第２の導電型の層を形成したことを
特徴とする請求項１３記載の高耐電圧半導体装置。 - 【請求項２５】 前記ターミネーション部に形成した複
数の第２の導電型の層は不純物濃度が互いに異なること
を特徴とする請求項２４記載の高耐電圧半導体装置。
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