JP2009117649A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2009117649A
JP2009117649A JP2007289767A JP2007289767A JP2009117649A JP 2009117649 A JP2009117649 A JP 2009117649A JP 2007289767 A JP2007289767 A JP 2007289767A JP 2007289767 A JP2007289767 A JP 2007289767A JP 2009117649 A JP2009117649 A JP 2009117649A
Authority
JP
Japan
Prior art keywords
trench
layer
semiconductor layer
sic
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007289767A
Other languages
English (en)
Other versions
JP5444608B2 (ja
Inventor
Noriyuki Iwamuro
憲幸 岩室
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Device Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Device Technology Co Ltd filed Critical Fuji Electric Device Technology Co Ltd
Priority to JP2007289767A priority Critical patent/JP5444608B2/ja
Priority to US12/265,728 priority patent/US8431991B2/en
Publication of JP2009117649A publication Critical patent/JP2009117649A/ja
Application granted granted Critical
Publication of JP5444608B2 publication Critical patent/JP5444608B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】容易に製造可能な構成であること。長期信頼性に優れること。周辺耐圧構造部が短いこと。
【解決手段】周辺耐圧構造部３１において、ｎ+ＳｉＣ層１２の上にｎ-ＳｉＣ層１３、ｎＳｉＣ層１４およびｐＳｉＣ層１５が順次設けられており、ｐＳｉＣ層１５およびｎＳｉＣ層１４を貫通してｎ-ＳｉＣ層１３に達するトレンチ３２が形成されている。このトレンチ３２の幅は、活性領域部１１においてトレンチゲート構造を構成するトレンチの幅よりも広い。トレンチ３２の底部に沿ってその下にはｐ+ＳｉＣ領域３３が設けられている。トレンチ３２の側壁および底部は、合計で１．１μｍ以上の厚さの酸化膜３４および絶縁膜３５により被覆されており、これらの絶縁膜が、ソース−ドレイン間に印加された電圧の大部分を負担する。
【選択図】図２

Description

この発明は、半導体装置に関し、特にシリコンよりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体とする）で構成された高耐圧半導体装置に関する。
近時、パワー半導体装置の半導体材料として、炭化ケイ素（以下、ＳｉＣとする）や窒化ガリウム（以下、ＧａＮとする）などのワイドバンドギャップ半導体が注目されている。ワイドバンドギャップ半導体は、従来の半導体材料であるシリコンの特性限界を超える可能性を有している。一方、ＳｉＣやＧａＮには、イオン注入法でＰ型領域を形成することが極めて困難であるという欠点がある。ＳｉＣにアルミニウム（Ａｌ）やガリウム（Ｇａ）を高温でイオン注入するとＳｉＣがＰ型になるという報告はあるが、抵抗が非常に高く、十分なＰ型領域を形成することができない。つまり、ワイドバンドギャップ半導体では、ｎ型基板にｐ型領域を選択的に形成するのが困難である。そのため、ドリフト電流が流れる活性領域部を囲む周辺耐圧構造部にガードリングを設けることは、極めて困難である。
そこで、ワイドバンドギャップ半導体で構成された半導体装置（以下、ワイドバンドギャップ半導体装置とする）の周辺耐圧構造として、ベベル構造が知られている。なお、本明細書および添付図面において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
図１３は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）におけるベベル構造の周辺耐圧構造部の構成を示す断面図である。図１３に示すように、周辺耐圧構造部１は、ｎ-層２の上にエピタキシャル成長したｐ層３およびｐ+層４の素子エッジ側部分（同図右半部）をドライエッチングにより除去した構造（ベベル構造）となっている。この構造では、ソース−ドレイン間に高耐圧が印加された場合、空乏層がダイシング側面５に接触すると、漏れ電流が多く流れてしまう。これを防ぐため、ｎ+領域６が素子エッジ部に設けられており、空乏層の伸びを抑えるようになっている。
同様の構造として、Ｐ型層の素子エッジ側の端面を傾斜面とした構造も公知である（例えば、特許文献１参照。）。また、別の周辺耐圧構造として、活性領域部を囲む複数のトレンチを形成し、各トレンチの底部とトレンチ間にｐ+層を設けた構造が公知である（例えば、特許文献２参照。）。
特開２００２−１８５０１５号公報（［要約］の［解決手段］、図１） 特開平１１−８７６９８号公報（［要約］の［解決手段］、図２）
しかしながら、前記特許文献１に開示された周辺耐圧構造では、以下のような問題点がある。第１に、素子耐圧が前記傾斜面のテーパー角度に依存するので、ドライエッチングに高い制御性が求められる。第２に、ドライエッチングによって前記傾斜面やｎ-層の表面に損傷が生じるのを防ぐ必要がある。これらより、所望の素子耐圧の半導体装置を歩留まりよく製造するのは困難である。また、十分に高い長期信頼性が得にくい。第３に、素子エッジ部に前記ｎ+領域を設ける必要がある。第４に、周辺耐圧構造部の長さ、すなわち活性領域部と周辺耐圧構造部との境界からダイシング側面までの長さが長くなってしまう。周辺耐圧構造部には電流が流れないので、素子全体の効率を上げるには、できるだけ周辺耐圧構造部の長さを短くし、その分、活性領域部を増やすのが好ましい。
この発明は、上述した従来技術による問題点を解消するため、容易に製造することが可能な構成を有する半導体装置を提供することを目的とする。また、長期信頼性に優れた半導体装置を提供することを目的とする。さらに、周辺耐圧構造部が短い半導体装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて作製されており、電流が流れる活性領域部の外側に周辺耐圧構造部を有し、周辺耐圧構造部において以下の特徴を有する。第１導電型第１半導体層の上に第１導電型第２半導体層が設けられている。この第１導電型第２半導体層の不純物濃度は、第１導電型第１半導体層の不純物濃度よりも高い。さらに、第１導電型第２半導体層の上に第２導電型第３半導体層が設けられている。そして、周辺耐圧構造部には、トレンチが形成されている。このトレンチは、第２導電型第３半導体層および第１導電型第２半導体層を貫通して第１導電型第１半導体層に達する。このトレンチの内面は、絶縁膜で被覆されている。
周辺耐圧構造部において、トレンチの数は一つだけであってもよい。また、トレンチの底部に沿ってトレンチの下に第２導電型第４半導体層が設けられていてもよい。この第２導電型第４半導体層は、トレンチの底部の一部にのみ沿って設けられていてもよい。活性領域部のゲート構造が、トレンチ内にゲート絶縁膜を介して制御電極が埋め込まれたゲートトレンチ構造である場合、周辺耐圧構造部に設けられたトレンチの幅は、活性領域部に設けられたトレンチの幅よりも広いとよい。
この発明によれば、ベベル構造の傾斜面を形成する際の高い制御性が不要であるので、容易に製造でき、信頼性が高まる。周辺耐圧構造部において、トレンチ内の絶縁膜が、ソース−ドレイン間に印加された電圧の大部分を負担するので、周辺耐圧構造部の長さが周辺耐圧構造部のトレンチの幅程度に短くなる。周辺耐圧構造部において、第１導電型第２半導体層が空乏層のストッパーとして働くので、素子エッジ部に空乏層の伸びを抑える領域（従来のｎ+領域に相当する領域）を設けずに済む。トレンチの底部に沿って第２導電型第４半導体層が設けられている場合には、空乏層が安定的に広がるので、素子耐圧が向上する。
本発明にかかる半導体装置によれば、容易に製造することができるという効果を奏する。また、長期信頼性に優れるという効果を奏する。さらに、周辺耐圧構造部を短くすることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
実施の形態１．
図１および図２は、それぞれ、実施の形態１にかかる半導体装置の活性領域部および周辺耐圧構造部の構成を示す断面図である。ここでは、特に限定しないが、耐圧クラスが１２００Ｖであるトレンチゲート型ＭＯＳＦＥＴを例にして説明する。活性領域部および周辺耐圧構造部は同一半導体基板に形成され、活性領域部の外側を周辺耐圧構造部で取り囲んでいる。また、半導体装置はＳｉＣを用いて構成されている。第１導電型はｎ型であり、第２導電型はｐ型である。
（活性領域部の構成）
図１に示すように、活性領域部１１において、ｎ+ＳｉＣ層１２の上にｎ-ＳｉＣ層１３が設けられている。ｎ+ＳｉＣ層１２は不純物として例えば窒素（Ｎ）を２×１０18ｃｍ-3程度含む。ｎ-ＳｉＣ層１３は不純物として例えば窒素を１．０×１０16ｃｍ-3程度含む。ｎ-ＳｉＣ層１３の厚さは例えば１０μｍ程度である。
ｎ-ＳｉＣ層１３の上にはｎＳｉＣ層１４が設けられている。ｎＳｉＣ層１４は不純物として例えば窒素を２．０×１０17ｃｍ-3程度含む。ｎＳｉＣ層１４の厚さは例えば０．５μｍ程度である。ｎＳｉＣ層１４の上にはｐＳｉＣ層１５が設けられている。ｐＳｉＣ層１５は不純物として例えばアルミ二ウムを２．１×１０17ｃｍ-3程度含む。ｐＳｉＣ層１５の厚さは例えば２．５μｍ程度である。
ｐＳｉＣ層１５の上にはｎ+ソース領域１６およびｐ+コンタクト領域１７がそれぞれ選択的に設けられている。ｎ+ソース領域１６は不純物として例えばリン（Ｐ）を含む。ｐ+コンタクト領域１７は不純物として例えばアルミ二ウムを含む。ｎ+ソース領域１６、ｐＳｉＣ層１５およびｎＳｉＣ層１４を貫通してｎ-ＳｉＣ層１３に達するトレンチ１８がゲートトレンチとして、例えば５μｍおきに複数形成されている。トレンチ１８の幅および深さはそれぞれ例えば１．２μｍおよび３μｍである。
例えば、トレンチ１８の底部に沿ってトレンチ１８の下にはｐ+ＳｉＣ領域１９が設けられている。ｐ+ＳｉＣ領域１９は不純物として例えばアルミ二ウムを２．０×１０19ｃｍ-3程度含む。ｐ+ＳｉＣ領域１９が設けられていることによって、ソース−ドレイン間に高電圧が印加されたときに、空乏層が安定的に広がるので、トレンチ１８の底部への電界集中によって例えばトレンチ１８の底部にある酸化膜（ゲート酸化膜の一部）が破壊されるのを防ぐことができる。つまり、素子耐圧が向上する。
トレンチ１８の側壁および底部に沿ってトレンチ１８の内側にはゲート絶縁膜としてゲート酸化膜２０が設けられている。ゲート酸化膜２０の厚さは例えば１００ｎｍである。トレンチ１８の、ゲート酸化膜２０の内側部分は、制御電極となるゲート電極２１で埋められている。ｎ+ソース領域１６およびｐ+コンタクト領域１７にはソース電極２２が接触している。ソース電極２２はニッケル（Ｎｉ）膜２３とアルミニウム膜２４の二層構造となっている。
ソース電極２２とｎ+ソース領域１６との良好なコンタクト特性を確保するため、ｎ+ソース領域１６にはニッケル膜２３が接触している。ゲート電極２１とソース電極２２の間には層間絶縁膜２５が設けられている。ｎ+ＳｉＣ層１２にはドレイン電極２６が接触している。ドレイン電極２６は、ｎ+ＳｉＣ層１２との良好なコンタクト特性を確保するため、ニッケル膜でできている。
（周辺耐圧構造部の構成）
図２に示すように、周辺耐圧構造部３１において、ｎ+ＳｉＣ層１２、ｎ-ＳｉＣ層１３、ｎＳｉＣ層１４およびｐＳｉＣ層１５からなる半導体の積層構造、並びにドレイン電極２６が設けられていることは、活性領域部１１と同様である。ｎ+ＳｉＣ層１２およびｎ-ＳｉＣ層１３は、第１半導体層に相当する。ｎＳｉＣ層１４は第２半導体層に相当する。ｐＳｉＣ層１５は第３半導体層に相当する。
ｐＳｉＣ層１５およびｎＳｉＣ層１４を貫通してｎ-ＳｉＣ層１３に達するトレンチ３２が、例えば一つ形成されている。トレンチ３２の幅は活性領域部１１のトレンチ１８の幅よりも広い。例えば、トレンチ３２の幅は４０μｍである。トレンチ３２の深さは例えば３μｍである。例えば、トレンチ３２の底部に沿ってトレンチ３２の下には、ｐ+ＳｉＣ領域３３が設けられている。
ｐ+ＳｉＣ領域３３は、トレンチ３２の底部全面に沿って設けられていてもよいし、トレンチ３２の底部の角部を除いた一部にのみ沿って設けられていてもよい。例えば、ｐ+ＳｉＣ領域３３は、トレンチ３２の角部を除いて、トレンチ３２の底部に沿って３９μｍの長さの部分に設けられている。ｐ+ＳｉＣ領域３３は、不純物として例えばアルミ二ウムを２．０×１０19ｃｍ-3程度含む。ｐ+ＳｉＣ領域３３は第４半導体層に相当する。
トレンチ３２の側壁および底部は、酸化膜やシリコン窒化膜等の絶縁膜で被覆されている。ここでは、酸化膜３４とする。酸化膜３４は絶縁膜３５で被覆されている。絶縁膜３５は例えばポリイミドでできている。酸化膜３４および絶縁膜３５は、素子エッジ側のダイシング側面３６まで延びている。酸化膜３４と絶縁膜３５を合わせた厚さは、例えば１．１μｍ以上であるとよい。その理由については後述する。ここでは、例えば、酸化膜３４の厚さおよび絶縁膜３５の厚さは、それぞれ０．１μｍおよび１０μｍである。
（絶縁膜の厚さが１．１μｍ以上である理由）
例えば、イオン注入法によりｎ-ＳｉＣ層１３にアルミニウムを注入してｐ+ＳｉＣ領域３３を形成する場合、イオン注入後に熱処理を行ってもアルミニウムはほとんど拡散しない。従って、ｐ+ＳｉＣ領域３３がトレンチ３２の底部全面に沿って形成されずに、トレンチ３２の底部の一部に沿ってのみ形成されることがある。その場合、高耐圧印加時に、周辺耐圧構造部３１の一部、例えばトレンチ３２の角部に電界が集中し、素子の破壊が起こるおそれがある。素子の破壊を防ぐには、トレンチ３２内の絶縁膜（酸化膜３４および絶縁膜３５）を、合計である厚さ以上にする必要がある。
本発明者が行った実験によれば、酸化膜３４の厚さを０．１μｍとし、絶縁膜（ポリイミド）３５の厚さを０．５μｍから１５μｍまで変化させて素子耐圧を測定したところ、ポリイミドの厚さが１μｍ以上であると１２６０Ｖ程度の耐圧が得られ、１μｍ未満になると急激に耐圧が低下することがわかった。これは、ＳｉＣの破壊電界がシリコンに比べて１桁大きく、ＳｉＯ2と同等の電界強度であるため、酸化膜３４と絶縁膜３５を合わせた絶縁膜が薄いと、トレンチ３２の角部に集中する電界によって絶縁膜が破壊してしまうことが原因である。この結果から、酸化膜３４と絶縁膜３５を合わせた絶縁膜が１．１μｍ以上の厚さであれば、十分大きな耐圧が得られることがわかった。従って、周辺耐圧構造部３１のトレンチ３２を被覆する絶縁膜の厚さを１．１μｍ以上とする。
（製造プロセス）
図３〜図８は、本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３〜図５および図７は活性領域部の構成を示し、図６および図８は周辺耐圧構造部の構成を示す。まず、図３に示すように、例えば窒素を２×１０18ｃｍ-3程度含むｎ型ＳｉＣ半導体基板を用意する。このｎ+ＳｉＣ基板はｎ+ＳｉＣ層１２となる。活性領域部１１および周辺耐圧構造部において、ｎ+ＳｉＣ基板の上にｎ-ＳｉＣ層１３、ｎＳｉＣ層１４およびｐＳｉＣ層１５をこの順番でエピタキシャル成長させる。各層の不純物種、濃度および厚さは上述したとおりである。
次いで、図４に示すように、活性領域部１１において、例えばイオン注入法によりｐＳｉＣ層１５の表面に例えばアルミニウムおよびリンを選択的に注入する。そして、例えば１７００℃で１分間の熱処理を行って、ｐ+コンタクト領域１７およびｎ+ソース領域１６を選択的に形成する。次いで、図５および図６に示すように、活性領域部１１および周辺耐圧構造部３１において、ｐＳｉＣ層１５、ｎ+ソース領域１６およびｐ+コンタクト領域１７の表面にシリコン酸化膜を例えば１．６μｍの厚さに成長させる。
このシリコン酸化膜に対してフォトリソグラフおよびエッチングを行って、トレンチエッチング用の酸化膜マスク４１を形成する。活性領域部１１においては、酸化膜マスク４１には、例えば５μｍおきに１．２μｍ幅の開口部４２が複数設けられている。周辺耐圧構造部３１においては、酸化膜マスク４１には、例えば４０μｍ幅の開口部４３が例えば一つ設けられている。この酸化膜マスク４１を用いてトレンチエッチングを行い、活性領域部１１に例えば１．２μｍの幅で３μｍの深さのトレンチ１８を形成し（図５）、周辺耐圧構造部３１に例えば４０μｍの幅で３μｍの深さのトレンチ３２を形成する（図６）。
次いで、図７および図８に示すように、活性領域部１１および周辺耐圧構造部３１において、トレンチ１８，３２の内部に熱酸化膜を形成し、この熱酸化膜をパターニングし、例えばイオン注入法によりトレンチ１８，３２の底部に例えばアルミニウムを注入する。例えば、周辺耐圧構造部３１では、トレンチ３２の角部を除いて、トレンチ３２の底部に沿って３９μｍの長さの部分にイオンを注入する。
そして、例えば１７００℃で１分間の熱処理を行って、活性領域部１１のトレンチ１８の底部にｐ+ＳｉＣ領域１９を形成し、周辺耐圧構造部３１のトレンチ３２の底部にｐ+ＳｉＣ領域３３を形成する。ｐ+ＳｉＣ領域１９，３３の不純物種および濃度は上述したとおりである。その後、熱酸化膜を除去する。図７および図８には、ここまでの状態が示されている。
次いで、図１および図２に示すように、活性領域部１１および周辺耐圧構造部３１において、酸化膜を成長させる。この酸化膜は、活性領域部１１においてはゲート酸化膜２０となり、周辺耐圧構造部３１においてはトレンチ３２の側壁および底部を被覆する酸化膜３４となる。従って、ここで成長させる酸化膜の厚さは例えば１００ｎｍである。続いて、活性領域部１１において、トレンチ１８の内部をゲート電極２１で埋め、層間絶縁膜２５、ソース電極２２（ニッケル膜２３およびアルミニウム膜２４）、およびドレイン電極２６を形成する。一方、周辺耐圧構造部３１においては酸化膜３４を絶縁膜３５で被覆する。最後に、パッシベーション膜（図示省略）で被覆して、図１および図２に示す構成を有するＭＯＳＦＥＴが完成する。
（従来のベベル構造との比較）
実施の形態１のＭＯＳＦＥＴ（実施例１とする）と、周辺耐圧構造部に図１３に示す従来のベベル構造を有するＭＯＳＦＥＴ（従来例１とする）とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例１および従来例１ともに、半導体材料としてＳｉＣを用いており、耐圧クラスは１２００Ｖである。また、実施例１のチップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2である。また、実施例１と従来例１とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型ＭＯＳＦＥＴである。
実施例１の周辺耐圧構造部の長さは４５μｍであった。それに対して、従来例１の周辺耐圧構造部の長さは２６０μｍであり、実施例１の約６倍の長さであった。このように、従来例１と比べて実施例１の周辺耐圧構造部の長さを著しく短くすることができる理由は、周辺耐圧構造部において４０μｍ幅のトレンチの側壁および底部を絶縁膜で被覆することによって、ドレイン電圧の大部分を負担するからである。
図９は、実施例１および従来例１について電気特性の測定結果を示す特性図である。図９から明らかなように、実施例１と従来例１とで、ほとんど同じＩ−Ｖ特性が得られた。実施例１について、オン抵抗（ＲｏｎＡ）は２．５０ｍΩｃｍ2であり、初期の素子耐圧は１２５０Ｖであった。従来例１について、オン抵抗（ＲｏｎＡ）は２．４７ｍΩｃｍ2であり、初期の素子耐圧は１２６５Ｖであった。このように、実施例１と従来例１とで、オン抵抗（ＲｏｎＡ）および初期の素子耐圧はほとんど同じであり、いずれも１２００Ｖ素子として十分良好な特性が得られた。
図１０は、実施例１および従来例１について長期信頼性試験の結果を示す特性図である。ここでは、長期信頼性試験として、高温印加試験を採用した。実施例１のＭＯＳＦＥＴおよび従来例１のＭＯＳＦＥＴをそれぞれモールドして組み立て、１２５℃の雰囲気中でソース−ドレイン間に１２００Ｖの電圧を印加し続けて、素子耐圧の変化を測定した。図１０から明らかなように、実施例１の素子耐圧は、３０００時間が経過した後でもほとんど変化しなかった。それに対して、従来例１の素子耐圧は、９６時間が経過した時点で劣化し始め、その後急激に低下した。このように、従来例１と比べて実施例１の長期信頼性が著しく高いことがわかった。
実施の形態２．
図１１および図１２は、それぞれ、実施の形態２にかかる半導体装置の活性領域部および周辺耐圧構造部の構成を示す断面図である。ここでは、特に限定しないが、耐圧クラスが１２００Ｖであるトレンチゲート型ＩＧＢＴを例にして説明する。活性領域部および周辺耐圧構造部は同一半導体基板に形成されている。また、半導体装置はＳｉＣを用いて構成されている。第１導電型はｐ型であり、第２導電型はｎ型である。
一般に、ＳｉＣを用いたＩＧＢＴはｐチャネル型である。これは、ｐ型ＳｉＣ基板の抵抗が極めて高いため、この基板を用いてｎ型ＩＧＢＴを作製しても、基板での電位降下が極めて大きくなり、実用的でないといわれているからである。従って、実施の形態２では、ｐチャネルＩＧＢＴを例にして説明する。
（活性領域部の構成）
図１１に示すように、活性領域部５１において、ｎ+ＳｉＣ層５２の上にｐバッファ層５３が設けられている。ｎ+ＳｉＣ層５２は不純物として例えば窒素を２×１０18ｃｍ-3程度含む。ｐバッファ層５３は不純物として例えばアルミニウムを２×１０17ｃｍ-3程度含む。ｐバッファ層５３の厚さは例えば１μｍ程度である。ｐバッファ層５３の上にｐ-ＳｉＣ層５４が設けられている。ｐ-ＳｉＣ層５４は不純物として例えばアルミニウムを１．０×１０16ｃｍ-3程度含む。ｐ-ＳｉＣ層５４の厚さは例えば１０μｍ程度である。
ｐ-ＳｉＣ層５４の上にはｐＳｉＣ層５５が設けられている。ｐＳｉＣ層５５は不純物として例えばアルミニウムを２．０×１０17ｃｍ-3程度含む。ｐＳｉＣ層５５の厚さは例えば０．５μｍ程度である。ｐＳｉＣ層５５の上にはｎＳｉＣ層５６が設けられている。ｎＳｉＣ層５６は不純物として例えば窒素を２．１×１０17ｃｍ-3程度含む。ｎＳｉＣ層５６の厚さは例えば２．５μｍ程度である。
ｎＳｉＣ層５６の上にはｐ+ソース領域５７およびｎ+コンタクト領域５８がそれぞれ選択的に設けられている。ｐ+ソース領域５７は不純物として例えばアルミ二ウムを含む。ｎ+コンタクト領域５８は不純物として例えばリンを含む。ｐ+ソース領域５７、ｎＳｉＣ層５６およびｐＳｉＣ層５５を貫通してｐ-ＳｉＣ層５４に達するトレンチ１８が形成されている。トレンチ１８については、実施の形態１と同様である。
例えば、トレンチ１８の底部に沿ってトレンチ１８の下にはｎ+ＳｉＣ領域５９が設けられている。ｎ+ＳｉＣ領域５９は不純物として例えば窒素を２．０×１０19ｃｍ-3程度含む。ｎ+ＳｉＣ領域５９が設けられていることによって、エミッタ−コレクタ間に高電圧が印加されたときに、トレンチ１８の底部への電界集中によって例えばトレンチ１８の底部にある酸化膜（ゲート酸化膜の一部）が破壊されるのを防ぐことができる。
トレンチ１８、ゲート酸化膜２０およびゲート電極２１からなるトレンチゲート構造については、実施の形態１と同様である。また、実施の形態１においてソース電極とされた電極がエミッタ電極として設けられている。エミッタ電極については、実施の形態１の説明においてソース電極２２をエミッタ電極２２と読み替えればよい。また、ｎ+ＳｉＣ層５２には、実施の形態１においてドレイン電極とされた電極がコレクタ電極として設けられている。コレクタ電極については、実施の形態１の説明においてドレイン電極２６をコレクタ電極２６と読み替えればよい。ただし、コレクタ電極２６は、ｎ+ＳｉＣ層５２とのコンタクト抵抗が小さいチタン/アルミニウム（Ｔｉ／Ａｌ）でできている。
（周辺耐圧構造部の構成）
図１２に示すように、周辺耐圧構造部７１において、ｎ+ＳｉＣ層５２、ｐバッファ層５３、ｐ-ＳｉＣ層５４、ｐＳｉＣ層５５およびｎＳｉＣ層５６からなる半導体の積層構造、並びにコレクタ電極２６が設けられていることは、活性領域部５１と同様である。ｎ+ＳｉＣ層５２は第５半導体層に相当する。ｐバッファ層５３およびｐ-ＳｉＣ層５４は、第１半導体層に相当する。ｐＳｉＣ層５５は第２半導体層に相当する。ｎＳｉＣ層５６は第３半導体層に相当する。
ｎＳｉＣ層５６およびｐＳｉＣ層５５を貫通してｐ-ＳｉＣ層５４に達するトレンチ３２が、例えば一つ形成されている。トレンチ３２については、実施の形態１と同様である。例えば、トレンチ３２の底部に沿ってトレンチ３２の下には、ｎ+ＳｉＣ領域７２が設けられている。ｎ+ＳｉＣ領域７２は第４半導体層に相当する。ｎ+ＳｉＣ領域７２については、実施の形態１のｐ+ＳｉＣ領域３３と同様であり、実施の形態１の説明においてｐ+ＳｉＣ領域３３をｎ+ＳｉＣ領域７２と読み替えればよい。ただし、ｎ+ＳｉＣ領域７２は、不純物として例えば窒素を２．０×１０19ｃｍ-3程度含む。トレンチ３２の側壁および底部が酸化膜３４やポリイミド等の絶縁膜３５等の絶縁膜で被覆されていること、酸化膜３４や絶縁膜３５の厚さおよびその理由などは、実施の形態１と同様である。
（製造プロセス）
図１１および図１２に示すように、まず、例えば窒素を２×１０18ｃｍ-3程度含むｎ型ＳｉＣ半導体基板を用意する。このｎ+ＳｉＣ基板はｎ+ＳｉＣ層５２となる。活性領域部５１および周辺耐圧構造部７１において、ｎ+ＳｉＣ基板の上にｐバッファ層５３、ｐ-ＳｉＣ層５４、ｐＳｉＣ層５５およびｎＳｉＣ層５６をこの順番でエピタキシャル成長させる。各層の不純物種、濃度および厚さは上述したとおりである。
次いで、実施の形態１と同様にして、活性領域部５１において、ｎ+コンタクト領域５８、ｐ+ソース領域５７、トレンチ１８、ｎ+ＳｉＣ領域５９、ゲート酸化膜２０、ゲート電極２１、層間絶縁膜２５、エミッタ電極２２およびコレクタ電極２６を形成する。一方、周辺耐圧構造部７１においては、活性領域部５１のトレンチ１８およびｎ+ＳｉＣ領域５９と同時にそれぞれトレンチ３２およびｎ+ＳｉＣ領域７２を形成し、ゲート酸化膜２０と同時に酸化膜３４を形成し、その酸化膜３４を絶縁膜３５で被覆する。最後に、パッシベーション膜（図示省略）で被覆して、図１１および図１２に示す構成を有するＩＧＢＴが完成する。
（従来のベベル構造との比較）
実施の形態２のＩＧＢＴ（実施例２とする）と、周辺耐圧構造部に図１３に示す従来のベベル構造を有するＩＧＢＴ（従来例２とする）とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例２および従来例２ともに、半導体材料としてＳｉＣを用いており、耐圧クラスは１２００Ｖである。実施例２のチップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2である。また、実施例２と従来例２とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型ＩＧＢＴである。
実施例２の周辺耐圧構造部の長さは８５μｍであった。それに対して、従来例２の周辺耐圧構造部の長さは１１０μｍであった。電気特性を測定した結果、実施例２について、１０Ａ導通時のオン電圧は−３．６０Ｖであり、初期の素子耐圧は−１２５０Ｖであった。従来例２について、１０Ａ導通時のオン電圧は−３．６２Ｖであり、初期の素子耐圧は−１２４５Ｖであった。このように、実施例２と従来例２とで、オン電圧および初期の素子耐圧はほとんど同じであり、いずれも１２００Ｖ素子として十分良好な特性が得られた。
長期信頼性試験として、実施の形態１と同様の条件で、エミッタ−コレクタ間に１２００Ｖの電圧を印加し続けて、高温印加試験を行った。その結果、実施例２の素子耐圧は、３０００時間が経過した後でもほとんど変化しなかった。それに対して、従来例２の素子耐圧は、２００時間が経過した時点で劣化し始め、その後急激に低下した。このように、従来例２と比べて実施例２の長期信頼性が著しく高いことがわかった。
実施の形態３．
（構成および製造プロセス）
実施の形態３は、実施の形態１において、半導体材料として、ＳｉＣの代わりにＧａＮを用いたものである。半導体材料が異なるだけで、ＭＯＳＦＥＴの構成は実施の形態１と同じである。従って、実施の形態３の構成および製造プロセスなどの説明に関しては、実施の形態１の説明において、ＳｉＣをＧａＮと読み替えればよい。
ただし、ｎ+ＧａＮ層（実施の形態１のｎ+ＳｉＣ層１２に相当）となるｎ型ＧａＮ半導体基板として、例えばシリコンを２×１０18ｃｍ-3程度含む基板を用意する。また、ｐＧａＮ層、ｐ+コンタクト領域およびｐ+ＧａＮ領域（それぞれ、実施の形態１のｐＳｉＣ層１５、ｐ+コンタクト領域１７およびｐ+ＳｉＣ領域１９に相当）の不純物をマグネシウムとする。
（従来のベベル構造との比較）
実施の形態３のＭＯＳＦＥＴ（実施例３とする）と、周辺耐圧構造部に図１３に示す従来のベベル構造を有するＭＯＳＦＥＴ（従来例３とする）とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例３および従来例３ともに、半導体材料としてＧａＮを用いており、耐圧クラスは１２００Ｖである。実施例３のチップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2である。また、実施例３と従来例３とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型ＭＯＳＦＥＴである。
実施例３の周辺耐圧構造部の長さは４５μｍであった。それに対して、従来例３の周辺耐圧構造部の長さは５８μｍであった。電気特性を測定した結果、実施例３について、オン抵抗（ＲｏｎＡ）は２．７０ｍΩｃｍ2であり、初期の素子耐圧は１３５０Ｖであった。従来例３について、オン抵抗（ＲｏｎＡ）は２．７２ｍΩｃｍ2であり、初期の素子耐圧は１３６５Ｖであった。このように、実施例３と従来例３とで、オン抵抗（ＲｏｎＡ）および初期の素子耐圧はほとんど同じであり、いずれも１２００Ｖ素子として十分良好な特性が得られた。
長期信頼性試験として、実施の形態１と同様の条件で高温印加試験を行った結果、実施例３の素子耐圧は、３０００時間が経過した後でもほとんど変化しなかった。それに対して、従来例３の素子耐圧は、９６時間が経過した時点で劣化し始め、その後急激に低下した。このように、従来例３と比べて実施例３の長期信頼性が著しく高いことがわかった。
実施の形態４．
（構成および製造プロセス）
実施の形態４は、実施の形態２において、半導体材料として、ＳｉＣの代わりにＧａＮを用いたものである。半導体材料が異なることと、導電型が反転していることを除いて、ＩＧＢＴの構成は実施の形態２と同じである。従って、実施の形態４の構成および製造プロセスなどの説明に関しては、実施の形態２の説明において、ＳｉＣをＧａＮと読み替え、導電型を反転させればよい。
ただし、ｐ+ＧａＮ層（実施の形態２のｎ+ＳｉＣ層５２に相当）となるｐ型ＧａＮ半導体基板として、例えばマグネシウムを２×１０18ｃｍ-3程度含む基板を用意する。また、ｎバッファ層、ｎ-ＧａＮ層、ｎＧａＮ層およびｎ+ソース領域（それぞれ、実施の形態２のｐバッファ層５３、ｐ-ＳｉＣ層５４、ｐＳｉＣ層５５およびｐ+ソース領域５７に相当）の不純物をシリコンとする。コレクタ電極（実施の形態２のコレクタ電極２６に相当）は、ｐ+ＧａＮ層とのコンタクト抵抗が小さいチタン/アルミニウムでできている。
（従来のベベル構造との比較）
実施の形態４のＩＧＢＴ（実施例４とする）と、周辺耐圧構造部に図１３に示す従来のベベル構造を有するＩＧＢＴ（従来例４とする）とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例４および従来例４ともに、半導体材料としてＧａＮを用いており、耐圧クラスは１２００Ｖである。実施例４のチップサイズは３ｍｍ角であり、活性面積は７．８５ｍｍ2である。また、実施例４と従来例４とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型ＩＧＢＴである。
実施例４の周辺耐圧構造部の長さは８５μｍであった。それに対して、従来例４の周辺耐圧構造部の長さは１１０μｍであった。電気特性を測定した結果、実施例４について、１０Ａ導通時のオン電圧は３．９０Ｖであり、初期の素子耐圧は１３５０Ｖであった。従来例４について、１０Ａ導通時のオン電圧は３．９２Ｖであり、初期の素子耐圧は１３４５Ｖであった。このように、実施例４と従来例４とで、オン電圧および初期の素子耐圧はほとんど同じであり、いずれも１２００Ｖ素子として十分良好な特性が得られた。
長期信頼性試験として、実施の形態２と同様の条件で高温印加試験を行った。その結果、実施例４の素子耐圧は、３０００時間が経過した後でもほとんど変化しなかった。それに対して、従来例４の素子耐圧は、２００時間が経過した時点で劣化し始め、その後急激に低下した。このように、従来例４と比べて実施例４の長期信頼性が著しく高いことがわかった。
以上説明したように、各実施の形態によれば、周辺耐圧構造部が、活性領域部のトレンチ１８よりも幅の広いトレンチ３２の側壁および底部を酸化膜３４および絶縁膜３５で被覆した構成であるので、容易に製造することができる。また、高い信頼性が得られる。また、周辺耐圧構造部の長さが周辺耐圧構造部のトレンチの幅程度に短くなる。また、周辺耐圧構造部において、実施の形態１のｎＳｉＣ層１４、実施の形態２のｐＳｉＣ層５５、実施の形態３のｎＧａＮ層および実施の形態４のｎＧａＮ層が空乏層のストッパーとして働くので、素子エッジ部に空乏層の伸びを抑える領域（図１３のｎ+領域６に相当する領域）を設けずに済む。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法、濃度、温度および時間などは一例であり、本発明はそれらの値に限定されるものではない。また、周辺耐圧構造部にトレンチが複数形成されており、周辺耐圧構造部の各トレンチが上述したように絶縁膜により被覆された構成となっていてもよい。また、各実施の形態は、半導体層または半導体領域の導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータ等の電力変換装置や種々の産業用機械等の電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
本発明の実施の形態１にかかる半導体装置の活性領域部の構成を示す断面図である。 本発明の実施の形態１にかかる半導体装置の周辺耐圧構造部の構成を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施例および従来例について電気特性の測定結果を示す特性図である。 実施例および従来例について長期信頼性試験の結果を示す特性図である。 本発明の実施の形態２にかかる半導体装置の活性領域部の構成を示す断面図である。 本発明の実施の形態２にかかる半導体装置の周辺耐圧構造部の構成を示す断面図である。 従来のベベル構造の周辺耐圧構造部の構成を示す断面図である。
符号の説明
１１，５１ 活性領域部
１２，５２ ｎ+ＳｉＣ層
１３ ｎ-ＳｉＣ層
１４，５６ ｎＳｉＣ層
１５，５５ ｐＳｉＣ層
１８，３２ トレンチ
２０ ゲート酸化膜
２１ ゲート電極
３１，７１ 周辺耐圧構造部
３３ ｐ+ＳｉＣ領域
３４ 酸化膜
３５ 絶縁膜
５３ ｐバッファ層
５４ ｐ-ＳｉＣ層
７２ ｎ+ＳｉＣ領域

Claims (10)

  1. シリコンよりもバンドギャップの広い半導体材料を用いて作製されており、電流が流れる活性領域部の外側に周辺耐圧構造部を有する半導体装置において、
    前記周辺耐圧構造部は、
    第１導電型第１半導体層と、
    前記第１導電型第１半導体層の上に設けられた、前記第１導電型第１半導体層よりも不純物濃度の高い第１導電型第２半導体層と、
    前記第１導電型第２半導体層の上に設けられた第２導電型第３半導体層と、
    前記第２導電型第３半導体層および前記第１導電型第２半導体層を貫通して前記第１導電型第１半導体層に達するトレンチと、
    前記トレンチの内面を被覆する絶縁膜と、
    を備えることを特徴とする半導体装置。
  2. 前記活性領域部は、
    第１導電型第１半導体層と、
    前記第１導電型第１半導体層の上に設けられた、前記第１導電型第１半導体層よりも不純物濃度の高い第１導電型第２半導体層と、
    前記第１導電型第２半導体層の上に設けられた第２導電型第３半導体層と、
    前記第２導電型第３半導体層および前記第１導電型第２半導体層を貫通して前記第１導電型第１半導体層に達するゲートトレンチと、
    前記第２導電型第３半導体層の上でかつ前記ゲートトレンチの側壁に接する第１導電型のソース領域と、
    前記ゲートトレンチの内面を被覆するゲート絶縁膜と、
    前記ゲート絶縁膜の内面に設けられた制御電極と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記周辺耐圧構造部には、前記トレンチが一つだけ設けられていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチの底部に沿って前記トレンチの下に第２導電型第４半導体層が設けられていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２導電型第４半導体層は、前記トレンチの底部の一部にのみ沿って設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記トレンチの幅は、前記ゲートトレンチの幅よりも広いことを特徴とする請求項２〜５のいずれか一つに記載の半導体装置。
  7. 前記第１導電型第１半導体層の下に第２導電型第５半導体層が設けられていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記周辺耐圧構造部において前記トレンチの内面を被覆する前記絶縁膜の厚さは１．１μｍ以上であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 前記半導体材料は炭化ケイ素であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
  10. 前記半導体材料は窒化ガリウムであることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置。
JP2007289767A 2007-11-07 2007-11-07 半導体装置 Active JP5444608B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007289767A JP5444608B2 (ja) 2007-11-07 2007-11-07 半導体装置
US12/265,728 US8431991B2 (en) 2007-11-07 2008-11-05 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007289767A JP5444608B2 (ja) 2007-11-07 2007-11-07 半導体装置

Publications (2)

Publication Number Publication Date
JP2009117649A true JP2009117649A (ja) 2009-05-28
JP5444608B2 JP5444608B2 (ja) 2014-03-19

Family

ID=40587201

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007289767A Active JP5444608B2 (ja) 2007-11-07 2007-11-07 半導体装置

Country Status (2)

Country Link
US (1) US8431991B2 (ja)
JP (1) JP5444608B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010095697A1 (ja) 2009-02-20 2010-08-26 矢崎総業株式会社 防水コネクタ
WO2013157259A1 (ja) * 2012-04-19 2013-10-24 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2014171048A1 (ja) * 2013-04-16 2014-10-23 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015130374A (ja) * 2014-01-06 2015-07-16 日本電信電話株式会社 窒化物半導体装置の製造方法
JP2015230932A (ja) * 2014-06-04 2015-12-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2016076553A (ja) * 2014-10-03 2016-05-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2016199546A1 (ja) * 2015-06-09 2016-12-15 三菱電機株式会社 電力用半導体装置
JP2019068065A (ja) * 2017-09-28 2019-04-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ボディ領域とドリフト構造体との間にトレンチゲート構造体および垂直ｐｎ接合部を有する炭化ケイ素半導体デバイス
JP2019153784A (ja) * 2018-02-22 2019-09-12 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シリコンカーバイド半導体部品
US11600701B2 (en) 2018-10-08 2023-03-07 Infineon Technologies Ag Semiconductor component having a SiC semiconductor body
US11626477B2 (en) 2018-05-07 2023-04-11 Infineon Technologies Ag Silicon carbide field-effect transistor including shielding areas

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP5452195B2 (ja) 2009-12-03 2014-03-26 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
US8853770B2 (en) * 2010-03-16 2014-10-07 Vishay General Semiconductor Llc Trench MOS device with improved termination structure for high voltage applications
US8928065B2 (en) * 2010-03-16 2015-01-06 Vishay General Semiconductor Llc Trench DMOS device with improved termination structure for high voltage applications
CN102844873B (zh) * 2010-03-31 2015-06-17 株式会社半导体能源研究所 半导体显示装置
DE102010063314B4 (de) 2010-12-17 2022-10-13 Robert Bosch Gmbh Halbleiteranordnung mit verbesserter Avalanchefestigkeit
US8969912B2 (en) 2011-08-04 2015-03-03 Avogy, Inc. Method and system for a GaN vertical JFET utilizing a regrown channel
KR101275458B1 (ko) * 2011-12-26 2013-06-17 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP5751213B2 (ja) 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9006027B2 (en) * 2012-09-11 2015-04-14 General Electric Company Systems and methods for terminating junctions in wide bandgap semiconductor devices
JP6143490B2 (ja) * 2013-02-19 2017-06-07 ローム株式会社 半導体装置およびその製造方法
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6197995B2 (ja) 2013-08-23 2017-09-20 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
US9761709B2 (en) * 2014-08-28 2017-09-12 Hrl Laboratories, Llc III-nitride transistor with enhanced doping in base layer
DE102015103072B4 (de) * 2015-03-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
WO2016157606A1 (ja) * 2015-03-30 2016-10-06 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
EP3284107B1 (en) 2015-04-14 2023-06-14 Hrl Laboratories, Llc Iii-nitride transistor with trench gate
CN205621741U (zh) * 2015-08-26 2016-10-05 上海晶亮电子科技有限公司 SiC MOSFET器件单元
CN106684133B (zh) * 2015-11-10 2019-06-28 株洲南车时代电气股份有限公司 一种绝缘栅双极型晶体管及其构造方法
JP6676988B2 (ja) * 2016-01-29 2020-04-08 株式会社デンソー 半導体装置
US9728599B1 (en) 2016-05-10 2017-08-08 Fuji Electric Co., Ltd. Semiconductor device
JP6855793B2 (ja) 2016-12-28 2021-04-07 富士電機株式会社 半導体装置
US11393806B2 (en) * 2019-09-23 2022-07-19 Analog Devices, Inc. Gallium nitride and silicon carbide hybrid power device
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308512A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2001511315A (ja) * 1997-02-07 2001-08-07 クーパー，ジェームズ・アルバート，ジュニアー シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2002185015A (ja) * 2000-12-12 2002-06-28 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001511315A (ja) * 1997-02-07 2001-08-07 クーパー，ジェームズ・アルバート，ジュニアー シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造
JPH10308512A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2002185015A (ja) * 2000-12-12 2002-06-28 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010095697A1 (ja) 2009-02-20 2010-08-26 矢崎総業株式会社 防水コネクタ
WO2013157259A1 (ja) * 2012-04-19 2013-10-24 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013222932A (ja) * 2012-04-19 2013-10-28 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2014171048A1 (ja) * 2013-04-16 2014-10-23 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
US9318600B2 (en) 2013-04-16 2016-04-19 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device and method for manufacturing same
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015130374A (ja) * 2014-01-06 2015-07-16 日本電信電話株式会社 窒化物半導体装置の製造方法
JP2015230932A (ja) * 2014-06-04 2015-12-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2016076553A (ja) * 2014-10-03 2016-05-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9922829B2 (en) 2014-10-03 2018-03-20 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JPWO2016199546A1 (ja) * 2015-06-09 2017-09-14 三菱電機株式会社 電力用半導体装置
CN107683530A (zh) * 2015-06-09 2018-02-09 三菱电机株式会社 电力用半导体装置
WO2016199546A1 (ja) * 2015-06-09 2016-12-15 三菱電機株式会社 電力用半導体装置
CN107683530B (zh) * 2015-06-09 2020-08-18 三菱电机株式会社 电力用半导体装置
JP2019068065A (ja) * 2017-09-28 2019-04-25 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ボディ領域とドリフト構造体との間にトレンチゲート構造体および垂直ｐｎ接合部を有する炭化ケイ素半導体デバイス
US10964808B2 (en) 2017-09-28 2021-03-30 Infineon Technologies Ag Silicon carbide semiconductor device with trench gate structure and vertical PN junction between body region and drift structure
US11195946B2 (en) 2017-09-28 2021-12-07 Infineon Technologies Ag Method of manufacturing a silicon carbide semiconductor device with trench gate structure and vertical pn junction between body region and drift structure
JP2019153784A (ja) * 2018-02-22 2019-09-12 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ シリコンカーバイド半導体部品
US11742391B2 (en) 2018-02-22 2023-08-29 Infineon Technologies Ag Semiconductor component having a diode structure in a SiC semiconductor body
JP7454911B2 (ja) 2018-02-22 2024-03-25 インフィネオン テクノロジーズ アーゲー シリコンカーバイド半導体部品
US11626477B2 (en) 2018-05-07 2023-04-11 Infineon Technologies Ag Silicon carbide field-effect transistor including shielding areas
US11600701B2 (en) 2018-10-08 2023-03-07 Infineon Technologies Ag Semiconductor component having a SiC semiconductor body

Also Published As

Publication number Publication date
JP5444608B2 (ja) 2014-03-19
US20090114923A1 (en) 2009-05-07
US8431991B2 (en) 2013-04-30

Similar Documents

Publication Publication Date Title
JP5444608B2 (ja) 半導体装置
JP5177151B2 (ja) 炭化珪素半導体装置
JP6759563B2 (ja) 半導体装置および半導体装置の製造方法
JP6049784B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP5776610B2 (ja) 炭化珪素半導体装置およびその製造方法
JP4903439B2 (ja) 電界効果トランジスタ
KR101464846B1 (ko) 반도체 장치
JP4786621B2 (ja) 半導体装置およびその製造方法
US20170229535A1 (en) Semiconductor device
WO2013001677A1 (ja) 半導体装置とその製造方法
JP2018107168A (ja) 半導体装置および半導体装置の製造方法
JP6705155B2 (ja) 半導体装置および半導体装置の製造方法
JP2013222932A (ja) 炭化珪素半導体装置およびその製造方法
JPWO2015015808A1 (ja) 炭化珪素半導体装置およびその製造方法
JP5233158B2 (ja) 炭化珪素半導体装置
JP5676923B2 (ja) 半導体装置の製造方法および半導体装置
JPWO2018117061A1 (ja) 半導体装置および半導体装置の製造方法
JP4948784B2 (ja) 半導体装置及びその製造方法
JP2012064741A (ja) 半導体装置およびその製造方法
JP6304878B2 (ja) 半導体装置および半導体装置の製造方法
US20200161445A1 (en) Semiconductor device and method of manufacturing the same
JP2012238898A (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
JP2018064047A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091112

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20091112

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20100914

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121211

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131209

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5444608

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250