JP2009117649A - 半導体装置 - Google Patents
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Abstract
【解決手段】周辺耐圧構造部31において、n+SiC層12の上にn-SiC層13、nSiC層14およびpSiC層15が順次設けられており、pSiC層15およびnSiC層14を貫通してn-SiC層13に達するトレンチ32が形成されている。このトレンチ32の幅は、活性領域部11においてトレンチゲート構造を構成するトレンチの幅よりも広い。トレンチ32の底部に沿ってその下にはp+SiC領域33が設けられている。トレンチ32の側壁および底部は、合計で1.1μm以上の厚さの酸化膜34および絶縁膜35により被覆されており、これらの絶縁膜が、ソース−ドレイン間に印加された電圧の大部分を負担する。
【選択図】図2
Description
図1および図2は、それぞれ、実施の形態1にかかる半導体装置の活性領域部および周辺耐圧構造部の構成を示す断面図である。ここでは、特に限定しないが、耐圧クラスが1200Vであるトレンチゲート型MOSFETを例にして説明する。活性領域部および周辺耐圧構造部は同一半導体基板に形成され、活性領域部の外側を周辺耐圧構造部で取り囲んでいる。また、半導体装置はSiCを用いて構成されている。第1導電型はn型であり、第2導電型はp型である。
図1に示すように、活性領域部11において、n+SiC層12の上にn-SiC層13が設けられている。n+SiC層12は不純物として例えば窒素(N)を2×1018cm-3程度含む。n-SiC層13は不純物として例えば窒素を1.0×1016cm-3程度含む。n-SiC層13の厚さは例えば10μm程度である。
図2に示すように、周辺耐圧構造部31において、n+SiC層12、n-SiC層13、nSiC層14およびpSiC層15からなる半導体の積層構造、並びにドレイン電極26が設けられていることは、活性領域部11と同様である。n+SiC層12およびn-SiC層13は、第1半導体層に相当する。nSiC層14は第2半導体層に相当する。pSiC層15は第3半導体層に相当する。
例えば、イオン注入法によりn-SiC層13にアルミニウムを注入してp+SiC領域33を形成する場合、イオン注入後に熱処理を行ってもアルミニウムはほとんど拡散しない。従って、p+SiC領域33がトレンチ32の底部全面に沿って形成されずに、トレンチ32の底部の一部に沿ってのみ形成されることがある。その場合、高耐圧印加時に、周辺耐圧構造部31の一部、例えばトレンチ32の角部に電界が集中し、素子の破壊が起こるおそれがある。素子の破壊を防ぐには、トレンチ32内の絶縁膜(酸化膜34および絶縁膜35)を、合計である厚さ以上にする必要がある。
図3〜図8は、本発明の実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。図3〜図5および図7は活性領域部の構成を示し、図6および図8は周辺耐圧構造部の構成を示す。まず、図3に示すように、例えば窒素を2×1018cm-3程度含むn型SiC半導体基板を用意する。このn+SiC基板はn+SiC層12となる。活性領域部11および周辺耐圧構造部において、n+SiC基板の上にn-SiC層13、nSiC層14およびpSiC層15をこの順番でエピタキシャル成長させる。各層の不純物種、濃度および厚さは上述したとおりである。
実施の形態1のMOSFET(実施例1とする)と、周辺耐圧構造部に図13に示す従来のベベル構造を有するMOSFET(従来例1とする)とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例1および従来例1ともに、半導体材料としてSiCを用いており、耐圧クラスは1200Vである。また、実施例1のチップサイズは3mm角であり、活性面積は7.85mm2である。また、実施例1と従来例1とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型MOSFETである。
図11および図12は、それぞれ、実施の形態2にかかる半導体装置の活性領域部および周辺耐圧構造部の構成を示す断面図である。ここでは、特に限定しないが、耐圧クラスが1200Vであるトレンチゲート型IGBTを例にして説明する。活性領域部および周辺耐圧構造部は同一半導体基板に形成されている。また、半導体装置はSiCを用いて構成されている。第1導電型はp型であり、第2導電型はn型である。
図11に示すように、活性領域部51において、n+SiC層52の上にpバッファ層53が設けられている。n+SiC層52は不純物として例えば窒素を2×1018cm-3程度含む。pバッファ層53は不純物として例えばアルミニウムを2×1017cm-3程度含む。pバッファ層53の厚さは例えば1μm程度である。pバッファ層53の上にp-SiC層54が設けられている。p-SiC層54は不純物として例えばアルミニウムを1.0×1016cm-3程度含む。p-SiC層54の厚さは例えば10μm程度である。
図12に示すように、周辺耐圧構造部71において、n+SiC層52、pバッファ層53、p-SiC層54、pSiC層55およびnSiC層56からなる半導体の積層構造、並びにコレクタ電極26が設けられていることは、活性領域部51と同様である。n+SiC層52は第5半導体層に相当する。pバッファ層53およびp-SiC層54は、第1半導体層に相当する。pSiC層55は第2半導体層に相当する。nSiC層56は第3半導体層に相当する。
図11および図12に示すように、まず、例えば窒素を2×1018cm-3程度含むn型SiC半導体基板を用意する。このn+SiC基板はn+SiC層52となる。活性領域部51および周辺耐圧構造部71において、n+SiC基板の上にpバッファ層53、p-SiC層54、pSiC層55およびnSiC層56をこの順番でエピタキシャル成長させる。各層の不純物種、濃度および厚さは上述したとおりである。
実施の形態2のIGBT(実施例2とする)と、周辺耐圧構造部に図13に示す従来のベベル構造を有するIGBT(従来例2とする)とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例2および従来例2ともに、半導体材料としてSiCを用いており、耐圧クラスは1200Vである。実施例2のチップサイズは3mm角であり、活性面積は7.85mm2である。また、実施例2と従来例2とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型IGBTである。
(構成および製造プロセス)
実施の形態3は、実施の形態1において、半導体材料として、SiCの代わりにGaNを用いたものである。半導体材料が異なるだけで、MOSFETの構成は実施の形態1と同じである。従って、実施の形態3の構成および製造プロセスなどの説明に関しては、実施の形態1の説明において、SiCをGaNと読み替えればよい。
実施の形態3のMOSFET(実施例3とする)と、周辺耐圧構造部に図13に示す従来のベベル構造を有するMOSFET(従来例3とする)とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例3および従来例3ともに、半導体材料としてGaNを用いており、耐圧クラスは1200Vである。実施例3のチップサイズは3mm角であり、活性面積は7.85mm2である。また、実施例3と従来例3とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型MOSFETである。
(構成および製造プロセス)
実施の形態4は、実施の形態2において、半導体材料として、SiCの代わりにGaNを用いたものである。半導体材料が異なることと、導電型が反転していることを除いて、IGBTの構成は実施の形態2と同じである。従って、実施の形態4の構成および製造プロセスなどの説明に関しては、実施の形態2の説明において、SiCをGaNと読み替え、導電型を反転させればよい。
実施の形態4のIGBT(実施例4とする)と、周辺耐圧構造部に図13に示す従来のベベル構造を有するIGBT(従来例4とする)とで、周辺耐圧構造部の長さ、電気特性および長期信頼性を比較した結果について説明する。実施例4および従来例4ともに、半導体材料としてGaNを用いており、耐圧クラスは1200Vである。実施例4のチップサイズは3mm角であり、活性面積は7.85mm2である。また、実施例4と従来例4とで、活性領域部の構成は同じであり、トレンチゲート構造を有する縦型IGBTである。
12,52 n+SiC層
13 n-SiC層
14,56 nSiC層
15,55 pSiC層
18,32 トレンチ
20 ゲート酸化膜
21 ゲート電極
31,71 周辺耐圧構造部
33 p+SiC領域
34 酸化膜
35 絶縁膜
53 pバッファ層
54 p-SiC層
72 n+SiC領域
Claims (10)
- シリコンよりもバンドギャップの広い半導体材料を用いて作製されており、電流が流れる活性領域部の外側に周辺耐圧構造部を有する半導体装置において、
前記周辺耐圧構造部は、
第1導電型第1半導体層と、
前記第1導電型第1半導体層の上に設けられた、前記第1導電型第1半導体層よりも不純物濃度の高い第1導電型第2半導体層と、
前記第1導電型第2半導体層の上に設けられた第2導電型第3半導体層と、
前記第2導電型第3半導体層および前記第1導電型第2半導体層を貫通して前記第1導電型第1半導体層に達するトレンチと、
前記トレンチの内面を被覆する絶縁膜と、
を備えることを特徴とする半導体装置。 - 前記活性領域部は、
第1導電型第1半導体層と、
前記第1導電型第1半導体層の上に設けられた、前記第1導電型第1半導体層よりも不純物濃度の高い第1導電型第2半導体層と、
前記第1導電型第2半導体層の上に設けられた第2導電型第3半導体層と、
前記第2導電型第3半導体層および前記第1導電型第2半導体層を貫通して前記第1導電型第1半導体層に達するゲートトレンチと、
前記第2導電型第3半導体層の上でかつ前記ゲートトレンチの側壁に接する第1導電型のソース領域と、
前記ゲートトレンチの内面を被覆するゲート絶縁膜と、
前記ゲート絶縁膜の内面に設けられた制御電極と、
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記周辺耐圧構造部には、前記トレンチが一つだけ設けられていることを特徴とする請求項1または2に記載の半導体装置。
- 前記トレンチの底部に沿って前記トレンチの下に第2導電型第4半導体層が設けられていることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記第2導電型第4半導体層は、前記トレンチの底部の一部にのみ沿って設けられていることを特徴とする請求項4に記載の半導体装置。
- 前記トレンチの幅は、前記ゲートトレンチの幅よりも広いことを特徴とする請求項2〜5のいずれか一つに記載の半導体装置。
- 前記第1導電型第1半導体層の下に第2導電型第5半導体層が設けられていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記周辺耐圧構造部において前記トレンチの内面を被覆する前記絶縁膜の厚さは1.1μm以上であることを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。
- 前記半導体材料は炭化ケイ素であることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記半導体材料は窒化ガリウムであることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
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