CN106684133B - 一种绝缘栅双极型晶体管及其构造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 238000009792 diffusion process Methods 0.000 claims abstract description 54
- 239000002184 metal Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000010276 construction Methods 0.000 claims abstract description 18
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- Engineering & Computer Science (AREA)
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Abstract
本发明公开了一种绝缘栅双极型晶体管构造方法，所述方法包括以下步骤：采用P型扩散工艺在所述衬底上构造P型扩散区，使得所述P型扩散区的结深大于/等于所述晶体管的沟槽的深度；制作沟槽栅结构；制作N+源极区；刻蚀发射极金属接触窗口；利用高能离子注入使得特定深度的所述P型扩散区反型从而在所述P型扩散区内部构造N阱层，所述N阱层将所述P型扩散区分成上下两个相互隔离的部分，其中，上部分为P‑基区，下部分为P阱层；执行后续工艺完成所述晶体管的构造。与现有技术相比，本发明的方法大大简化了工艺流程，从而降低了总体工艺成本以及工艺难度。同时，本发明的方法各个步骤均可以采用现有工艺技术完成，不需要增加新的工艺设备。
Description
技术领域
本发明涉及半导体技术领域，具体说涉及一种绝缘栅双极型晶体管及其构造方法。
背景技术
随着半导体技术的不断发展，绝缘栅双极型晶体管(IGBT)的应用越来越广泛。在现有技术中，为了优化IGBT的通态压降与关断损耗，降低器件的功耗，一般采用载流子存储层(空穴阻挡层)结构，又称N阱(N-Enhancement Layer及Carrier Storage N Layer)。通过在P-基区下方设置一个N阱(载流子存储层)来包围P-基区，在该处形成一个空穴的势垒，阻挡导通状态下空穴被发射极电极的抽取，并增大了发射极电子注入，从而增强了该处的电导调制效应，降低了通态压降。又因为这不依赖增加背部集电极的空穴注入来实现，从而可以对背部空穴注入效率进行优化，进而降低关断损耗。
一般地，“阱”结构的引入使得器件的制造工艺变得复杂，需要进行多次掺杂工艺。另外，多次掺杂的协同优化难度很大，总体工艺成本显著增加。
因此，为了简化IGBT的制造工艺，降低总体工艺成本，需要一种新的IGBT构造方法。
发明内容
为了简化IGBT的制造工艺，降低总体工艺成本，本发明提供了一种绝缘栅双极型晶体管构造方法，所述方法包括以下步骤：
制备所述晶体管的衬底，采用P型扩散工艺在所述衬底上构造P型扩散区，使得所述P型扩散区的结深大于/等于所述晶体管的沟槽的深度；
制作沟槽刻蚀窗口，完成沟槽刻蚀、栅氧化层制作以及多晶硅栅填充以形成沟槽栅结构；
制作N+源极区的注入窗口，完成所述N+源极区的注入掺杂以形成所述N+源极区；
刻蚀发射极金属接触窗口；
利用高能离子注入使得特定深度的所述P型扩散区反型从而在所述P型扩散区内部构造N阱层，所述N阱层将所述P型扩散区分成上下两个相互隔离的部分，其中，上部分为P-基区，下部分为P阱层；
执行后续工艺完成所述晶体管的构造。
在一实施例中，通过增加所述P型扩散工艺的高温推进时间使得所述P型扩散区的结深大于/等于所述晶体管的沟槽的深度。
在一实施例中，在构造所述N阱层的过程中：
令所述N阱层的浓度峰值大于所述P阱层的浓度峰值；
令所述N阱层的浓度峰值小于所述P-基区的浓度峰值。
在一实施例中，在将所述特定位置的所述P型扩散区反型为所述N阱层的过程中，所述N阱层的掺杂浓度高于所述特定位置的所述P型扩散区的掺杂浓度。
在一实施例中，在构造所述N阱层的过程中，控制所述N阱层的注入深度使得从所述发射极金属接触窗口打进去的离子在退火后刚好能够将其下方的所述P阱层打通。
在一实施例中，在构造所述发射极金属接触窗口的过程中，控制所述发射极金属接触窗口的深度使得所述P阱层的结深与所述发射极金属接触窗口的深度相同。
本发明还提出了一种绝缘栅双极型晶体管，所述晶体管包含沟槽栅结构、发射极金属接触窗口、N+源极区、P-基区、N阱层、P阱层和衬底，其中：
所述发射极金属接触窗口被构造在所述晶体管最上层，所述N+源极区构造在所述P-基区上方所述发射极金属接触窗口旁边；
所述P-基区构造在所述N阱层上方，所述N阱层构造在所述P阱层上方，所述N阱层将所述P-基区与所述P阱层相互隔离且所述N阱层在所述发射极金属接触窗口下方呈U形；
所述沟槽栅结构贯穿所述P-基区以及N阱层到达所述P阱层；
所述衬底位于所述晶体管最下部，所述P阱层包围所述沟槽栅结构底部与所述衬底相接。
在一实施例中，所述N阱层的浓度峰值大于所述P阱层的浓度峰值，所述N阱层的浓度峰值小于所述P-基区的浓度峰值。
在一实施例中，所述N阱层在所述发射极金属接触窗口下方与所述衬底相接。
在一实施例中，所述P阱层的结深与所述发射极金属接触窗口的深度相同。
与现有技术相比，本发明的方法在不改变IGBT的基本结构、不降低IGBT的性能的基础上大大简化了工艺流程，从而降低了总体工艺成本以及工艺难度；同时，本发明的方法各个步骤均可以采用现有工艺技术完成，不需要增加新的工艺设备，因而本发明的方法实现成本以及实现难度都很低，具有较大的推广价值。
本发明的其它特征或优点将在随后的说明书中阐述。并且，本发明的部分特征或优点将通过说明书而变得显而易见，或者通过实施本发明而被了解。本发明的目的和部分优点可通过在说明书、权利要求书以及附图中所特别指出的步骤来实现或获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1是根据本发明一实施例的方法流程图；
图2-图6分别是根据本发明一实施例构造IGBT过程中不同阶段的IGBT基板剖面结构示意图；
图7是根据本发明一实施例构造的IGBT基板剖面结构示意图；
图8是根据本发明一实施例构造的IGBT基板剖面结构掺杂浓度变化示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此本发明的实施人员可以充分理解本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程并依据上述实现过程具体实施本发明。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
N阱结构能够有效地降低沟槽栅IGBT的通态压降(功耗)，特别是高浓度N阱结构。但是高浓度N阱会牺牲器件的耐压性能，为了优化功耗-耐压的矛盾关系，需要设置P阱结构来保护沟槽底部的区域，以降低该处在耐压下的电场强度，改善器件的耐压特性。然而，P阱结构的加入使得沟槽栅IGBT的正面需要进行4次掺杂工艺，使得制造工艺变得复杂，4次掺杂的协同优化难度很大，总体工艺成本增加。
为了简化IGBT的制造工艺，降低总体工艺成本，本发明提出了一种IGBT构造方法。接下来基于流程图描述本发明一实施例的方法实施流程。虽然在流程图中示出了各步骤的逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
在本发明一实施例中，如图1所示，首先执行步骤S100，制备衬底步骤，制备IGBT的衬底(N-衬底)。然后执行步骤S110，构造P型扩散区步骤，构造IGBT芯片正面的P型扩散区。为保证IGBT的正常功能，需要P型扩散区的结深大于/等于晶体管的沟槽的深度。具体的，在本实施例中，通过增加所述P型扩散工艺的高温推进时间使得P型扩散区的结深大于/等于晶体管的沟槽的深度。
另外，基于扩散工艺，P型扩散区的掺杂浓度呈现高斯分布，从上表面起由上到下逐渐减小。即，P型扩散区的掺杂浓度从上表面起由上到下逐渐减小。在本发明中，保证P型扩散区最下部的掺杂浓度达到IGBT的P阱结构的掺杂浓度。
具体的，如图2所示，采用P型扩散工艺在IGBT基板的N-衬底200上构造P型扩散区210。P型扩散区210的深度201大于晶体管的沟槽的深度202。
接下来执行步骤S111，构造沟槽栅结构步骤。具体的，在步骤S111中，在IGBT基板上制作沟槽刻蚀窗口，完成沟槽刻蚀、栅氧化层制作以及多晶硅栅填充以形成沟槽栅结构。如图3所示，在P型扩散区210中构造沟槽栅结构，其沟槽深度为202，即P型扩散区210的边界到达甚至包围着沟槽栅底部。在图3中221、222、223以及224为多晶硅栅，220为栅氧化层。
接下来执行步骤S112，构造N+源极区步骤。制作N+源极区的注入窗口，完成N+源极区的注入掺杂以形成N+源极区。如图4所示，构造N+源极区230。
接着执行步骤S113，构造发射极金属接触窗口步骤，在IGBT基板上特定位置(N+源极区旁边)刻蚀发射极金属接触窗口。如图5所示，在IGBT基板上N+源极区230旁边刻蚀发射极金属接触窗口240。
由于在本实施例中，沟槽栅结构(多晶硅栅221、222、223以及224，栅氧化层220)、N+源极区230以及发射极金属接触窗口240的位置、成分等特征与现有技术中的沟槽栅结构、N+源极区以及发射极金属接触窗口一致，因此采用现有工艺技术构造沟槽栅结构、N+源极区230以及发射极金属接触窗口240。具体构造过程细节就不再赘述。另外，在本实施例中的IGBT结构中，多晶硅栅221以及224为假栅，多晶硅栅222以及223为有效栅极。
接下来执行步骤S120，构造N阱层步骤。在步骤S120中，利用高能离子注入使得特定深度(此处的深度有IGBT的具体功能结构决定)的P型扩散区反型从而在P型扩散区内部构造N阱层。这样，N阱层就将P型扩散区分成上下两个相互隔离的部分，其中，上部分为P-基区，下部分为P阱层。
具体的，在将特定深度的P型扩散区反型为N阱层的过程中，令N阱层的掺杂浓度高于特定深度的P型扩散区的掺杂浓度从而实现P型扩散区的反型。最终构造的N阱层的浓度峰值大于P阱层的浓度峰值且N阱层的浓度峰值小于P-基区的浓度峰值。
在构造N阱层的过程中，由于发射极金属接触窗口的存在且该接触窗口呈U型。因此在构造N阱层的过程中，从表面进行注入的N型离子，到达硅体内时也呈现U型结构。这就使得整个N阱层在发射极金属接触窗口下方呈U形，并且该U型结构的深度就是发射极金属接触窗口的深度。
进一步的，在构造N阱层的过程中，控制N阱层的注入深度使得从发射极金属接触窗口打进去的离子在退火后刚好能够将其下方的P阱层打通。这样就能增大IGBT器件在开通状态下的电子通路，并平衡电子注入(通态压降)与耐压的关系。
具体的，为了实现上述结构，在构造N阱层的过程中，控制N阱层的注入深度使得P阱层的结深与发射极金属接触窗口的深度相同。由于整个N阱层在发射极金属接触窗口下方的U型结构的深度就是发射极金属接触窗口的深度(U型结构的高度差保持不变)，因此如果P阱层的结深就等于U型结构的高度差的话，则扩散之后形成N阱层结构刚好能将P阱层在特定位置打通。
在图2-图5所示的P型扩散区210中构造N阱层，最终结果如图6所示，图2-图5中的P型扩散区210被由上自下划分为P-基区212、N阱层211以及P阱层213三层。N阱层211使得P-基区212和P阱层213相互隔离。P阱层213的结深232与发射极金属接触窗口的深度231相同。N阱层211在发射极金属接触窗口240下方呈U形且直接接触到N-衬底200。
至此IGBT器件的主要结构基本完成。最后执行步骤S130，执行后续工艺完成IGBT器件的构造。由于在本实施例中，步骤S130中的后续工艺均采用现有技术，这里就不再赘述。完成后的基本结构如图7所示，240为P+欧姆接触区，250为发射极金属电极。
这里需要补充说明的是，图2-图7只是粗略描绘根据本发明的实施例的IGBT基板在构造过程中各个结构的基本位置关系。如无特别指出，图2-图7中所描绘的各个结构的深度比例关系并不能完全代表实际情况。另外，各个结构的具体结构细节并没有在图中仔细描绘。图2-图7中没有绘制的细节结构并不代表根据本发明的实施例的IGBT基板不存在该结构。
综上，根据本发明的方法，在主要的工艺流程中，通过3次掺杂工艺(步骤110、步骤S112以及步骤S120)即可完成P阱层、N阱层、P-基区及N+源极区的4层结构的制作，即采用步骤110以及步骤S120就完成了P阱层、N阱层以及P-基区。
相较于现有技术的分别用4次掺杂工艺完成4层结构的方法，本发明的方法在不改变IGBT的基本结构、不降低IGBT的性能的基础上大大简化了工艺流程，从而降低了总体工艺成本以及工艺难度。同时，本发明的方法各个步骤均可以采用现有工艺技术完成，不需要增加新的工艺设备，因而本发明的方法实现成本以及实现难度都很低，具有较大的推广价值。
基于本发明的方法，本发明还提出了一种绝缘栅双极型晶体管。晶体管的基本结构包含沟槽栅结构、发射极金属接触窗口、N+源极区、P-基区、N阱层、P阱层和衬底。其中，N+源极区、P-基区、N阱层以及P阱层为4个掺杂区。
如图7所示，发射极金属接触窗口被构造在晶体管最上层，在发射极金属接触窗口构造有P+欧姆接触区240以及发射极金属电极250。
N+源极区230构造在P-基区212上方发射极金属接触窗口旁边。P-基区212构造在N阱层211上方，N阱层211构造在P阱层213上方。P阱层213的结深与发射极金属接触窗口的深度相同。N阱层211将P-基区212与P阱层213相互隔离。N阱层211在发射极金属接触窗口(P+欧姆接触区240以及发射极金属电极250)下方呈U形并且与衬底200相接。
沟槽栅结构(多晶硅栅221、222、223以及224，栅氧化层220)贯穿P-基区212以及N阱层211到达P阱层213(多晶硅栅221以及224为假栅，多晶硅栅222以及223为有效栅极，其中，在本发明其他实施例中，假栅的数量不限，也可以不构造假栅)。衬底200位于晶体管最下部，P阱层213包围沟槽栅结构底部与衬底200相接。
由于本发明的方法主要是采用扩散工艺构造P型扩散区，然后利用高能离子注入将P型扩散区中间的一段反型以构成N阱层211，从而构造出由上自下的P-基区212、N阱层211以及P阱层213三层。因此在本发明的IGBT结构中，N阱层211的掺杂浓度的浓度峰值大于P阱层213的浓度峰值，N阱层211的浓度峰值小于P-基区212的浓度峰值。
具体如图8所示，图8为图7中虚线AB方向上IGBT各结构层掺杂浓度变化示意图。在图8中，纵坐标为掺杂浓度(由上到下依次降低)，横坐标为深度(由左到右依次加大)，801、802、803以及804分别代表4个不同的深度。坐标图上的曲线被801、802、803以及804分成5个部分。0～801、801～802、802～803、803～804以及804之后分别表示的是N+源极区230、P-基区212、N阱层211、P阱层213以及衬底200的掺杂浓度变化情况。
由图8可以看到，如果将802～803的部分拉平，从801到804可以看作是一条平滑的曲线，掺杂浓度随深度增加而减少。其表现的正是最初构造的P型扩散区210的掺杂浓度变化情况。利用离子注入将P型扩散区210的一段(802～803)反型即构成N阱层211。在N阱层211上方为P-基区212(801～802)，下方为P阱层213(803～804)。N阱层211(802～803)的掺杂浓度的浓度峰值大于P阱层213(803～804)的浓度峰值，小于P-基区212(801～802)的浓度峰值。
虽然本发明的IGBT与现有技术的IGBT的基本结构、性能基本相同。但是相较现有技术，制备本发明的IGBT的工艺流程被大大简化。从而总体工艺成本以及工艺难度被大大降低。同时，本发明的方法各个步骤均可以采用现有工艺技术完成，不需要增加新的工艺设备，因而本发明的方法实现成本以及实现难度都很低，具有较大的推广价值。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。本发明所述的方法还可有其他多种实施例。在不背离本发明实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变或变形，但这些相应的改变或变形都应属于本发明的权利要求的保护范围。
Claims (9)
1.一种绝缘栅双极型晶体管构造方法，其特征在于，所述方法包括以下步骤：
制备所述晶体管的衬底，采用P型扩散工艺在所述衬底上构造P型扩散区，使得所述P型扩散区的结深大于/等于所述晶体管的沟槽的深度；
制作沟槽刻蚀窗口，完成沟槽刻蚀、栅氧化层制作以及多晶硅栅填充以形成沟槽栅结构；
制作N+源极区的注入窗口，完成所述N+源极区的注入掺杂以形成所述N+源极区；
在所述N+源极区旁刻蚀发射极金属接触窗口；
利用高能离子注入使得特定深度的所述P型扩散区反型从而在所述P型扩散区内部构造N阱层，所述N阱层将所述P型扩散区分成上下两个相互隔离的部分，其中，上部分为P-基区，下部分为P阱层；
执行后续工艺完成所述晶体管的构造；
其中，所述发射极金属接触窗口的刻蚀深度设置成，能够使得在构造所述N阱层后所形成的所述P阱层的结深与所述发射极金属接触窗口的刻蚀深度相同。
2.根据权利要求1所述的方法，其特征在于，通过增加所述P型扩散工艺的高温推进时间使得所述P型扩散区的结深大于/等于所述晶体管的沟槽的深度。
3.根据权利要求2所述的方法，其特征在于，在构造所述N阱层的过程中：
令所述N阱层的浓度峰值大于所述P阱层的浓度峰值；
令所述N阱层的浓度峰值小于所述P-基区的浓度峰值。
4.根据权利要求3所述的方法，其特征在于，在将所述特定深度的所述P型扩散区反型为所述N阱层的过程中，所述N阱层的掺杂浓度高于所述特定深度的所述P型扩散区的掺杂浓度。
5.根据权利要求2或3所述的方法，其特征在于，在构造所述N阱层的过程中，控制所述N阱层的注入深度使得从所述发射极金属接触窗口打进去的离子在退火后刚好能够将其下方的所述P阱层打通。
6.一种绝缘栅双极型晶体管，其特征在于，所述晶体管包含沟槽栅结构、发射极金属接触窗口、N+源极区、P-基区、N阱层、P阱层和衬底，其中：
所述发射极金属接触窗口被构造在所述晶体管最上层，所述N+源极区构造在所述P-基区上方所述发射极金属接触窗口旁边；
所述P-基区构造在所述N阱层上方，所述N阱层构造在所述P阱层上方，所述N阱层将所述P-基区与所述P阱层相互隔离且所述N阱层在所述发射极金属接触窗口下方呈U形；
所述沟槽栅结构贯穿所述P-基区以及N阱层到达所述P阱层；
所述衬底位于所述晶体管最下部，所述P阱层包围所述沟槽栅结构底部与所述衬底相接。
7.根据权利要求6所述的晶体管，其特征在于，所述N阱层的浓度峰值大于所述P阱层的浓度峰值，所述N阱层的浓度峰值小于所述P-基区的浓度峰值。
8.根据权利要求7所述的晶体管，其特征在于，所述N阱层在所述发射极金属接触窗口下方与所述衬底相接。
9.根据权利要求8所述的晶体管，其特征在于，所述P阱层的结深与所述发射极金属接触窗口的深度相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510760586.6A CN106684133B (zh) | 2015-11-10 | 2015-11-10 | 一种绝缘栅双极型晶体管及其构造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510760586.6A CN106684133B (zh) | 2015-11-10 | 2015-11-10 | 一种绝缘栅双极型晶体管及其构造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106684133A CN106684133A (zh) | 2017-05-17 |
| CN106684133B true CN106684133B (zh) | 2019-06-28 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510760586.6A Active CN106684133B (zh) | 2015-11-10 | 2015-11-10 | 一种绝缘栅双极型晶体管及其构造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106684133B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101582443A (zh) * | 2008-05-13 | 2009-11-18 | 三菱电机株式会社 | 半导体装置 |
| CN102779847A (zh) * | 2012-07-18 | 2012-11-14 | 电子科技大学 | 一种载流子存储的沟槽双极型晶体管 |
| CN204668313U (zh) * | 2015-06-29 | 2015-09-23 | 四川广义微电子股份有限公司 | 一种新型轻穿通igbt器件 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5444608B2 (ja) * | 2007-11-07 | 2014-03-19 | 富士電機株式会社 | 半導体装置 |
-
2015
- 2015-11-10 CN CN201510760586.6A patent/CN106684133B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101582443A (zh) * | 2008-05-13 | 2009-11-18 | 三菱电机株式会社 | 半导体装置 |
| CN102779847A (zh) * | 2012-07-18 | 2012-11-14 | 电子科技大学 | 一种载流子存储的沟槽双极型晶体管 |
| CN204668313U (zh) * | 2015-06-29 | 2015-09-23 | 四川广义微电子股份有限公司 | 一种新型轻穿通igbt器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106684133A (zh) | 2017-05-17 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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