DE102010063314B4 - Halbleiteranordnung mit verbesserter Avalanchefestigkeit - Google Patents

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Abstract

Halbleiteranordnung, welche ein auf einem als Kathode dienenden n+-Substrat (1) aufgebrachtes n-dotiertes Gebiet (2) aufweist, an welchem eine p-dotierte Schicht (6) angebracht ist, an deren Oberfläche sich hoch p+- dotierte Schichten (7) und hoch n+-dotierte Schichten (8) befinden und in welcher sich mindestens zwei mit p-dotiertem Polysilizium (5) gefüllte und mit Oxidschichten (4) bedeckte eingeätzte Gräben (3) befinden, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) weitere p-dotierte Schichten (12) vorgesehen sind, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) die Oxidschichten (4) entfernt sind und die weiteren p-dotierten Schichten (12) unterhalb der Gräben im n-dotierten Gebiet vorgesehen sind.

Description

  • Stand der Technik
  • Es ist bekannt, Leistungs-MOS-Feldeffekttransistoren als schnelle Schalter für Anwendungen in der Leistungselektronik einzusetzen. Neben planaren, doppelt diffundierten Strukturen (DMOS) finden zunehmend auch Leistungs-MOSFETs mit Grabenstrukturen (TrenchMOS) Verwendung.
  • Die 1 zeigt einen vereinfachten Querschnitt einer Anordnung eines als Chip realisierten TrenchMOS. Auf einem hoch n+-dotierten Siliziumsubstrat 1 befindet sich eine n-dotierte Siliziumschicht 2 (Epi-Schicht), in die eine Vielzahl von Gräben (Trenches) 3 eingebracht ist, wobei in der 1 nur ein derartiger Graben exemplarisch dargestellt ist. An den Seitenwänden und am Boden der Gräben befindet sich eine dünne, meist aus Siliziumdioxid bestehende, dielektrische Schicht 4. Das Innere der Gräben ist mit einem leitfähigen Material 5, beispielsweise mit dotiertem Polysilizium, ausgefüllt. Zwischen den Gräben befindet sich eine p-dotierte Schicht (p-well) 6. In diese p-dotierte Schicht sind an der Oberfläche hoch n+-dotierte Bereiche 8 (Source) und hoch p+-dotierte Bereiche 7 (zum Anschluss der p-dotierten Schicht) eingebracht. Die Oberfläche der gesamten Struktur ist mit einer geeigneten leitfähigen Schicht 9, beispielsweise mit Aluminium, bedeckt, die mit den p+- bzw. n+-dotierten Schichten 7 und 8 einen ohmschen Kontakt herstellt. Eine dicke dielektrische Schicht 10, beispielsweise eine CVD-Oxidschicht, isoliert die leitfähige Polysiliziumschicht 5 von der Metallisierung 9. Die Polysilizumschichten 5 sind miteinander und mit einem nicht eingezeichneten Gatekontakt galvanisch verbunden. Dazu sind an einer Stelle auf der Chipoberfläche die dielektrische Schicht 10 und die Metallschicht 9 geöffnet. Über der Polysiliziumschicht 5 ist in dieser Metallöffnung eine weitere, nicht eingezeichnete, von der Metallisierungsschicht 9 elektrisch isolierte inselförmige Metallschicht angebracht. Diese kontaktiert die Polysiliziumschicht 5 und dient als Gateanschluss.
  • Auf der Rückseite des Chips befindet sich eine weitere Metallisierungsschicht 11. Diese stellt den elektrischen Kontakt zum hoch n+-dotierten Siliziumsubstrat 1 her. Die Metallschicht 9 bildet den Sourcekontakt S, die Metallschicht 11 den Drainkontakt D und die nicht eingezeichnete inselförmige Metallschicht den Gatekontakt G. Für die Metallisierung 9 bzw. die nicht eingezeichnete inselförmige Schicht kann eine in der Siliziumtechnologie übliche Aluminiumlegierung mit Kupfer- und/oder Siliziumanteilen oder ein sonstiges Metallsystem verwendet werden. Auf der Rückseite ist ein übliches lötfähiges Metallsystem 11, beispielsweise aus einer Schichtenfolge Cr-NiV-Ag, aufgebracht.
  • Üblicherweise befindet sich der Drainkontakt 11 auf einem positiven Potential, während sich der Sourceanschluss auf Massepotential befindet. Wird an den Gateanschluss, bezogen auf den Sourcekontakt, eine ausreichend hohe positive Gatespannung VG angelegt, bildet sich ein dünner Elektroneninversionskanal im Bodygebiet 6 an der Grenzfläche zum Gateoxid 4. Dabei muss die Gatespannung VG höher als die Thresholdspannung VTH des Transistors sein. Der Inversionskanal erstreckt sich dabei vom n+-dotierten Sourcegebiet 8 bis zum n-dotierten Epigebiet 2. Damit ist ein durchgängiger Elektronenpfad vom Sourcekontakt bis zum Drainkontakt geschaffen. Der Transistor leitet.
  • Zur Verbesserung des Einschaltwiderstandes Rdson bei gegebener Spannungsfestigkeit sind bereits Verfahren zur Ladungskompensation im n-dotierten Epigebiet 2 bekannt. Diese arbeiten beispielsweise nach Superjunction-, Resurf- oder Feldplatten-Konzepten.
  • Wird die Drainspannung VDSS, d.h. die Spannung zwischen Drain und Source mit zur Source kurzgeschlossenem Gatepotential, erhöht, bildet sich eine Raumladungszone an der Bodydiode, d.h. im Übergangsbereich zwischen dem Bodygebiet 6 und dem n-dotierten Epigebiet 2 unterhalb des Bodens des Grabens 3 aus (MOS-Struktur). Dabei befindet sich der Punkt höchster Feldstärke meist im n-dotierten Gebiet 2 in der Nähe des Bodens des Grabens 3. Bei weiterer Erhöhung der Spannung steigt die Feldstärke im Halbleiter so weit an, dass der Avalanchedurchbruch einsetzt. Dabei werden Elektronen und Löcher generiert, so dass ein starker Stromfluss einsetzt. Die Drainspannung VDSS wird dadurch auf einen bestimmtem Wert BV_VDSS begrenzt.
  • Nachteilig bei diesem Betrieb ist allerdings, dass die Minoritätsladungsträger (Löcher), die im Avalanchedurchbruch erzeugt werden, durch das elektrische Feld beschleunigt und in das Gateoxid 4 injiziert werden. Sie wirken wie fest in das Gateoxid 4 eingebaute positive Ladungen. Deswegen verändern sich die Eigenschaften des Trench-MOS-Feldeffekttransistors. Beispielsweise wird die Thresholdspannung VTH erniedrigt. Besonders nachteilig wirkt sich diese Veränderung bei Trench-MOS-Transistoren aus, die eine sehr niedrige Thresholdspannung aufweisen.
  • DE 696 02 114 T2 und US 2005 / 0 287 744 A1 und US 7 427 800 B2 und US 2006 / 0 289 928 A1 und US 2009 / 0 114 923 und US 2009 / 0 114 969 A1 und US 2010 / 0 224 932 A1 und US 4 835 586 A und WO 2006 / 011 882 A1 und JP 2007 - 158 275 A zeigen gattungsgemäße Anordnungen.
  • Offenbarung der Erfindung
  • Eine Halbleiteranordnung mit den im Anspruch 1 angegebenen Merkmalen weist demgegenüber den Vorteil auf, dass der MOSFET auch im Avalanchedurchbruch betrieben werden kann, beispielsweise um Spannungsspitzen des Systems zu begrenzen. Werden MOS-Transistoren als aktive Schalter zur Gleichrichtung von Wechsel- oder Drehströmen in Kfz-Generatorsystemen eingesetzt (Synchrongleichrichter), treten bei plötzlichen Lastabschaltungen kurzzeitig hohe Spannungen auf. Diese Spannungen gefährden die elektronischen Verbraucher im Bordnetz und müssen begrenzt werden. Wird diese Begrenzung von den Transistoren selbst mit übernommen, kann in vorteilhafter Weise auf eine aufwendige Schutzbeschaltung verzichtet werden. Bei dem Klammervorgang wird die Energie in thermische Energie umgewandelt. Da die Durchbruchsspannung mit zunehmender Temperatur ansteigt, werden die Transistoren der Gleichrichterbrücke außerdem gleichmäßig belastet (Symmetrierung).
  • Mit einer Halbleiteranordnung gemäß der vorliegenden Erfindung ist in vorteilhafter Weise ein stabiler Betrieb im Avalanchedurchbruch möglich.
  • In der 2 ist erstes Ausführungsbeispiel für die vorliegende Erfindung im Querschnitt gezeigt. Aus Gründen der Übersichtlichkeit ist dabei wiederum nur ein Graben 3 dargestellt. Natürlich sind bei einem realen Bauelement viele derartiger Gräben bzw. viele derartiger Zellen aneinandergereiht und parallel geschaltet. Die Zellen können streifenförmig, inselförmig oder auch anders geformt sein. Der grundsätzliche Aufbau und die Bezugsziffern entsprechen dem grundsätzlichen Aufbau und den Bezugsziffern von 1. Im Unterschied zur üblichen Anordnung gemäß 1 ist nun das Gateoxid 4 am Boden des Grabens 3 entfernt bzw. geöffnet. Unterhalb dieser Gateoxidöffnung befindet sich jetzt eine p-dotierte Schicht 12. Sie ist mit der p-dotierten Polysilizumschicht 3 elektrisch verbunden und bildet mit der n-dotierten Epischicht 2 einen pn-Übergang. Die Dotierung und die Eindringtiefe der p-dotierten Schicht sind derart gewählt, dass die Durchbruchsspannung des pn-Überganges 12-2 kleiner ist als die Durchbruchsspannung der verbleibenden Grabenstruktur, die aus den Schichten 5, 4 und 2 gebildet wird, und außerdem kleiner ist als die Durchbruchsspannung der Bodydiode, d.h. dem pn-Übergang zwischen der Bodydiode 6 und der Epischicht 2. Im Falle einer hohen Drain- Source-Spannung VDSS begrenzt die Diode 12-2 am Boden des Grabens 3 die Spannung. Der pn-Übergang 12-2 bricht durch (Avalanchedurchbruch). Da die dabei generierten Löcher über diesen pn-Übergang 12-2 und die p-dotierte Polyschicht 5 abfließen, findet keine Ladungsträgerinjektion in das Gateoxid mehr statt. Die Kennlinie und insbesondere die Thresholdspannung VTH bleiben stabil.
  • Grundsätzlich kann sich das p-dotierte Gebiet 12 auch bis in das hoch dotierte Substratgebiet 1 hinein erstrecken. In diesem Falle bestimmt der pn-Übergang 12-1 die Durchbruchsspannung.
  • Die Spannungsbegrenzung mittels dem vorstehend beschriebenen zusätzlichen p-dotierten Gebiet 12 kann auch für Trench-MOS-Transistoren Verwendung finden, die Strukturen zur Ladungskompensation enthalten, beispielsweise für Feldplatten-Trench-MOS-Transistoren, etc..
  • Der Gegenstand der vorliegenden Erfindung kann allerdings nur bei Transistoren sinnvoll eingesetzt werden, die mit sehr niedrigen Gatespannungen VG betrieben werden können. Die notwendigen Gatespannungen liegen vorzugsweise unterhalb der Flussspannung einer üblichen pn-Diode, vorzugsweise im Bereich zwischen 0,5 V und 0,7 V. Falls die Gatespannung VG größer als die Drainspannung VD wäre, würde die Trenchdiode 12-2 leitend. Dann wäre eine weitere Erhöhung der Gatespannung nicht mehr möglich. Außerdem würde ein hoher, unerwünschter Gatestrom fließen.
  • In einer weiteren erfindungsgemäßen Anordnung wird dieser Nachteil beseitigt. Sie erlaubt auch einen Betrieb mit hohen Gatespannungen. Eine derartige Anordnung ist in 3 schematisch im Querschnitt dargestellt. Aufbau und Bezeichnung entsprechen weitgehend denen von 2. Im Unterschied zu dem in der 2 gezeigten Ausführungsbeispiel ist hier aber das zusätzliche p-dotierte Gebiet 12 nicht galvanisch mit der Polysiliziumschicht 5 verbunden, sondern befindet sich isoliert unterhalb des Gateoxides 4 im n-dotierten Epigebiet 2 unterhalb des Bodens des Grabens 3. Bei einer derartigen Ausführung kann die Polysiliziumschicht sowohl p- als auch n-dotiert sein. Analog zum ersten Ausführungsbeispiel kann sich das p-dotierte Gebiet 12 auch bis in das hoch dotierte Substratgebiet 1 hinein erstrecken. Die Durchbruchsspannung der Diode 12-2 bzw. 12-1 ist dabei wieder so gewählt, dass sie kleiner als die Durchbruchsspannungen der anderen Strukturen ist.
  • In Sperrrichtung bilden sich bei der pn-Diode 3-6, der MOS-Struktur 5-4-1 und bei der pn-Diode 12-2 bzw. 12-1 Raumladungszonen aus. Die Raumladungszonen dehnen sich mit steigender Spannung aus. Aus den floatenden p-Gebieten fließen Löcher ab und das p-dotierte Gebiet 12 lädt sich auf, bis die Durchbruchsspannung erreicht ist.
  • Im Durchbruchsbetrieb fließen die positiven Ladungsträger über einen Inversionskanal unterhalb des Gateoxides vom Gebiet 12 zum ebenfalls p-dotierten Gebiet 3. Auch hier findet keine Ladungsträgerinjektion in das Gateoxid statt. Die Kennlinie und insbesondere die Thresholdspannung VTH bleiben stabil.

Claims (10)

  1. Halbleiteranordnung, welche ein auf einem als Kathode dienenden n+-Substrat (1) aufgebrachtes n-dotiertes Gebiet (2) aufweist, an welchem eine p-dotierte Schicht (6) angebracht ist, an deren Oberfläche sich hoch p+- dotierte Schichten (7) und hoch n+-dotierte Schichten (8) befinden und in welcher sich mindestens zwei mit p-dotiertem Polysilizium (5) gefüllte und mit Oxidschichten (4) bedeckte eingeätzte Gräben (3) befinden, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) weitere p-dotierte Schichten (12) vorgesehen sind, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) die Oxidschichten (4) entfernt sind und die weiteren p-dotierten Schichten (12) unterhalb der Gräben im n-dotierten Gebiet vorgesehen sind.
  2. Halbleiteranordnung, welche ein auf einem als Kathode dienenden n+-Substrat (1) aufgebrachtes n-dotiertes Gebiet (2) aufweist, an welchem eine p-dotierte Schicht (6) angebracht ist, an deren Oberfläche sich hoch p+- dotierte Schichten (7) und hoch n+-dotierte Schichten (8) befinden und in welcher sich mindestens zwei mit p-dotiertem Polysilizium (5) gefüllte und mit Oxidschichten (4) bedeckte eingeätzte Gräben (3) befinden, wobei im n-dotierten Gebiet (2) im Bereich des Bodens der Gräben (3) weitere p-dotierte Schichten (12) vorgesehen sind, wobei die weiteren p-dotierten Schichten (12) im n-dotierten Gebiet (2) unterhalb der Oxidschichten (4) vorgesehen sind.
  3. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ihre Durchbruchsspannung von der weiteren p-dotierten Schicht (12) bestimmt ist.
  4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass der pn-Übergang zwischen der weiteren p-dotierten Schicht (12) und dem n-dotierten Gebiet (2) ihre Durchbruchsstrecke bildet.
  5. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Gräben (3) streifenförmig oder inselförmig angeordnet sind.
  6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie im Durchbruch mit Strömen betreibbar ist, deren Stromdichte größer ist als 50 A/cm2.
  7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ihre Durchbruchsspannung im Bereich von 20 V bis 40 V liegt.
  8. Halbleiteranordnung nach Anspruch 2, dadurch gekennzeichnet, dass die p-dotierten Schichten (12) floatende Schichten sind und durch p-Diffusion durch die Grabenböden oder durch Ausfüllen des unteren Bereichs der Grabenböden mit p-dotiertem Silizium oder p-dotiertem Polysilizium realisiert sind.
  9. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie Bestandteil einer Gleichrichteranordnung eines Wechsel- oder Drehstromgenerators ist.
  10. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie Bestandteil eines Kraftfahrzeuggenerators ist und als Loaddumpschutzelement dient.
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