JP2001511315A - シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造 - Google Patents

シリコン・カーバイド・パワー・トランジスタの最大電圧を増大させるための構造

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Abstract

(57)【要約】 増大した最大電圧を実現するシリコン・カーバイド絶縁ゲート・パワー・トランジスタを開示する。このトランジスタは、電界効果型又は絶縁ゲート型のトランジスタであって、絶縁ゲートに隣接する保護領域（２３、４３）を有するトランジスタから構成され、これが、ソース（１４、３４）とは反対の導電型を有して、ゲート絶縁体材料（１７、３７）が、本デバイスの両端に印加される大電圧による劣化又はブレークダウン効果から保護する。本デバイスは、オプションとして、この保護領域とは反対の導電型をもつ電流エンハンス層であって、保護領域とこのトランジスタの別の第１導電型領域との間に配置された電流エンハンス層（６７，８３）を備える。

Description

【発明の詳細な説明】 シリコン・カーバイド・パワー・トランジスタ の最大電圧を増大させるための構造 発明の技術分野 本発明は、絶縁ゲート型パワー半導体デバイスに関し、特に、シリコン・カー バイド（炭化珪素）中に形成されたＵＭＯＳ電界効果トランジスタ及びＩＧＢＴ 電界効果トランジスタに関する。 発明の背景 本発明は、パワー半導体デバイスに関し、特に、シリコン・カーバイド中に形 成されたパワーＭＯＳＦＥＴ（金属酸化半導体電界効果トランジスタ）に関する 。パワーＭＯＳＦＥＴは、小型で信頼性が高い電子的に制御可能なスイッチング ・デバイスであり、高電圧／高電力のデバイス及び集積回路に幅広く適用可能な デバイスである。パワーＭＯＳＦＥＴは、通信、消費者用、デーク処理、軍事、 工業、自動車産業及び関連市場等の種々の分野において、多様に使用されている 。特に、パワーＭＯＳＦＥＴは、バイポーラ・トランジスタに比べてスイッチン グ・スピードが高速であり、したがって、高周波アプリケーション用として、特 に有用である。多数の半導体アプリケーション用の材料として、シリコンが採用 されているが、シリコンの基本的な電子的構造及び電子的特徴により、あるパラ メータを超えて適用範囲を広げることができない。したがって、パワーＭＯＳＦ ＥＴデバイスに関して、シリコンからシリコン・カーバイド等の他の材料に、関 心が移っている。シリコン・カーバイドは、パワーＭＯＳＦＥＴアプリケーショ ンに関して本質的な効果を多数備えている。シリコン・カーバイドは、電界飽和 速度が高く、該速度はガリウム砒素（ＧａＡｓ）に比べて３倍である。シリコン ・カーバイドは、ガリウム砒素よりも、ブレークダウン電界が１０倍大きく、ま た温度伝達率が１０倍大きい。 ＳｉＣは、本来の酸化物がシリコンの酸化物と同一であるＳｉＯである複合半 導体のグループの中でユニークなものである。これは、パワーＭＯＳＦＥＴ、絶 縁ゲート・バイポーラ・トランジスタ(ＩＧＢＴ)、ＭＯＳ制御型等のシリコンに 使用されるワークホース・パワー・デバイスがＳｉＣにすべて形成することがで きることを意味している。 しかしながら、技術的な相違により、ＳｉＣにおけるパワー・デバイスは、シ リコン・デバイスと大きく異なっており、シリコンの概念をＳｉＣに直接適用す ることは必ずしも可能ではない。ＳｉＣは、シリコンと比べて、ブレークダウン 電界が７倍大きく、また、ＳｉＣデバイスは、シリコン中の同様な機能デバイス と対比して、１／１００〜１／２００小さい抵抗となる特徴を有することができ る。それにも拘わらず、このようなデバイスを実現する前に、幾つかの実際的な 問題を解消しなければならない。ＳｉＣ中のバイポーラ・デバイス（例えば、Ｉ ＧＢＴ及びＭＣＴ）は少数キャリア・ライフタイムが短く、通常、４０〜４００ ナノセカンド（ｎｓ）の範囲である。この結果、ＳｉＣバイポーラ・トランジス タにおいて報告されている電流利得の最大値は、１０〜１２程度である。シリコ ンの場合と比べてピーク電界が８倍大きいことから、ＳｉＣスイッチング・デバ イスは、同様な機能のシリコン・デバイスと比べて、その厚さが１／８であるド リフト領域を備えるよう、形成することができる。ドリフト領域が１／８に薄い 場合、該ドリフト領域のドーピングは約１２倍に大きくなる。ドリフト領域の抵 抗は厚さに比例しドーピングに反比例し、したがって、ＳｉＣ抵抗のスペシフィ ックは、同一の電圧レートの同様な機能シリコン・デバイスと比べて、１／１０ ０〜１／２００と小さくすることができる。このことは、ＳｉＣデバイスが同様 な機能シリコン・デバイスと比べて１／１００〜１／２００に小さくできること を意味している。逆に、ＳｉＣデバイスが同様な機能のシリコン・デバイスと同 一の大きさの領域に形成された場合、抵抗のスペシフィックは１／１００〜１／ ２００と小さくなる。 ＳｉＣはシリコンに対比して実質的な作用効果を奏することができるが、Ｓｉ Ｃは半導体材料として依然として十分に活用されていない。ＳｉＣの単結晶ウエ ハは、１９９１年以降に商業的に入手可能となっただけであり、パワー・デバイ スへの適用にシリコン・カーバイドがシリコンに取って代わることができるよう になる前に、多数の技術的問題点を解決する必要がある。主要な問題点は、Ｓｉ Ｃ材料の結晶成長に関するものである。溶融点が極めて高いので、シリコン用に 使用されるＣｚｏｃｈｒａｌｓｋｉ方法における溶融から、単結晶ブール（ｂｏ ｕｌｅ）を引き抜くことができない。その代わりに、高温焼鈍プロセスにより、 種水晶上にブールが成長される。今日では、高温焼鈍によって成長させられたブ ールは、約２インチの直径を持ち、シリコン産業分野で一般的な６〜８インチと 比べて極めて小さい。さらに、ＳｉＣ材料は依然として比較的多数の欠陥を有し ている。これらの欠陥の１つは、マイクロパイプ、すなわち、ウエハを貫通する ミクロン・サイズの穴である。しかしながら、マイクロパイプの問題は管理可能 であり、最近のウエハにおけるマイクロパイプの密度は２７ｃｍ-2である。また 、現在の改良速度によれば、マイクロパイプは最終的に完全に除去されるであろ う。 ＳｉＣは、シリコン原子及びカーボン原子の交互平面を有する６面格子に結晶 化される。Ｓｉ-Ｃ平面対は、Ａ、Ｂ、Ｃとラベリングされたの３つの方向に生 じる。Ｓｉ-Ｃ平面対の特定の重合構造は、結晶のポリタイプを決定する。Ｓｉ Ｃは、種々のポリタイプとして生じるが、一般的なものは３Ｃ、４Ｈ、６Ｈであ る。現在では、６Ｈポリタイプが最も詳細に検討されているが、４Ｈポリタイプ が、電子移動が高速であることから、パワー・デバイス用としてより魅力がある 。 ＳｉＣはシリコンに比べてブレークダウン電界がより大きいので、ＳｉＣは、 ホール移動及び電子移動が低速であり、また少数キャリア・ライフタイムが短い 。短いライフタイムにより、ＳｉＣ中のバイポーラ・デバイスは、同様の機能の シリコン・デバイスと比べて、スイッチング速度が高速となるが、ＳｉＣバイポ ーラ・トランジスタの電流利得を通常２０以下の低い値に制限することになる。 順方向電圧降下が小さい高速スイッチングについて、最適なＳｉＣデバイスはパ ワーＭＯＳＦＥＴである。シリコン中の一般的なパワーＭＯＳＦＥＴは、ＤＭＯ Ｓ（２重拡散ＭＯＳ）構造である。Ｐ型ベース層及びＮ＋ソースを同一の酸化窓 を介して拡散してフォトマスクの整列に依存する影響を排除することにより、チ ャネル長を短くすることができる。Ｐ型ベースは、ブロック態のドレイン電界に よるスルーホールを防止するために、単位エリア当たりのドーパント粒子（厚さ ×密度）を大きくする必要がある。残念ながら、ＳｉＣ中にドーパント粒子を熱 拡散することが不可能であるため、ＤＭＯＳ技術をＳｉＣ技術に変換することは 困難である。イオン注入技術により同様な構造を形成することが考えられるが、 その場合のチャネル長はマスク整列によって規定されており、また、パンチスル ーを防止するに十分な深さにＰ型不純物を注入することは困難である。これらの 理由により、垂直ＵＭＯＳＦＥＴ構造、すなわち、ＳｉＣエピタキシャル層とト レンチとの組み合わせ構造が、ＳｉＣにおいて最も実際的である。 しかしながら、シリコン・カーバイドＭＯＳＦＥＴにおける最大電圧が２酸化 シリコン（ＳｉＯ2）絶縁体のブレークダウン電界により制限されるため、Ｓｉ Ｃ ＭＯＳＦＥＴの理論上の電位には未だ到達していない。この酸化物は、実際 には、電界が約１０7ボルト／センチメートル（Ｖ／ｃｍ）に到達するまで問題 が生じないが、実際的な観点から見ると、酸化物の低い経年信頼性が約２〜３× １０6Ｖ／ｃｍ程度の電界にまで低下する。このような電界制限は、すでに、シ リコン・カーバイドのブレイクダウン電界よりも少々低くなっている。しかしな がら、２酸化シリコンとシリコン・カーバイドの誘電常数の比が２．５：１であ るため、ガウスの法則により、デバイスのシリコン・カーバイド部分の最大電界 をほぼ１×１０6Ｖ／ｃｍに制限する必要がある。この結果、シリコン・カーバ イド・パワー・トランジスタにおいては、実際上、シリコン・カーバイドが理論 的に可能であるブロッキング電圧よりも極めて低いブロッキング電圧に制限され てしまう。 したがって、シリコン・カーバイド中のパワーＭＯＳＦＥＴ等のパワー・トラ ンジスタが、シリコン・カーバイドの本来的な好ましい作用効果を奏することが できるようにすることが切望されている。 発明の概要 本発明は、このような目的に合致したものであり、シリコン・カーバイド絶縁 ゲートパワー・トランジスタの最大電圧を増大させることである。該トランジス タは、絶縁ゲートに隣接して反対の導電型の領域であって、デバイスに供給され る大電圧による劣化すなわちブレークダウンの影響からゲート絶縁材料を保護す るための領域を備えている。 他の観点では、本発明は、増大した最大電圧で動作するシリコン・カーバイド ・パワー・トランジスタを製造する方法に関するものである。該方法は、第１の −反対の−第１の導電型のシリコン・カーバイド構造にエッチングを施してトレ ンチを形成し、トレンチの壁部によって規定されるトレンチの底部に反対導電型 の層を注入するステップを含んでいる。適宜の酸化物層及びオーミック・コンタ クトを付加することにより、本発明の完成されたトランジスタが製造される。 図面の簡単な説明 本発明の上記した目的及び他の目的は、特徴、作用効果は、以下の本発明の好 適な実施例の詳細な説明及び図面から明らかとなるであろう。 図１は、従来例によるＵＭＯＳの概略断面図、及び、このような従来例デバイ スのＰＮセクション及びＭＯＳセクションに沿った電界の概略プロット図である 。 図２は、本発明によるＵＭＯＳの同様な概略断面図、及び、該デバイスのＰＮ セクション及びＭＯＳセクションに沿って得られた電界の概略プロット図である 。 図３は、デバイス・シミュレーション・ソフトウエアを用いて、汎用されてい る従来例のＵＭＯＳのユーザ規定グリッド（格子）を表した図である。 図４は、図３と同様なグリッドの図であるが、垂直方向に伸張した図である。 図５及び図６は、それぞれ、図３及び図４のグリッドに基づいた汎用の従来例 のＵＭＯＳ内における種々の部分での電界強度のプロット図である。 図７及び図８は、それぞれ、４ミクロン及び１６ミクロンの垂直断面の場合の 、本発明のＵＭＯＳに関するユーザ規定グリッドの図である。 図９及び図１０は、図７及び図８に示された本発明のＵＭＯＳ内の種々の部分 での電界強度のプロット図である。 図１１及び図１２は、図９及び図１０と同様な情報のプロット図であるが、た だし高電圧が供給された場合の図である。 図１３は、図１１及び図１２と同様な条件でのプロット図であるが、ただしデ バイスの異なる部分についてのプロット図である。 図１４及び図１５は、図９〜１２と同様なプロット図であるが、ただしこれら の図におけるデバイスよりもドーピング・レベルが低い場合の図である。 図１６〜図１８は、図１４及び図１５と同様に低いドーピング・レベルの場合 のプロット図であるが、ただしより高いドレイン電圧を供給した場合の図である 。 図１９は、本発明に係るＩＧＢＴを示す図である。 図２０は、本発明に係る他のＵＭＯＳの断面図である。 図２１は、本発明に係る他のＩＧＢＴの断面図である。 好適な実施例の詳細な説明 最も広い観点では、本発明は、絶縁ゲート・トランジスタ、電界効果又はバイ ポーラ・トランジスタに係り、該トランジスタにおいては、ゲート材料が酸化物 であり、高電界から該酸化物を保護するために、酸化物に隣接して反対導電型の 半導体が配置されている。本発明の好適な実施例は、図２において符号１０で示 したシリコン・カーバイドＵＭＯＳパワー・トランジスタである。比較のために 、従来例のデバイスを図１に示している。 好適な実施例においては、ＵＭＯＳ１０はＮ型単結晶シリコン・カーバイド基 板１１と、該Ｎ型基板１１上のＮ型シリコン・カーバイドエピタキシャル層１２ と、該Ｎ型エピタキシャル層１２上のＰ型エピタキシャル層１３とを含んでいる 。Ｎ型エピタキシャル層１３中には、Ｎ型ウエル１４が形成されている。トレン チの壁１５及び平坦な底部１６によって画定されたゲート・トレンチは、Ｎ型ウ エル１４及びＰ型エピタキシャル層１３を通って、Ｎ型エピタキシャル層１２ま で延びている。ゲート酸化物１７がトレンチの壁１５及び底部１６を覆っている 。オーミック・コンタクトにより、ソース、ゲート及びドレインが規定されてい る。詳細には、ゲート・コンタクト２０は酸化物層１７上に、ソース・コンタク トはＰ型エピタキシャル層１３上にあってＮ型ウエル１４と部分的に重なってお り、ドレイン・コンタクトはＮ型基板１１に形成されており、これら３つのコン タクトにより、ＵＭＯＳ１０のソース、ゲート及びドレインが画定されている。 これらのコンタクトとして多数の金属及び合金が適用可能であり、これらは当 技術分野において知られているので、ここでは詳細に説明しないが、例えば、ニ ッケル又はニッケル−チタン合金がＮ型シリコン・カーバイドへのオーミック・ コンタクトとして好適であり、アルミニウム又はアルミニウム−チタン合金がＰ 型シ リコン・カーバイドへのオーミック・コンタクトとして好適である。さらに、近 年、コバルト・シリコン（ＣｏＳｉ2）が、Ｐ型シリコン・カーバイドへのオー ミック・コンタクト材料として使用可能であることが提示されている。 発明の背景において述べたように、この１０年間の間に、シリコン・カーバイ ド基板及び適宜のエピタキシャル層を含む基板が商業的に入手可能になった。し たがって、これら基板の製造及び成長についてここでは詳細に説明しないが、例 示的な基板及びエピタキシャル成長技術について、米国特許第４９１２０６３号 、同９１２０６４号、Ｒｅ．３４８６１号、米国特許第５０１１５４９号に開示 されている。同様に、酸化物層１７は、デポジット酸化物又は温度酸化物として 形成でき、シリコン・カーバイド上に高品質のシリコン酸化物層を形成する好適 な方法は、米国特許第５４５９１０７号に開示されている。好適なオーミック・ コンタクト構造は、米国特許第５３２３０２２号及び同５４０９８５９号に開示 されている。 図２に示したように、好適な実施例においては、Ｎ型基板１１は、Ｎ型エピタ キシャル層１２よりもいくらか高濃度にドーピングされており、Ｎ型エピタキシ ャル層１２の好適なドーピング濃度が２×１０16ｃｍ-3であるのに対して、基板 １１の場合は２×１０19ｃｍ-3である。Ｎ＋型基板上にＮ型エピタキシャル層を 採用することにより、特殊な状況で電流にある種の長所が生じる。他の実施例で は、Ｎ型層又はＮ型基板により適宜のドレイン構造が提供される。同様に、Ｎ型 ウエル１４を、Ｐ型エピタキシャル層１３又はＮ型エピタキシャル層１２よりも 高濃度にドーピングする。一例を挙げれば、Ｎ型ウエル１４のドーピング濃度は ２×１０19ｍ-3であり、Ｐ型層１３のドーピング濃度は５×１０17ｃｍ-3である 。本発明は更に、酸化物層１７とＮ型エピタキシャル層１２との間に接地された Ｐ型の保護領域２３を備えており、該領域２３は、図２に示された実施例におい て、トレンチ酸化物層１７の底部よりも下方に配置されている。Ｐ型保護領域２ ３は、図２において符号２４で概略的に示すオーミック・コンタクトにより、グ ランドに接続されている。このオーミック・コンタクトは、通常、水平面１６上 に形成され、該水平面上のゲート金属及びゲート酸化物を被覆しない位置、例え ば図２の面に隠れている平面の一部に形成される。Ｐ型領域２３は、トレンチ 中の酸化物１７をドレイン・コンタクトに供給される大きな正電圧による障害す なわちブレークダウン効果から保護するために、ゲート・トレンチの底部１６と 整列されている。 特定の極性と無関係に、反対の導電型の保護領域（図２の２３）が絶縁ゲート （図２のシリコン酸化物２０）に隣接して設けられ、ゲート絶縁材料１７を、ド レインに供給された大電圧によって生じる障害すなわちブレークダウン効果から 保護する。この構造により得られた特性は、図１の電界強度のプロットと対比さ せて図２に概略的に示されており、これらのより正確な情報が図３〜図１８に示 されている。図１及び図２において、ＰＮセクションに沿った電界強度は基本的 に同一である。しかしながら、本発明においてＰ型層２３を付加したことによる 影響が、図１及び図２にプロットされたＭＯＳセクションに沿った電界強度の相 違によって図示されている。図２に示すように、本発明は酸化物の電界から離れ てピーク電界強度が保持されており、これにより、（図２にＶd＞＞０と示した ように）ドレインに高電圧が供給されても、図１の従来例における酸化物層が高 電圧により影響を受けてしまうのとは相違して、図２のＵＭＯＳ１０中の酸化物 層１７はこのような影響を受けることがない。 高電圧によって生成される電界から酸化物層１７を基本的に保護することによ って、Ｐ型層２３は、本発明のシリコン・カーバイド・デバイスの振る舞いを理 論的ポテンシャルにより近づけることができる。 該デバイスの振る舞いをより正確に表すために、図２に示した設計のデバイス を、ＭＥＤＩＣＩ（登録商標）デバイス・シミュレーション・プログラムを用い て分析した。ＭＥＤＩＣＩは、商業的に入手可能なデバイス・シミュレーション ・プログラムの１つであり、個々のＳｉＣ ＵＭＯＳデバイス内部の各点のＥ電 界値を異なるバイアスで発見するために、該プログラムを使用した。各ＵＭＯＳ に関する最大バイアスは３×１０6Ｖ／ｃｍ以下の酸化物層での最大Ｅ電界によ り決定される。分析のために、このＥ電界をデバイスの最大バイアス電圧として 定義した。ＭＥＤＩＣＩプログラムは、ＴＭＡ、５９５Ｌａｗｒｅｎｃｅ Ｅｘ ｐｒｅｓｓｗａｙ，Ｓｕｎｎｙｄａｌｃ，ＣＡ９４０８７（ＵＲＬ：http://www ．tmai.com）から入手可能である。ＭＥＤＩＣＩは、ユーザが指定した 動作条件の下で、任意の２次元構造の電気的特性を推定する。ＭＯＳＦＥＴの分 析は、ＭＥＤＩＣＩシミュレーション・プログラムが使用可能なデバイス・アプ リケーションの典型例である。ＭＥＤＩＣＩの分析結果が、図３〜図１８に示さ れている。図３〜図６は、汎用の従来例ＵＭＯＳについての結果であり、図７〜 図１８は本発明によるＵＭＯＳに付いての結果である。図３は、図１に示したよ うな汎用のＵＭＯＳに関するユーザ規定グリッドを示している。ＭＥＤＩＣＩプ ログラムを使用して、グリッド点の数及び位置を選択して、２次元パターンの所 定のデバイスを画定した。通常、図３に示したように、多数のグリッド点が選択 されてデバイスの点に割り当てられ、これにより、電圧、電流及び電界に関する 大きな影響又は応答特性を立証する。例えば、図３においては、多数のグリッド 点が酸化物に割り当てられ、暗いＬ字型幅ラインとして表されている。リストア ップしたディメンジョンが表しているように、図３は約４ミクロンの幅と２ミク ロンの高さの汎用のＵＭＯＳの断面部分を表している。図４は図３と同様なデー タに基づいているものであるが、図４は垂直距離が約１６ミクロンの場合を表し ている。 図５は、ＭＥＤＩＣＩプログラムによって、モデル化された汎用のＳｉＣ Ｕ ＭＯＳの振る舞いを表したものである。図５のプロットは、ｙ＝１．２０３３の ライン、即ち図３の左右の境界の間の水平ラインに沿って得られたものである。 図３に示したように、該水平ラインは、ＵＭＯＳトレンチの底部における酸化物 部分を介して延びている。特に、図５は、ドレイン電圧が１５０Ｖの汎用のＵＭ ＯＳの振る舞いをモデル化したものである。このような条件下で、ピーク電界は 、ほぼ３．８２２×１０6Ｖ／ｃｍであり、かつ、Ｘ軸が約３．０８ミクロンの 水平ラインに沿って生じている。図３を再度参照すると、これは、酸化物のコー ナーに対応しており、該コーナーは最大の電界強度が予想される位置である。上 記の条件下でない場合には、先に説明したように、高電界強度により、酸化物が 直ちにブレークダウンするか、又は、デバイスが通常想定されると同様な速度で 劣化する。これも先述したことであるが、酸化物の劣化を防止するために、酸化 物でのピーク電界強度は、約２．５〜３×１０6Ｖ／ｃｍ以下に保つことが好ま しく、さらには、これよりも低い値に保つことが好ましい。 図６は、図５と同様の情報を表しているが、ただし、３．０９６７のＸ軸によ って規定される垂直ラインに沿って測定することによって得られたものであり、 ドレイン供給電圧が１５０Ｖである。図６に示されているように、電界のピーク 値は、約３．８２×１０6Ｖ／ｃｍであり、これは酸化物のコーナーすなわちＸ ＝３．１ミクロン及びＹ＝１．２５ミクロンにおいて生じている。 図７は、本発明のＵＭＯＳに関するユーザ規定ＭＥＤＩＣＩのグリッドを示し ており、注入されたＰ型層（例えば、図２の２３）は約０．５ミクロンの深さで ある。図３と同様に、グリッドにおける点の最大数は、酸化物部分内に選択され ている。なお、該酸化物部分は、図７のＬ字型実線ラインとして表されている。 しかしながら、図７は、酸化物直下の注入されたＰ型層に対応するグリッド点を 多数含んでいる。図３と同様に、図７の１つの断面グリッドは、垂直方向に約４ ミクロン、水平方向に約４ミクロンをカバーしている。 図８は、図７と同様の構造に対応するものであるが、１６ミクロンの深さを表 すようプロットしたものである。 図９は、本発明に係る、ＭＥＤＩＣＩプログラムにより推定されたＵＭＯＳの振 る舞いを表しているものであり、ドレイン供給電圧が１５０Ｖであり、Ｎ型層( 例えば図７の１２)のドーピング濃度が２．０×１０16ｃｍ-3（２Ｅ１６）であ り、基板１１におけるノードは２×１０19ｃｍ-3であり、Ｐ型エピタキシャル層 １３及び接地されたＰ型領域２３における濃度はともに５×１０17ｃｍ-3である 条件の下で行った。図９は、Ｙ＝１．２０２３ミクロンにより画定される水平ラ イン、すなわち図５と同一の水平ラインに沿って得られたものである。したがっ て、図５及び図９は、２つのデバイスの構造的に等価な点での比較ように基準を 提供する。図９に示されているように、電界のピークは依然として酸化物のコー ナー（Ｘ＝３ミクロン、Ｙ＝２０１．２ミクロン）において生じているが、この 点における電界は、約０．２７８×１０6Ｖ／ｃｍ程度大幅に低減されており、 したがって、注入されたＰ型層がない場合の酸化物のコーナーでの電界よりも、 （図５及び図６の同一点における電界３．８２×１０6Ｖ／ｃｍと対比して）１ 桁低い電界となる。 図１０は図９と同様な情報を表しているが、図１０においては、垂直ラインが Ｘ＝３．０９６７の場合である。したがって、図１０は、幾何学的には図６と対 応している。図１０では、２つのピークが現れている。２つのピーク中の大きい 方は、Ｘ＝３．１及びＹ＝１．７５において生じており、これは、図７に示すよ うに、Ｐ-Ｎ接合に近接している。図１０は又、酸化物でのピークが酸化物のコ ーナー（Ｘ＝３．１、Ｙ＝１．２）において生じてはいるが、従来例すなわち約 ０．１８×１０6Ｖ／ｃｍと対比して、大幅に低減されている。 図１１は、他の類似する図と同一の水平ライン（Ｙ＝１．２０３３ミクロン） に沿った電界をプロットしたものである。ただし、図１１においては、本発明の 構造に９５０Ｖのドレイン電圧を供給する場合のものである。図１１はまた、Ｎ 型層のドーパント・レベルが図９及び図１０と同一であることを表している。再 度述べるが、電界のピークが酸化物のコーナー（Ｘ＝３ミクロン及びＹ＝１．２ ミクロン）に生じているものの、それは比較的低く、１．３２×１０6Ｖ／ｃｍ である。種々に説明したが、ドレイン供給電圧が９５０Ｖである場合、本発明の 構造により酸化物のコーナーの電界を、汎用の構造のものにおいてドレイン供給 電圧を上記よりもかなり低くしたときの酸化物のコーナーでの電界の微小値と同 程度に低減することができる。図１２は、ドレイン供給電圧が９５０Ｖである場 合の図１１と対応する図であるが他の同様なプロットを示しており、Ｘ＝３．０ ９６の垂直ラインに沿って得られた電界を示している。図１２では、２つのピー クが生じている。２つのピークの大きい方（Ｘ＝３．１ミクロン及びＹ＝１．９ ミクロン）は、Ｐ-Ｎ接合での電界を表し、約３．１２×１０6Ｖ／ｃｍの電界強 度が、このドーピング・レベルでのシリコン・カーバイドのブレークダウン電界 となっている。他のピークが酸化物のコーナー（(Ｘ＝３．１ミクロン、Ｙ＝１ ．２ミクロン）で現れ、これは約１．８２×１０6Ｖ／ｃｍであって、所望の電 界強度パラメータ範囲内に十分入っている。図１３は、先のプロットとは少々異 なる垂直ライン（Ｘ＝１．０５３６）に沿って得られたものであり、ただし、ド レイン供給電圧が９５０ＶでＮ型ドーピング・レベルが２Ｅ１６である。この場 合のＸ＝１．０５３６は、本発明の構造を酸化物から少々変位した垂直スライス を表しており、したがって、トランジスタのＰ型部分及びＮ型部分を通過する電 界強度、特に、Ｐ-Ｎ接合（Ｘ＝１．０５３６ミクロン、Ｙ＝約１．１ミクロン ）で の電界強度を表している。 図１３は、Ｐ-Ｎ接合に近接するシリコン・カーバイドにおける電界強度のピ ークが約２．３３×１０6Ｖ／ｃｍ程度であることを表しており、この値は許容 範囲内である。先に述べたように、図５及び図１３は、Ｎ型層のドーピング濃度 が２Ｅ１６ｃｍ-3である場合の計算結果である。ブレイクダウン電圧へドーピン グ濃度が影響を与えるため、ＭＥＤＩＣＩプログラムが再度用いられて、本発明 の振る舞いを、Ｎ型層のドーピング・レベルを２．Ｓ×１０15ｃｍ-3に低下させ てシミュレーションした。グリッドは、図７及び図８に画定したものと同一であ り、したがって、図１４〜図１８の座標は、図９〜図１３の座標と対応している 。 図１４は、Ｘ＝３．０９６７ミクロンの場合の垂直ラインに沿った他の電界の プロット図である。この場合、９５０Ｖのドレイン供給電圧、２．５Ｅ１５ｃｍ-3 の低いドーピング・レベルである。図１４は、酸化物とＰ-Ｎ接合との２箇所 に電界強度のピークが現れている。Ｐ-ｎ接合（Ｘ＝３．１ミクロン、Ｙ＝１． ９５ミクロン）での電界強度は、約１．６９×１０6Ｖ／ｃｍであり、十分に許 容範囲内である。同様に、酸化物（Ｘ＝３．１ミクロン、Ｙ＝１．２５ミクロン ）での電界強度は約１．１９×１０6Ｖ／ｃｍであり、対応する従来例デバイス の場合の最大電界強度よりも十分に小さい値である。 図１５は図１４と対応する図であるが、Ｙ＝１．２０３３ミクロンの水平ライ ンに沿ってプロットしたものである。このラインに沿って、電界強度のピークは 酸化物のコーナー（Ｘ＝３ミクロン、Ｙ＝１．２ミクロン）に生じており、その 値は約０．２５×１０6Ｖ／ｃｍであって、従来例のデバイスの最大電界強度よ りも十分に小さい。 図１６及び図１７は、図１４及び図１５と同一のドーピング・レベルの場合で のプロット図である。ただし、ドレイン供給電圧は２３００Ｖである。電界のピ ークは酸化物のコーナー（Ｘ＝３ミクロン、Ｙ＝１．２ミクロン）に生じ、その 大きさは１．１５×１０6Ｖ／ｃｍであって、汎用のデバイスがより低いドレイ ン電圧を供給した場合に生じる低い電界強度程度でしかない。 図１７は、図１６に対応しているが、Ｘ＝３．０９６７ミクロンの垂直ライン に沿って得られたプロット図である。垂直ラインに沿って得られた他のプロット 図と同様に、図１７は２つのピークを示しており、大きい方のピークはＰ-Ｎ接 合（Ｘ＝３．１ミクロン、Ｙ＝１．８ミクロン）に生じている。Ｐ-Ｎ接合にお いては、電界強度は約３．１×１０6Ｖ／ｃｍであり、このドーピング・レベル でのシリコン・カーバイドのブレークダウン電圧に近い値である。しかしながら 、酸化物での電界強度のピークは、それよりも低い約１．４７×１０6Ｖ／ｃｍ 程度であり、電界強度の変動が問題になる。 最後に図１８は図１３に対応している（すなわち、Ｘ＝１．０５３６ミクロン の垂直ラインに沿ったプロット図である。ただし、ドーピング・レベルは２．５ Ｅ１５ｃｍ-3であり、ドレイン電圧が２３００Ｖである点で相違している。図１ ８は、デバイスのＰ型部分及びＮ型部分を通じて、この垂直ラインに沿っての電 界強度が大きく、全てに点でブレークダウン電圧に近似している（常に、約２． １０×１０6Ｖ／ｃｍ以上）ことを表している。 簡単に言えば、図４〜図１８は、本発明のＵＭＯＳによれば、汎用のシリコン ・カーバイドＵＭＯＳデバイスであればブレークダウンしてしまうような電圧に おいて、酸化物に障害又はブレークダウンを生じさせない耐性を提供できること が示されている。ただし、トランジスタのＰ型エピタキシャル層が注入されたＰ 型保護層に比較的近接している場合、ピンチング効果を増長させてデバイスのオ ン電流を低下させてしまうことがある。したがって、好適な実施例においては、 接地されたＰ型領域が、Ｐ型エピタキシャル層から十分に離間するように配置さ れ、これにより、ピンチング効果を最小化している。 他の観点によれば、本発明は、ゲート絶縁型シリコン・カーバイド・パワー・ トランジスタの製造方法を提供する。このような製造方法の観点では、本発明は 、第１の−反対の−第１の導電型のシリコン・カーバイド構造をエッチングして 該第１の−反対の−第１の導電型の壁を有するトレンチを形成し、トレンチの底 部に該トレンチの壁と整列するように反対の導電型の層を形成し、トレンチの壁 及び底部上に適宜の酸化物層を形成し、ソース、ゲート及びドレイン（又は、Ｉ ＧＢＴにおいては、エミッタ）を形成するようにオーミック・コンタクトを付加 することを含んでいる。 したがって、Ｎ型ソース及びドレインを備えた上記した実施例を製造する際、 本発明の方法はさらに、Ｎ型エピタキシャル層又はＮ型基板上にＰ型エピタキシ ャル層を成長させ、そして、Ｎ型ウエル及びＮ-Ｐ-Ｎエピタキシャル層を形成す ることを含んでいる。これにより、Ｎ-Ｐ-Ｎ壁を生成するためにエッチングされ るＮ-Ｐ-Ｎ ＳｉＣ構造を製造することができる。ＳｉＣのエピタキシー（結晶 の方位関係）は通常、化学的ベイパー・デポジション（ＣＶＤ）によって実現さ れる。カスタマ指定のエピタキシャル層を有する４Ｈ及び６Ｈ-ＳｉＣウエハは ともに、商業的に入手可能である。これらの層は、ドーピング・レベルが１０１ ４ｃｍ-3〜１０２０ｃｍ-3の窒素(Ｎ型)をドーピングしたものか、アルミニウム (Ｐ型)をドーピングしたものとして形成される。選択した領域のドーピングは、 イオン注入によって実行される。これは、ＳｉＣにおける熱拡散係数が不純物の 拡散を実際に行うには小さすぎるため、必要なことである。ＳｉＣは、窒素（Ｎ 型）及びボロン又はアルミニウム（Ｐ型）を１０20ｃｍ-3以上注入することがで きる。好適な実施例においては、注入は高温でウエハを処理し、注入を１２００ 〜１５００℃のアルゴン中で活性化される。(１５００℃でシリコン・ウエハが融 けてしまうことに留意すべきである。)このような高温注入は、米国特許第５０ ８７５７６号に開示されている。異方性のエッチングはＲＩＥによるものである 。ＮＦ3及びＳＦ6等の任意のフッ素化ガスを使用することができる。シリコンを エッチングするための適宜の技術が米国特許第４８６５５８５号及び同４９８１ ５５１号に開示されている。何人かの研究者が報告していた従来の問題点は、Ｓ ｉＣのＲＩＥ中におけるアルミ粒子汚染によって生じるミクロマスキングの問題 であった。この問題は、ＲＩＥチャンバーにおいて、アルミのカソードにグラフ ァイトのカバー・プレートを付加することによって、解決することができる。こ れにより、６Ｈ-ＳｉＣにおける数１０ミクロンの深さに対して極めて異方性の あるプロファイルが、得られる。エッチングされた表面の組織は、良好である。 熱酸化に関して、ＭＯＳの酸化物は、殆どの半導体デバイス、特にパワー・デ バイスの結晶要素である。長所の重要なものは、インターフェース状態濃度(int erface state density)ＤＩＴ、固定チャージ濃度ＱＦ、ブレークダウン電界Ｅ ＢＯＸである。ＳｉＣ上でインターフェース状態濃度ＤＩＴを正確に測定するこ とが困難である。ＳｉＣのバンドギャップが大きいことから、ＳｉＯ2／Ｓｉ Ｃインターフェースにおける深く横たわるインターフェース状態が、室温におけ る半導体と熱的に同等ではなく、インターフェース状態の存在によりＤＣバイア スの変化に追従することができない。ＣＶ技術を用いてインターフェース状態濃 度を正確に測定するために、サンプルを十分に熱して、ゲート電圧が変化するに 連れてインターフェース状態がある程度安定状態となるようにする必要がある。 このことは、ＳｉＣの研究者に今まで認識されていなかったことであり、また、 論文に間違ったレポートが掲載されている。 より良いアプローチは、変更されたｈｉ−ｌｏキャパシタンス技術、及び高温 でのＡＣコンダクタンス技術に現れており、これにより、ＳｉＯ２／ＳｉＣイン ターフェースを特徴付けしている。厚い酸化物が、電界用及び中間誘電体用に用 いられ、そして、高電圧デバイス上の電界終端用の保護層として用いられる。汎 用の熱酸化により厚い酸化物を成長させることは、長時間を必要としかつ加熱を 必要とするので実用的ではない。さらに、熱酸化による成長におけるドーパント の再分配（分離）も問題である。幾つかの他の技術が環境に応じて採用可能であ り、該環境とは、（ｉ）ＬＰＣＶＤ又はＰＥＣＶＤのいずれかによる厚い酸化物 の形成、（ｉｉ）熱酸化により後にＳｉＯ2に変換されるアモルファス・シリコ ン層の形成、又は、（ｉｉｉ）スピン-オン-グラス（ＳＧＯ）のアプリケーショ ンである。 オーミック・コンタクトは、焼鈍されたニッケル及びアルミニウムそれぞれに よってＮ型層及びＰ型層に形成される。これらの工程は極めて汎用のものであり 、高濃度にドーピングされたＮ型ＳｉＣに対して、１０-6Ω-ｃｍ2範囲のコンタ クト抵抗率を得ることができる。Ｐ型材料に対するオーミック・コンタクトはよ り製造が困難であり、低濃度にドーピングされた材料に対しての１０-6Ω-ｃｍ2 から、高濃度にドーピングされた材料に対しての１０-1Ω-ｃｍ2までの範囲の抵 抗率となる。 ショットキー・コンタクトは簡単に形成することができ、フェルム・レベル・ ピニングは観測されない。その結果、バリアの高さは金属の関数となり、バリア の高さの範囲は、達成可能である。ＳｉＣ上のショットキー・コンタクトとして 使用される通常の金属は、Ａｕ、Ｐｔ、Ｔｉである。 金属及びポリシリコンの形成工程は、シリコンの場合と同様であり、一般的で ない問題は通常、生じない。好適な技術では、ＳｉＣ ＭＯＳＦＥＴ用のゲート 材料として、ボート-エバポレート・アルミニウム、モリブデン、又はＬＰＣＶ Ｄポリシリコンが含まれる。 他の実施例においては、本発明は、絶縁ゲートバイポーラ・トランジスタを提 供する。このようなデバイスにおいて知られているように、ＩＧＢＴは、ＭＯＳ ＦＥＴの高入力インピーダンス特性及び高速特性を備えており、バイポーラ・ト ランジスタの導電特性−低飽和電圧−を備えている。この最も典型的なアプリケ ーションにおいて、ＩＧＢＴは、ソースとエミッタとの間に正の電圧を印加する ことにより、ターンオンされ、ＭＯＳＦＥＴの場合と同様に、ゲート信号をゼロ 又はいくらか負とすることにより、ターンオフされる。ＩＧＢＴは、対応するＭ ＯＳＦＥＴよりもかなり低いオン抵抗を有している。ＭＯＳＦＥＴと対比して、 同一の電流率の場合はＩＧＢＴは通常小型である。ただし、ＩＧＢＴ中のバイポ ーラ動作がデバイスの動作を低下させるので、対応するＭＯＳＦＥＴよりも低い 周波数特定を呈する。ＩＧＢＴについての詳細がＤｏｒｆ(Ｔｈｅ ｅｌｅｃｔ ｒｉｃａｌ Ｅｎｇｉｎｃｅｒｉｎｇ Ｈａｎｄｂｏｏｋ(１９９３))、ＣＲＣ ＰｒｅｓｓのＰ．６９９〜７００に記載されており、電界制御型サイリスタ等の 関連するデバイスがＳｚｅ（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏ ｒ ｄｅｖｉｃｅｓ、第２版、１９８１年、Ｐ．２３８〜２４０）において検討 されている。したがって、ＩＧＢＴの構造及び機能について、本発明の実施例を 説明する以外には、詳細に説明しない。 この実施例において、本発明の絶縁ゲート・バイポーラ・パワー・トランジス タは、シリコン・カーバイド中に形成され、ゲート絶縁用として２酸化シリコン を備えている。このトランジスタは、第１の導電型のソースと、ソースと反対の 導電型でゲート酸化物の直下に配置された保護領域であって、トランジスタに供 給される大電圧による障害又はブレークダウン効果からゲート酸化物を保護する ための保護領域とを備えている。 本発明のＩＧＢＴは、図１９に示されており、符号３０で示されている。ＩＧ ＢＴ３０は、Ｐ型シリコン・カーバイド基板３１、該基板３１上のＮ型シリコン ・ カーバイド・エピタキシャル層３２、該エピタキシャル層３２上のＰ型エピタキ シャル層３３、及び、該エピタキシャル層３３上のＮ型ウエルを具備している。 壁３５及び底部３６によって表されているゲート・トレンチは、Ｎ型ウエル３４ 及びＰ型エピタキシャル層３３を通って、Ｎ型基板３２に到達している。ゲート 酸化物３７はトレンチの壁３５と底部３６上に形成されている。オーミック・コ ンタクト４０、４１、及び４２がゲート酸化物３７、Ｎ型ウエル３４、及びＰ型 基板３１に形成され、ゲート、ソース、及びエミッタを画定する。 他の実施例と同様に、ＩＧＢＴは、ゲート酸化物３７とＮ型エピタキシャル層 ３２との間にＰ型シリコン・カーバイド領域４３を備え、該領域はゲート・トレ ンチの底部と整列されている。該領域４３は、トランジスタ３０に印加された正 の高電圧による障害又はブレークダウン効果から、トレンチ内の酸化物３７を保 護する。好適な実施例においては、Ｐ型領域はグランドに接続され、また該領域 は先に説明したように注入によって形成される。同様に、そして本発明のＭＯＳ ＦＥＴの実施例と同様に、Ｐ型領域４３はＰ型エピタキシャル層３３から離間し て配置され、Ｐ型領域４３とＰ型エピタキシャル層３３との間の電流ピンチング 効果を最小化する。 先の実施例と同様に、Ｎ型領域へのオーミック・コンタクトは、ニッケル、ニ ッケル合金のグループから選択し、Ｐ型材料へのオーミック・コンタクトはアル ミ、アルミ合金、及びコバルト・シリカ化合物のグループから選択することが好 ましい。先の実施例と同様に、Ｎ型材料をドーピングするために窒素が通常好適 であり、Ｐ型材料は通常、アルミ又はボロンによりドーピングされる。先の実施 例と同様に、トランジスタ３０中のシリコン・カーバイドは、４Ｈ及び６Ｈのグ ループから選択されたポリタイプである。 オン抵抗の低減 図２０は、本発明の他の実施例を示している。この実施例に関して、ＭＥＤＩ ＣＩシミュレーションにより、トレンチの底部に付加したＰ型層により呈される 保護機能は、トランジスタのＰ型層とＰ型保護層との間のトレンチの壁に沿って いる距離（図２０の符号「ｄ」）が増大するに連れて、低下するという結果が得ら れた。言い換えると、酸化物の保護効果は、デバイスの２つのＰ型部分の距離が 近いほど、良好である。しかしながら、先に述べたように、２つのＰ型領域の離 間距離を増大させることは、これらの間のピンチオフを増大させる傾向があり、 これにより、順方向バイアスでのすべての電流を阻止してしまうことになる。基 本的な計算によれば、ＵＭＯＳのＰ型及びＮ型部分における通常の使用可能なド ーピング濃度（例えば、Ｐ＝２×１０17ｃｍ-3、Ｎ＝２×１０17ｃｍ-3）に関し ては、２つのＰ型部分の距離が１．５ミクロンよりも小さい場合に、ピンチオフ が生じることが得られている。 しかしながら、１．５ミクロンの間隙を得ることには、現時点では幾つかの問 題が存在している。その第１は、処理の観点からみると、このような距離を物理 的に画定することは、トレンチの深さを約３ミクロンにエッチングする必要があ る。したがって、アルミをリアクティブ・イオン・エッチング（ＲＩＥ）用のマ スクとして通常の態様で使用する場合、少なくとも約６７５０Ａのアルミを理論 上必要とする。しかしながら、実際には、アルミ形成の厚み変動及びＲＩＥ中の エッチング速度の変動があるため、８０００Ａのアルミが安全マスク用として通 常必要となる。そして、アルミのマスクは、トレンチの側壁をまっすぐに保持す るために、リフトオフ技術により除去する必要がある。しかしながら、８０００ Ａのアルミをリフトオフすることは、技術的に困難であり、また、可能であると しても実行しない方が好ましい。 処理上の問題を最小化するために、上記のようにする代わりに、２つのＰ型層 の距離を１．５ミクロン以上に離間した場合、大きな離間距離により、構造中に 追加のＰ型層が含まれるための保護効果が低減してしまう。したがって、幾何学 的構造を適宜設計して、２つのＰ型層の距離を最小化するために、電流のピンチ オフの可能性を最小化し、かつマスキング及び深いトレンチをエッチングする際 の技術的困難を排除する必要がある。 よって、図２０に示した実施例においては、特にシリコン・カーバイド中のＵ ＭＯＳ及びＩＧＢＴが奏することができる長所を保持しつつ、電流のピンチオフ の可能性を最小化することができる絶縁ゲート構造を提供している。この実施例 においては、本発明はＵＭＯＳ電界効果トランジスタを構成し、該トランジスタ は、トレンチと、該トレンチの壁及び底部上のトレンチ酸化物を含んでいる。そ して、デバイスに高電圧が供給された場合の障害及びブレークダウン効果からト ランジスタのトレンチ酸化物を保護するために、保護領域がトレンチ酸化物の底 部の直下に形成されている。電流エンハンスメント層が、保護層とゲート絶縁構 造のチャネルとの間に形成されている。該電流エンハンスメント層は、トランジ スタのＮ型ドレイン領域の他の部分よりも高濃度にドーピングされていることが 好ましい。 図２０は、符号５０で示した、垂直型の金属酸化物半導体Ｐチャネル・エンハ ンスメント型電界効果トランジスタの形態の本発明を示している。該構造は、シ リコン・カーバイドの特質の作用効果を奏することができるよう設計されている が、本発明によれば、シリコン中のデバイス及びシリコン・カーバイド中のデバ イスの両方について、作用効果を奏することができるものである。しかしながら 、実施例の説明の以降の部分では、シリコン・カーバイドについて説明すること にする。 図２０は、本発明のＵＭＯＳ５０が、Ｎ型シリコン・カーバイド基板５１を備 え、そのＮ型シリコン・カーバイド・エピタキシャル層５２がこのＮ型基板上に ある。図２０がＮ＋とＮ−表示で図示しているように、好ましい実施形態におい ては、ドレイン・コンタクトと接触する基板５１は、エピタキシャル層５２より も重くドープすることにより、ドレインへの電流フローを増大（エンハンス）す る。理解されるように、ある環境の下では、単一基板で、基板５１とエピ層５２ の代わりとすることができる。しかし、このＮ＋／Ｎ−構造は、ある一定の電流 フロー利点を提供し、したがって一般的には好ましい。 Ｐ型エピタキシャル層５３は、ＵＭＯＳ５０のチャネル領域を形成し、そして Ｎ型ウエル５４はソースを形成する。図２０はまた、トレンチ５５と、そしてゲ ート酸化物５６を示しており、ゲート酸化物５６は、トレンチ５５の壁部５７と 底部６０を覆っている。前の実施形態におけるのと同じように、この発明は、酸 化物５６とＮ型エピタキシャル層５２との間に接地したＰ型領域６１を含み、そ してこれは、トレンチ５５内の酸化物５６をドレインに印加される大きな正電圧 による劣化又はブレークダウン効果から保護するため、ゲート・トレンチ５５の 底部６０と位置合わせしている。 しかし、この実施形態のＵＭＯＳは、さらに、電流エンハンスＮ型層６２、好 ましくはＮ＋型層を、接地したＰ型領域６１とＵＭＯＳ構造５０のＰ型チャネル 領域５３との間に備えている。この電流エンハンスＮ型層６２は、好ましくはＮ 型エピタキシャル層５２の残りの部分よりも高濃度にドーピングする。また、図 ２０は、ソース・コンタクト６３、ゲート・コンタクト６４及びドレイン・コン タクト６５を示している。 この電流エンハンスＮ型層６２をＰ型チャネル層５３の下に置くことにより、 本構造は、Ｐ型チャネル部分５３と接地したＰ型領域６１との間の距離がはるか に小さいときでも、電流ピンチオフを回避できる。例えば、図１のような構造に おける１．５ミクロン以下の距離（ｄ）で発生するピンチオフを実証する計算は 、０．１８ミクロンのような小さな距離に対して本発明を使用することにより、 ピンチオフを回避することができることを実証している。したがって、距離ｄを 幾分小さくすることができる場合、本構造の処理は、それに対応して容易に行う ことができ、しかも、同時にＰ型層６１の保護効果を強めることができる。 加えて、電流エンハンス層６２はまた、順方向バイアスでのドレイン抵抗を低 減するのにも役立つ。この追加のＮ型層６２がない場合、トレンチのコーナーの 底部からドレインに拡散する電流が、そのトレンチのコーナーのまわりに大きな 拡散抵抗を生成する。Ｎ型層６２を追加すると、その電流は、最初にＮ型層内で 横方向に流れ、そして次に下方へとドレインに流れることができ、これにより順 方向バイアスの下での拡散抵抗を最小限にあるいは排除することができる。 ＭＥＤＩＣＩ（登録商標）シミュレーション・システムを再び使って、本発明 のこの構造の振る舞いをチェックした。このシミュレーションは、Ｎ型電流エン ハンス層６２における約２×１０17ｃｍ-3の濃度で、しかも２つのＰ型部分５３ 及び６１との間の０．１８ミクロンの距離ｄにおいては、ピンチオフが発生せず 、順方向電流が約１０倍大きくなることを実証した。理解されるように、このド ーピング濃度とＮ型層６２のこの厚さとは、注意深く設計して、Ｎ型層６２が接 地したＰ型層６１の保護効果を実効上強めることができるようにする一方で、こ れと同時にＮ型領域５２の最大使用を逆電圧降下を阻止するために提供するよう にすべきである。 まとめると、Ｎ型層６２の追加は、少なくとも２つの目的に作用する。第１に 、これは、非常に小さな距離ｄに対してもピンチオフを防ぎ、これによってさら に、逆バイアスでの接地したＰ型層６１の保護効果を強化する。第２に、Ｎ型層 ６２は、順バイアスでのオン抵抗を低減する。上記のように、事前の２次元ＭＥ ＤＩＣＩ（登録商標）シミュレーションは、これら２つの利点を実証している。 処理の観点からは、Ｎ型層６２の追加は、比較的単純であり、これは、図２に 示したＵＭＯＳを作るのに使用する同一のマスク設計及びプロセスを使用しなが ら、もう１つのエピタキシャル層を単に成長させることを必要とするだけである 。 ある種の追加の細部として、好ましい実施形態においては、Ｎ型基板５１は、 代表的には、約２×１０19ｃｍ-3のキャリア濃度をもつ。Ｎ型エピタキシャル層 ５２は、一般的には、約２．５×１０15ｃｍ-3と約２×１０16ｃｍ-3との間のキ ャリア濃度をもつ。電流エンハンスＮ型エピタキシャル層６２は、好ましくは、 約２×１０17ｃｍ-3のキャリア濃度をもつ。Ｐ型エピタキシャル層５３と接地し たＰ型領域６１とは、代表的には、約２×１０17ｃｍ-3と約５×１０17ｃｍ-3と の間のキャリア濃度をもつ。先の実施形態に関して説明したのと同じように、半 導体がシリコン・カーバイドであるとき、接地したＰ型領域６１は、代表的には 、アルミニウム又はボロンをドープした注入領域である。加えて、シリコン・カ ーバイドの実施形態では、好ましいＮ型ドーパントは、窒素であり、そしてまた Ｐ型エピタキシャル層５３に対し好ましいドーパントもアルミニウムである。こ の構造がシリコンに形成するときには、好ましいＰ型ドーパントはボロンであり 、好ましいＮ型ドーパントは、リン、砒素、アンチモンである。 シリコン・カーバイドでの実施形態においては、Ｎ型ウエル５４及びＮ型基板 ５１に対するオーミック・コンタクト６３及び６５は、一般に、ニッケル及びニ ッケル合金からなるグループから選択し、一方、Ｐ型領域６１は、アルミニウム 及びアルミニウム合金、並びにコバルト・シリサイド（ＣｏＳｉ2）からなるグ ループから選択したオーミック・コンタクト（図示せず）を通して接地する。 別の面においては、本実施形態は、トレンチ５５の構造によって記述すること ができる。この構造は、トレンチ壁部５７と、トレンチ底部６０を形成する接地 したＰ型領域６１とからなっている。トレンチ壁部５７とトレンチ底部６０とは 、 ＵＭＯＳ５０のゲート酸化物５６により覆っわれている。酸化物５６の下のトレ ンチ壁部５７は、さらに、ソースのためのＮ＋ウエル５４と、このＮ＋ウエル５ ４の下に位置したチャネルのためのＰ型エピタキシャル層５３と、このＰ型エピ タキシャル層５３の下の電流エンハンスＮ型層６２と、そしてこの電流エンハン スＮ型層６２の下のＮ型ドレイン領域５２（基板５１と一緒に)からなっている 。その他の実施形態におけるのと同じように、Ｎ型ドレイン領域５２は、電流エ ンハンスＮ型層６２よりも高濃度にはドーピングしない。 別の実施形態においては、本発明は、シリコン・カーバイド中に形成する絶縁 ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）を構成し、二酸化シリコンをゲ ート絶縁体として備えている。このトランジスタは、第１の導電型のソースと、 ゲート酸化物に隣接した保護領域であってこのトランジスタの両端に印加される 大電圧による劣化又はブレークダウン効果からゲート酸化物を保護するためソー スとは反対の導電型を有する上記の保護領域と、そして第１導電型を有しかつ保 護領域と本トランジスタのソース領域との間に配置した電流エンハンス層と、を 有する。 図２１は、特に好ましいＩＧＢＴ実施形態を示しており、これは、全体を７０ で指示している。このＩＧＢＴ７０は、Ｐ型シリコン・カーバイド基板７１と、 Ｐ型基板７１上のＮ型シリコン・カーバイド・エピタキシャル層７２と、Ｎ型エ ピタキシャル層７２上のＰ型シリコン・カーバイド・エピタキシャル層７３と、 このＰ型エピタキシャル層７３中のＮ型ウエル７４と、そして全体を７５で指示 したゲート・トレンチとからなり、このゲート・トレンチは、Ｎ型ウエル７４と Ｐ型エピタキシャル層７３を貫通して延在し、そしてＮ型エピタキシャル層７２ 中で終端している。ゲート酸化物７６は、トレンチ７５の壁部及び底部上にあり 、そして各オーミック・コンタクト７７、８０及び８１を、それぞれゲート、ソ ース及びエミッタを定めるため、ゲート酸化物７６と、Ｎ型ウエル７４と、そし てＰ型基板７１とに対して形成する。 Ｐ型シリコン・カーバイド保護領域８２は、酸化物７６とＮ型エピタキシャル 層７２との間にあり、そしてこれは、ＩＧＢＴ７０の両端に印加される大きな正 電圧による劣化又はブレークダウン効果からトレンチ７５内の酸化物保護するた め、ゲート・トレンチ７５と位置合わせする。Ｎ型電流エンハンス層８３は、保 護領域８２とソース７４との間に配置する。 前の実施形態におけるのと同じように、Ｐ型保護領域８２は、好ましくは、ア ルミニウム、アルミニウム合金及びコバルト・シリサイドからなるグループから 選択したオーミック・コンタクトで接地し、そして、これは好ましくはイオン注 入により形成する。Ｎ型ウエル７４に対するオーミック・コンタクトは、好まし くは、ニッケル及びニッケル合金からなるグループから選択する。Ｎ型ウエル７ ４、Ｎ型エピタキシャル層７２、Ｎ型電流エンハンス層８３はすべて、好ましく は、窒素をドープし、そしてＰ型エピタキシャル層７３のための好ましいドーパ ントは、アルミニウム及びボロンからなるグループから選択する。その他の実施 形態におけるのと同じように、シリコン・カーバイドは、好ましくは、４Ｈ及び ６Ｈから成るグループから選択したポリタイプを有する。 図面及び明細書においては、本発明の代表的な好ましい実施形態を開示し、そ して特定の用語を用いたが、これらは、一般的な意味及び記述的意味においての み使用したものであって、限定目的のものではなく、本発明の範囲は、以下の請 求の範囲に示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 クーパー，ジェームズ・アルバート，ジュ ニアー アメリカ合衆国インディアナ州47906，ウ エスト・ラファイエット，カーバー・ロー ド 511 (72)発明者 タン，ジャン アメリカ合衆国インディアナ州27906，ウ エスト・ラファイエット，ニミッツ・ドラ イブ 136―14 【要約の続き】

Claims (1)

  1. 【特許請求の範囲】 １． 増大した最大電圧を実現するシリコン・カーバイドＵＭＯＳパワー・トラ ンジスタにおいて、 該パワー・トランジスタは、シリコン・カーバイド中に形成した金属酸化物半 導体のエンハンスメント型電界効果トランジスタであって、トレンチと、該トレ ンチの壁部及び底部上のトレンチ酸化物とを含むエンハンスメント型電界効果ト ランジスタを備え、 該エンハンスメント電界効果トランジスタは、 第１の導電型のソース及びドレインと、これとは逆の導電型のチャネル領域 とを有し、 前記エンハンスメント電界効果トランジスタの前記トレンチ酸化物の下にあ る領域であって、前記ドレインに印加される大電圧による劣化又はブレークダウ ン効果から前記トレンチ酸化物を保護するため、前記ソース及びドレインとは逆 の導電型を有する領域を備えている ことを特徴とするシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 ２． 請求項１記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、前記ソース及びドレインはＰ型であり、前記トレンチ酸化物の下の前記領 域はＮ型であることを特徴とするシリコン・カーバイドＵＭＯＳパワー・トラン ジスタ。 ３． 請求項１記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、該トランジスタは、 Ｎ型のシリコン・カーバイド基板と、 該Ｎ型基板上のＰ型のシリコン・カーバイド・エピタキシャル層と、 該Ｐ型エピタキシャル層中のＮ型ウエルと、 前記Ｎ型ウエル及び前記Ｐ型エピタキシャル層を貫通して前記Ｎ型基板まで延 在するゲート・トレンチと、 前記トレンチの壁部及び底部上のゲート酸化物と、 ゲートを定めるための前記ゲート酸化物に対するオーミック・コンタクトと、 ソースを定めるための前記Ｎ型ウエルに対するオーミック・コンタクトと、ドレ インを定めるための前記基板に対するオーミック・コンタクトと、 前記酸化物と前記Ｎ型基板との間にあり、かつ前記ゲート・トレンチの前記底 部と位置合わせしたＰ型シリコン・カーバイド領域であって、前記トレンチ内の 前記酸化物を、前記ドレインに印加される大きな正電圧による劣化又はブレーク ダウン効果から保護するための前記のＰ型シリコン・カーバイド領域と を含むことを特徴とするシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 ４． 請求項３記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、前記Ｎ型ウエルと前記Ｎ型基板とは、両方とも窒素をドープしたことを特 徴とするシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 ５． 請求項３記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、前記Ｎ型基板は、約２×１０16ｃｍ-3のキャリア濃度を有し、前記Ｐ型エ ピタキシャル層は、約５×１０17ｃｍ-3のキャリア濃度を有することを特徴とす るシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 ６． 請求項１記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、該トランジスタは、 Ｎ型のシリコン・カーバイド基板と、 該Ｎ型基板上のＮ型のシリコン・カーバイド・エピタキシャル層と、 該Ｎ型エピタキシャル層上のＰ型エピタキシャル層と、 該Ｐ型エピタキシャル層中のＮ型ウエルと、 前記Ｎ型ウエル及び前記Ｐ型エピタキシャル層を貫通して延在し、そして前記 Ｎ型エピタキシャル層内で終わるゲート・トレンチと、 前記トレンチの壁部及び底部上のゲート酸化物と、 ゲートを定めるための前記ゲート酸化物に対するオーミック・コンタクトと、 ソースを定めるための前記Ｎ型ウエルに対するオーミック・コンタクトと、ドレ インを定めるための前記基板に対するオーミック・コンタクトと、 前記酸化物と前記Ｎ型エピタキシャル層との間にあり、かつ前記ゲート・トレ ンチの前記底部と位置合わせしたＰ型領域であって、前記トレンチ内の前記酸化 物を、前記ドレインに印加される大きな正電圧による劣化又はブレークダウン効 果から保護するためのＰ型領域と を含むことを特徴とするシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 ７． 請求項３又は６に記載のシリコン・カーバイドＵＭＯＳパワー・トランジ スタにおいて、前記Ｐ型領域は接地されていることを特徴とするシリコン・カー バイドＵＭＯＳパワー・トランジスタ。 ８． 請求項６記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、前記Ｎ型基板は、前記Ｎ型エピタキシャル層よりもより高濃度にドープさ れていることを特徴とするシリコン・カーバイドＵＭＯＳパワー・トランジスタ 。 ９． 請求項６記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタにお いて、前記Ｎ型基板は、約２×１０19ｃｍ-3のキャリア濃度を有し、前記Ｎ型エ ピタキシャル層は、約２．５×１０15ｃｍ-3と約２×１０16ｃｍ-3との間のキャ リア濃度を有することを特徴とするシリコン・カーバイドＵＭＯＳパワー・トラ ンジスタ。 １０． 請求項１、３又は６に記載のシリコン・カーバイドＵＭＯＳパワー・ト ランジスタにおいて、前記シリコン・カーバイドは、４Ｈと６Ｈとからなるグル ープから選択されたポリタイプを有することを特徴とするシリコン・カーバイド ＵＭＯＳパワー・トランジスタ。 １１． 請求項６記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタに おいて、前記Ｐ型エピタキシャル層は約５×１０17ｃｍ-3のキャリア濃度を有し 、前記Ｐ型保護領域は約５×１０17ｃｍ-3のキャリア濃度を有することを特徴と するシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 １２． 請求項１、３又は６に記載のシリコン・カーバイドＵＭＯＳパワー・ト ランジスタにおいて、前記Ｐ型保護領域は、注入された領域であることを特徴と するシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 １３． 請求項６記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタに おいて、前記Ｐ型保護領域のためのドーパントは、アルミニウム及びボロンから なるグループから選択されることを特徴とするシリコン・カーバイドＵＭＯＳパ ワー・トランジスタ。 １４． 請求項３又は６記載のシリコン・カーバイドＵＭＯＳパワー・トランジ スタにおいて、前記Ｐ型領域は、前記Ｐ型エピタキシャル層から十分に隔置する ことにより、前記Ｐ型領域と前記Ｐ型エピタキシャル層との間の電流ピンチング 効果を最小限にすることを特徴とするシリコン・カーバイドＵＭＯＳパワー・ト ランジスタ。 １５． 請求項３又は６記載のシリコン・カーバイドＵＭＯＳパワー・トランジ スタにおいて、前記Ｎ型ウエル及び前記Ｎ型基板に対する前記オーミック・コン タクトは、ニッケル及びニッケル合金からなるグループから選択されることを特 徴とするシリコン・カーバイドＵＭＯＳパワー・トランジスタ。 １６． 請求項７記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタに おいて、前記接地したＰ型領域は、アルミニウム、アルミニウム合金及びコバル ト・シリサイドからなるグループから選択されたオーミック・コンタクトを通し て接地されていることを特徴とするシリコン・カーバイドＵＭＯＳパワー・トラ ンジスタ。 １７． 請求項６記載のシリコン・カーバイドＵＭＯＳパワー・トランジスタに おいて、前記Ｎ型エピタキシャル層は、窒素でドープしたことを特徴とするシリ コン・カーバイドＵＭＯＳパワー・トランジスタ。 １８． 請求項３又は６記載のシリコン・カーバイドＵＭＯＳパワー・トランジ スタにおいて、前記Ｐ型エピタキシャル層のためのドーパントは、アルミニウム 及びボロンからなるグループから選択されたことを特徴とするシリコン・カーバ イドＵＭＯＳパワー・トランジスタ。 １９． 請求項１、３又は６記載のシリコン・カーバイドＵＭＯＳパワー・トラ ンジスタにおいて、前記酸化物は、二酸化シリコンからなることを特徴とするシ リコン・カーバイドＵＭＯＳパワー・トランジスタ。 ２０． 増大した最大電圧を実現するシリコン・カーバイド絶縁ゲート・バイポ ーラ・パワー・トランジスタ（ＩＧＢＴ）であって、Ｐ型のシリコン・カーバイ ド基板と、該Ｐ型基板上のＮ型のシリコン・カーバイド・エピタキシャル層と、 該Ｎ型エピタキシャル層上のＰ型シリコン・カーバイド・エピタキシャル層と、 前記Ｐ型エピタキシャル層中のＮ型ウエルと、前記Ｎ型ウエル及び前記Ｐ型エピ タキシャル層を貫通して延在し、そして前記Ｎ型基板内で終わるゲート・トレン チと、前記トレンチの壁部及び底部上のゲート酸化物と、ゲートを定めるための 前記ゲート酸化物に対するオーミック・コンタクトと、ソースを定めるための前 記Ｎ型ウエルに対するオーミック・コンタクトと、エミッタを定めるための前記 基板に対するオーミック・コンタクトと、前記酸化物と前記Ｎ型エピタキシャル 層との間にあり、かつ前記ゲート・トレンチの前記底部と位置合わせしたＰ型シ リコン・カーバイド領域であって、前記トレンチ内の前記酸化物を、前記トラン ジスタに印加される大きな正電圧による劣化又はブレークダウン効果から保護す るためのＰ型シリコン・カーバイド領域と、からなるシリコン・カーバイド絶縁 ゲート・バイポーラ・パワー・トランジスタ。 ２１． 請求項２０記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記Ｐ型領域は接地されていることを特徴とするシリコン・カーバイ ドＩＧＢＴパワー・トランジスタ。 ２２． 請求項２０記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記Ｐ型領域は、注入された領域であることを特徴とするシリコン・ カーバイドＩＧＢＴパワー・トランジスタ。 ２３． 請求項２０記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記Ｐ型領域は、前記Ｐ型エピタキシャル層から十分に離間設置する ことにより、前記Ｐ型領域と前記Ｐ型エピタキシャル層との間の電流ピンチング 効果を最小化することを特徴とするシリコン・カーバイドＩＧＢＴパワー・トラ ンジスタ。 ２４． 請求項２０記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記Ｎ型ウエル及び前記Ｎ型基板に対する前記オーミック・コンタク トは、ニッケル及びニッケル合金からなるグループから選択されることを特徴と するシリコン・カーバイドＩＧＢＴパワー・トランジスタ。 ２５． 請求項２１記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記接地したＰ型領域は、アルミニウム、アルミニウム合金及びコバ ルト・シリサイドからなるグループから選択されたオーミック・コンタクトを介 して接地されていることを特徴とするシリコン・カーバイドＩＧＢＴパワー・ト ランジスタ。 ２６． 請求項２０記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記Ｎ型ウエル及び前記Ｎ型基板は、両方とも窒素でドープし、前記 Ｐ型エピタキシャル層のためのドーパントは、アルミニウム及びボロンからなる グループから選択されることを特徴とするシリコン・カーバイドＩＧＢＴパワー ・トランジスタ。 ２７． 請求項２０記載のシリコン・カーバイドＩＧＢＴパワー・トランジスタ において、前記シリコン・カーバイドは、４Ｈと６Ｈとからなるグループから選 択したポリタイプを有することを特徴とするシリコン・カーバイドＩＧＢＴパワ ー・トランジスタ。 ２８． 請求項１、３又は６記載のＵＭＯＳパワー・トランジスタにおいて、該 トランジスタはさらに、前記保護領域とは逆の導電型を有し、かつ前記保護領域 と前記ＵＭＯＳ構造の前記チャネルとの間に配置した電流エンハンス層を含んで いることを特徴とするＵＭＯＳパワー・トランジスタ。 ２９． 請求項２８記載のＵＭＯＳパワー・トランジスタにおいて、前記電流エ ンハンス層は、前記トランジスタの前記ドレイン領域の残りの部分よりもより高 濃度にドープしたことを特徴とするＵＭＯＳ。 ３０． 請求項２０記載のシリコン・カーバイドＩＧＢＴにおいて、さらに、前 記保護領域と前記トランジスタの前記ソース領域との間に配置したＮ型電流エン ハンス層を含むことを特徴とするシリコン・カーバイドＩＧＢＴ。 ３１． 請求項２０記載のシリコン・カーバイド絶縁ゲート・バイポーラ・パワ ー・トランジスタにおいて、前記ゲート絶縁体は、二酸化シリコンからなること を特徴とするシリコン・カーバイド絶縁ゲート・バイポーラ・パワー・トランジ スタ。
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