JPWO2016199546A1 - 電力用半導体装置 - Google Patents

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Abstract

保護拡散領域（１１）は、終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）とを有する。終端拡散領域（１２）と第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は第１間隔（ＳＰ１）よりも大きい。第１導電型の電流拡散層（３０）は、第１の保護拡散領域（１１Ａ）と第２の保護拡散領域（１１Ｂ）との間に位置しドリフト層（２）の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層（３１）と、第１の保護拡散領域（１１Ａ）と終端拡散領域（１２）との間に位置する第２の電流拡散層（３２Ｖ）とを有する。第２の電流拡散層（３２Ｖ）は、電流拡散層（３１）の不純物濃度よりも低い不純物濃度を有する領域を含む。

Description

本発明は、電力用半導体装置に関し、特に、ワイドバンドギャップ半導体を用いたトレンチゲート型電力用半導体装置に関するものである。
半導体スイッチング素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）といった絶縁ゲート型の電力用半導体装置が広く使用されている。その典型的ものにおいては、ゲート電極に閾値電圧以上の電圧を印加することでチャネルを形成することにより、スイッチング素子のオン状態が得られる。特にトレンチゲート型のものにおいては、半導体層にトレンチが形成されており、このトレンチの側面のベース領域がチャネルとして利用される。これによりチャネル幅密度が向上するので、セルピッチの縮小が可能となり、よってデバイス性能を向上させることができる。
半導体スイッチング素子のための半導体材料としては、高耐圧化および低損失化を目的に、近年、ワイドバンドギャップ半導体が注目されている。ワイドバンドギャップ半導体は、特に１ｋＶ程度あるいはそれ以上の高電圧を扱う技術分野への適用が有望視されている。ワイドバンドギャップ半導体としては、ＳｉＣの他、たとえば窒化ガリウム（ＧａＮ）系材料またはダイヤモンドなどがある。ワイドバンドギャップ半導体を用いたトレンチゲート型の炭化珪素半導体装置においては、シリコン酸化膜などのゲート絶縁膜の絶縁破壊電界強度と、ベース領域とドリフト層との間のｐｎ接合におけるアバランシェ電界強度とが、おおよそ同程度となりやすい。よって耐圧を高めるためには、それら両方への配慮が求められる。
電力用半導体装置のうち縦型のものとして、ゲート電極で区切られた複数の単位セルが並列に接続された構成を有するものがある。単位セルの配置パターンによって、半導体装置を分類することができる。代表的なものとしてセル型およびストライプ型がある。セル型における１つの単位セルは、正方形状のパターンに形成されたソース領域と、その周囲を取り囲むゲートトレンチとを有している。ストライプ型においては、ソース領域が細長いストライプ状のパターンに形成され、この２つのパターンの間にゲートトレンチが配設される。複数の単位セルにより、半導体素子として機能する素子領域が構成され、その周囲には終端領域が設けられる。
素子領域のうち終端領域と隣り合う外周部分と、その内側部分とでは、周囲の構成が異なることから電界の状態が相違する。このため、逆バイアス印加時に電界強度が外周部分において特に高くなることがある。半導体装置の耐圧は個々のセルの耐圧のうち最も低いものによって決まるため、外周部分のセルも内側部分のセルと同等の耐圧を有することが望まれる。そこで、外周部分のセルの耐圧を高めるための構造が検討されている。たとえば特開２００５−３２２９４９号公報（特許文献１）によれば、素子領域から終端領域にまでトレンチが延伸されることで、素子領域の外周部分における高電界の発生を防止している。これによりゲート絶縁膜の破壊が防止されることで、半導体装置の耐圧が向上する。
上記技術の他、ＳｉＣ半導体装置におけるゲート絶縁膜の破壊を防止するために、ドリフト層の導電型と反対の導電型を有する拡散領域をトレンチよりも深い位置に設ける技術が数多く開示されている。たとえば国際公開第９８／３５３９０号（特許文献２）によれば、ゲートトレンチの底部に、ドレイン領域と反対の導電型の保護領域が形成される。また特開２００９−１９４０６５号公報（特許文献３）によれば、ｎ−ドリフト層のうちｐ型ベース領域よりも下方位置において、ゲートトレンチと直交する向きにｐ型ディープ層が形成される。また特開２０１２−１７８５３６号公報（特許文献４）によれば、ｎ−ドリフト層に達するソーストレンチが炭化珪素半導体内に形成され、ソーストレンチ底部にｐ型のソース耐圧保持領域が形成される。これらの拡散領域は、ＭＯＳＦＥＴのオフ時に、ゲート電極のトレンチ底部への電界集中を緩和する働きをする。これによりスイッチング素子の耐圧が高められる。
スイッチング素子に望まれる重要な特性として、耐圧の高さと共に、オン抵抗の低さがある。上述した国際公開第９８／３５３９０号（特許文献２）によれば、トレンチゲート型の炭化珪素半導体装置において、ｐ型のベース領域とｎ型のドリフト層との間に、ドリフト層の不純物濃度よりも高い不純物濃度を有するｎ型の電流拡散層が設けられる。電流拡散層を設けることで、トレンチ側面のベース領域に形成されるチャネルを電流が通った後、電流拡散層を介して電流が横方向に広く拡散して流れる。これにより、オン抵抗を低減することができる。
特開２００５−３２２９４９号公報 国際公開第９８／３５３９０号 特開２００９−１９４０６５号公報 特開２０１２−１７８５３６号公報
トレンチゲート型の炭化珪素半導体装置において、素子領域に位置するゲート電極をゲートパッドに電気的に接続するために、終端領域にもトレンチを設け、その内部へゲート電極を延ばすことが考えられる。かかる場合、ゲート電極へ外部から電圧を印加するために、ゲート電極を半導体層の表面に引き出す構造が必要となる。この構造を設けることができるよう、素子領域のうち終端領域に隣接する部分である外周部分のセルの幅を、素子領域の内側部分のセルの幅に比して、大きくすることが必要となる。それに伴って、または他の設計上の理由により、素子領域の外周部分において、耐圧を高めるために配置された拡散領域間の間隔も大きくなってしまうことがある。
本発明者らの検討によれば、拡散領域間の間隔が大きい箇所は、電力用半導体装置の耐圧の低下の原因となる。具体的には、この箇所にアバランシェ電流が集中することで熱破壊が生じ得る。これにより半導体装置の耐圧が低下し得る。
本発明は以上のような課題を解決するためになされたものであり、その目的は、低いオン抵抗と、高い耐圧とを有する電力用半導体装置を提供することである。
本発明の一の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域およびソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面および底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、電流拡散層は、第１の保護拡散領域と第２の保護拡散領域との間に位置しドリフト層の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層と、第１の保護拡散領域と終端拡散領域との間に位置する第２の電流拡散層と、を有し、第２の電流拡散層は、第１の電流拡散層の不純物濃度よりも低い不純物濃度を有する領域を含む。
本発明の他の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域およびソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面および底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、保護拡散領域は、第１間隔に直交する方向において、第１間隔が設けられた領域を挟みかつ第３間隔を介して配置された部分と、第２間隔に直交する方向において、第２間隔が設けられた領域を挟みかつ第４間隔を介して配置された部分と、を有し、第４間隔は第３間隔よりも小さい。
本発明のさらに他の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域及びソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面及び底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、電流拡散層は、第１の保護拡散領域と第２の保護拡散領域との間に位置しドリフト層の不純物濃度よりも高い不純物濃度を有し、ドリフト層とベース領域とは、断面視において、第１の保護拡散領域と終端拡散領域との間で直接接している。
本発明のさらに他の局面に従う電力用半導体装置は、ワイドバンドギャップ半導体からなる第１導電型のドリフト層と、素子領域において、ドリフト層の上部に形成された第２導電型のベース領域と、ベース領域の上部に形成された第１導電型のソース領域と、ベース領域およびソース領域を貫通し、ドリフト層に達するように形成された素子トレンチの側面および底面に形成されたゲート絶縁膜と、素子トレンチの内部にゲート絶縁膜を介して形成されたゲート電極と、素子領域におけるドリフト層内に、素子トレンチよりも深い位置に形成された第２導電型の保護拡散領域と、ベース領域の下部に形成された第１導電型の電流拡散層と、素子領域を囲む終端領域において、側面がベース領域に接する終端トレンチ内に、絶縁膜を介して形成され、ゲート電極と電気的に接続されたゲート引き出し電極と、終端領域において、終端トレンチよりも深い位置に形成された第２導電型の終端拡散領域と、を備え、断面視において、保護拡散領域は、素子領域内で終端領域に最も近い場所に配置された第１の保護拡散領域と、第１の保護拡散領域と第１間隔を介して配置された第２の保護拡散領域と、を有し、終端拡散領域と第１の保護拡散領域との間の距離である第２間隔は、第１間隔よりも大きく、電流拡散層は、第１の保護拡散領域と第２の保護拡散領域との間に位置しドリフト層の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層と、第１の保護拡散領域と終端拡散領域との間に位置し第１の電流拡散層の厚さと同じ厚さを有する第２の電流拡散層と、を有し、第２の電流拡散層は、第１の電流拡散層よりも深く位置する領域を有する。
本発明の一の局面に従う電力用半導体装置によれば、終端領域近傍に位置する第２の電流拡散層は、第１の電流拡散層の不純物濃度よりも低い不純物濃度を有する領域を含む。言い換えれば、この領域の不純物濃度よりも第１の電流拡散層の不純物濃度の方が高い。このように高い不純物濃度を有する第１の電流拡散層によって、電力用半導体装置がオン状態にある際に、素子領域において、その終端領域近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、上述したように第２の電流拡散層が低い不純物濃度を有する領域を含むことにより、電力用半導体素子が逆バイアス状態にある際に、第１および第２の保護拡散領域の間の間隔に比して第１の保護拡散領域と終端拡散領域との間の間隔が大きいことに起因した第１の保護拡散領域と終端拡散領域との間におけるｐｎ接合面からドリフト層中への空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有する電力用半導体装置が得られる。
本発明の他の局面に従う電力用半導体装置によれば、電流拡散層によって、電力用半導体装置がオン状態にある際に、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、第４間隔が第３間隔よりも小さくされていることにより、半導体装置が逆バイアス状態にある際に、第２間隔が第１間隔よりも大きいことに起因しての空乏層の伸展の不足を補うことができる。言い換えれば、第４間隔に沿った空乏層の伸展により、第２間隔に沿った空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。
本発明のさらに他の局面に従う電力用半導体装置によれば、ドリフト層の不純物濃度よりも高い不純物濃度を有する電流拡散層が、第１の保護拡散領域と第２の保護拡散領域との間に位置する。よって、電力用半導体装置がオン状態にある際に、素子領域において、その終端領域近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、第１の保護拡散領域と終端拡散領域との間では、ドリフト層とベース領域とが直接接している。これにより、電力用半導体素子が逆バイアス状態にある際に、第１および第２の保護拡散領域の間の間隔に比して第１の保護拡散領域と終端拡散領域との間の間隔が大きいことに起因した第１の保護拡散領域と終端拡散領域との間におけるｐｎ接合面からドリフト層中への空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有する電力用半導体装置が得られる。
本発明のさらに他の局面に従う電力用半導体装置によれば、終端領域近傍に位置する第２の電流拡散層は、第１の電流拡散層よりも深く位置する領域を含む。言い換えれば、この領域よりも第１の電流拡散層の方が浅く位置している。このように浅く位置する第１の電流拡散層によって、電力用半導体装置がオン状態にある際に、素子領域において、その終端領域近傍を除き、電流が横方向に効果的に拡散される。その結果、低いオン抵抗が得られる。一方で、上述したように第２の電流拡散層が深く位置する領域を含むことにより、電力用半導体素子が逆バイアス状態にある際に、第１および第２の保護拡散領域の間の間隔に比して第１の保護拡散領域と終端拡散領域との間の間隔が大きいことに起因した第１の保護拡散領域と終端拡散領域との間におけるｐｎ接合面からドリフト層中への空乏層の伸展の不足を補うことができる。よって、第１の保護拡散領域と終端拡散領域との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有する電力用半導体装置が得られる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における電力用半導体装置の素子領域および終端領域を概略的に示す平面図である。 図１の破線範囲ＩＩの拡大図である。 図２の線ＩＩＩ−ＩＩＩに沿う概略断面図である。 比較例の電力用半導体装置の逆バイアス時の空乏層の伸展を例示する断面図である。 図３の電力用半導体装置の逆バイアス時の空乏層の伸展を例示する断面図である。 図３の電力用半導体装置の製造方法の第１工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第２工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第３工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第４工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第５工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第６工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第７工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第８工程を概略的に示す断面図である。 図３の電力用半導体装置の製造方法の第９工程を概略的に示す断面図である。 図３の電力用半導体装置の第１の変形例を示す断面図である。 図３の電力用半導体装置の第２の変形例を示す断面図である。 本実施の形態２における電力用半導体装置の構成を概略的に示す断面図である。 図１７の電力用半導体装置の変形例を示す断面図である。 本実施の形態３における電力用半導体装置の構成を概略的に示す断面図である。 本実施の形態４における電力用半導体装置の構成を概略的に示す断面図である。 本実施の形態５における電力用半導体装置の構成を概略的に示す断面図である。 本実施の形態６における電力用半導体装置の構成を概略的に示す断面図である。 図２２の電力用半導体装置の、電流拡散層が設けられた深さ位置での断面図である。 本実施の形態７における電力用半導体装置の構成を概略的に示す断面図である。 図２４の電力用半導体装置の、電流拡散層が設けられた深さ位置での断面図である。 図２４の電力用半導体装置の、保護領域が設けられた深さ位置での断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。
＜実施の形態１＞
図１は、本実施の形態のＭＯＳＦＥＴ５０１（電力用半導体装置）が有する素子領域１００および終端領域２００を概略的に示す平面図である。図２は、図１の破線範囲ＩＩの拡大図である。
素子領域１００は、ＭＯＳＦＥＴ素子（半導体スイッチング素子）として働く領域である。終端領域２００は素子領域１００を囲んでいる。ＭＯＳＦＥＴ５０１は、半導体チップであり、全体として概ね四角形状を有している。終端領域２００には、ゲート電圧の入力のためのゲートパッド３７が設けられている。四角形状を用いることにより、ダイシングによるチップ化がしやすくすることができたり、ゲートパッド３７がＭＯＳＦＥＴ全体に占める面積を小さくすることができたりする。ＭＯＳＦＥＴ５０１は、終端領域２００においてゲート引き出し電極７Ｐを有している。ゲート引き出し電極７Ｐは、図２に示すように、ゲート電極７とつながっている。これによりゲート引き出し電極７Ｐはゲート電極７と電気的に接続されている。なお図１ではゲート引き出し電極７Ｐは素子領域１００を完全に囲んでいるが、必ずしもそのように配置される必要はなく、ゲートパッド３７に接続されていればよい。
図３は、図２の線ＩＩＩ−ＩＩＩに沿う概略断面図である。素子領域１００にはセル構造が設けられている。具体的には、素子領域１００には、素子領域１００のうち最も外周部分に位置する外周セル領域１０２と、その内側に位置する活性セル領域１０１とを有する複数のセル領域が設けられている。各セル領域は、ＭＯＳＦＥＴ素子としての機能を有する単位領域である。
ＭＯＳＦＥＴ５０１は、ｎ型（第１導電型）のＳｉＣ基板１と、エピタキシャル層２０と、ゲート絶縁膜６と、絶縁膜６Ｐと、ゲート電極７と、ゲート引き出し電極７Ｐと、ソース電極９と、ドレイン電極１０と、層間絶縁膜８とを有している。ＳｉＣ基板１およびエピタキシャル層２０の各々は、素子領域１００および終端領域２００にまたがっている。エピタキシャル層２０は、ｎ型のドリフト層２と、ｎ型の電流拡散層３０と、ｐ型（第１導電型と異なる第２導電型）のｐベース領域３と、ｎ型のソース領域４と、ｐ型の保護拡散領域１１と、ｐ型の終端拡散領域１２とを有している。
ドリフト層２はＳｉＣ基板１上に設けられている。電流拡散層３０は、ｐベース領域３の下部に形成されており、ドリフト層２上に位置している。電流拡散層３０は、ｐベース領域３と接するｐｎ接合面ＪＦを有している。ｐベース領域３は、素子領域１００において、ドリフト層２の上部に電流拡散層３０を介して設けられている。ソース領域４はｐベース領域３の上部に設けられている。
エピタキシャル層２０には、素子領域１００に位置する素子トレンチＴＲ１が設けられている。素子トレンチＴＲ１は、ドリフト層２と、電流拡散層３０と、ｐベース領域３と、ソース領域４とに接する側面を有している。素子トレンチＴＲ１は、ｐベース領域３およびソース領域４を貫通しドリフト層２に達するように形成されている。またエピタキシャル層２０には、終端領域２００に位置する終端トレンチＴＲ２が設けられている。本実施の形態においては、終端トレンチＴＲ２も、素子領域１００のドリフト層２と電流拡散層３０とｐベース領域３とソース領域４とに接する側面を有している。終端トレンチＴＲ２の内周側面（図３における左側面）は、素子領域１００と終端領域２００との境界に対応している。
保護拡散領域１１は、素子領域１００におけるドリフト層２内に設けられており、素子トレンチＴＲ１よりも深い位置に形成されている。本実施の形態においては、素子トレンチＴＲ１は、保護拡散領域１１に覆われた底面を有している。保護拡散領域１１は、図３の断面視、すなわちエピタキシャル層２０の厚さ方向に平行な断面視、において、素子領域１００内で終端領域２００に最も近い場所に配置された保護拡散領域１１Ａ（第１の保護拡散領域）と、保護拡散領域１１Ａと間隔ＳＰ１（第１間隔）を介して配置された保護拡散領域１１Ｂ（第２の保護拡散領域）とを有する。
終端拡散領域１２は、終端領域２００に設けられており、終端トレンチＴＲ２よりも深い位置に形成されている。本実施の形態においては、終端トレンチＴＲ２は、終端拡散領域１２に覆われた底面を有している。図３の断面視において、終端拡散領域１２と保護拡散領域１１Ａとの間の距離である間隔ＳＰ２（第２間隔）は、間隔ＳＰ１よりも大きい。
図３の断面視において、複数の素子トレンチＴＲ１は、互いに間隔ＳＰ１とおおよそ同様の間隔を空けて位置している。終端トレンチＴＲ２は、素子トレンチＴＲ１から間隔ＳＰ２とおおよそ同様の間隔を空けて位置している。
電流拡散層３０は、電流拡散層３１（第１の電流拡散層）と、電流拡散層３２Ｖ（第２の電流拡散層）とを有する。電流拡散層３１は、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に位置しており、ドリフト層２の不純物濃度よりも高い不純物濃度を有する。一方、電流拡散層３２Ｖ（図３において破線で示されている）は、ドリフト層２の不純物濃度と等しい不純物濃度を有し、保護拡散領域１１Ａと終端拡散領域１２との間に位置する。つまり、本実施の形態における電流拡散層３２Ｖは、保護拡散領域１１Ａと終端拡散領域１２との間においてｐベース領域３の下部に位置する領域であって、かつ電流拡散層３１と同じ厚さを有する仮想的な領域によって定義される。よって電流拡散層３２Ｖの全領域は、電流拡散層３１の不純物濃度よりも低い不純物濃度を有する。なお、より直接的に言い換えれば、本実施の形態において、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間では、ドリフト層２とベース領域３との間にドリフト層２よりも高い不純物濃度を有する電流拡散層が設けられ、保護拡散領域１１Ａと終端拡散領域１２との間では、ドリフト層２よりも高い不純物濃度を有する電流拡散層が存在せず、ドリフト層２とｐベース領域３とが直接接している。
上記構成によりｐｎ接合面ＪＦ上における電流拡散層３０の不純物濃度は、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に比して、保護拡散領域１１Ａと終端拡散領域１２との間において低くなっている。
ドリフト層２はワイドバンドギャップ半導体からなる。好ましくは電流拡散層３０もワイドバンドギャップ半導体からなる。より好ましくはエピタキシャル層２０全体がワイドバンドギャップ半導体からなる。ワイドバンドギャップ半導体として本実施の形態においてはＳｉＣが用いられる。
ゲート絶縁膜６は、素子トレンチＴＲ１の底面および側面に形成されている。絶縁膜６Ｐは、終端領域２００において終端トレンチＴＲ２の底面および側面に形成された部分と、素子領域１００においてエピタキシャル層２０上に位置する部分とを有する。ゲート電極７は、素子トレンチＴＲ１の内部にゲート絶縁膜６を介して設けられている。ゲート引き出し電極７Ｐは、終端トレンチＴＲ２内に絶縁膜６Ｐを介して設けられている。ゲート引き出し電極７Ｐは、終端トレンチＴＲ２の中から外へ素子領域１００に向かって延びている部分を有している。これによりゲート引き出し電極７Ｐは、ゲートパッド３７（図１）と容易に接続され得る構造を有している。この構造を設けるため、図３の断面視において、外周セル領域１０２の幅は活性セル領域１０１の幅よりも大きくされている。このため、図２の平面視において、活性セル領域１０１は正方形状を有しているところ、外周セル領域１０２は、素子領域１００と終端領域２００とが隣り合う方向に沿って延びる長辺を有する長方形状を有している。
次に比較例（図４）のＭＯＳＦＥＴ５０１Ｐについて説明する。ＭＯＳＦＥＴ５０１Ｐにおいては、保護拡散領域１１Ａおよび終端拡散領域１２の間に、電流拡散層３１と同じ不純物濃度を有する領域のみからなる電流拡散層３２が設けられている。ＭＯＳＦＥＴ５０１Ｐに逆バイアス電圧が印加されると、ｐｎ接合面ＪＦ、保護拡散領域１１および終端拡散領域１２の各々からドリフト層２へ向かって空乏層ＤＬが伸展する。ｐｎ接合面ＪＦからの空乏化は、保護拡散領域１１および終端拡散領域１２から延びる空乏層を押し下げる効果がある。また保護拡散領域１１および終端拡散領域１２からは、深さ方向だけでなく横方向にも空乏化が進む。伸展した空乏層ＤＬによって逆バイアス電圧が保持される。
ドリフト層２の不純物濃度に比して高い不純物濃度を有する電流拡散層３１および３２は、空乏層ＤＬの伸展の抑制作用を有している。一方で、狭い間隔ＳＰ１（図３）で位置する保護拡散領域１１ＡおよびＢの間では、保護拡散領域１１Ａおよび１１Ｂからの空乏化により空乏層ＤＬの伸展が促進されるので、上述した抑制作用が少なくとも部分的に相殺される。しかしながら、広い間隔ＳＰ２（図３）で位置する保護拡散領域１１Ａおよび終端拡散領域１２の間では、保護拡散領域１１Ａおよび終端拡散領域１２からの空乏化の作用がこれらから遠い部分には及びにくく、よって上述した抑制作用により空乏層ＤＬの伸展が抑制される。この結果、ｐｎ接合面ＪＦからの空乏層ＤＬの伸展深さを、保護拡散領域１１Ａおよび１１Ｂの間において深さＥＴ１、保護拡散領域１１Ａおよび終端拡散領域１２の間において深さＥＴ２Ｐとすると、ＥＴ２Ｐ＜ＥＴ１となる。このため逆バイアス電圧が大きくなると、保護拡散領域１１Ａおよび１１Ｂの間の箇所よりも先に、保護拡散領域１１Ａおよび終端拡散領域１２の間の箇所において、アバランシェが発生する。この電圧がＭＯＳＦＥＴ５０１Ｐの耐圧の上限を規定する。
図５を参照して、これに対して本実施の形態のＭＯＳＦＥＴ５０１によれば、保護拡散領域１１Ａおよび終端拡散領域１２の間の電流拡散層３２Ｖは、電流拡散層３１と異なり、ドリフト層２の不純物濃度と同じ不純物濃度を有する。これにより、保護拡散領域１１Ａおよび終端拡散領域１２の間では、電流拡散層３０による空乏層ＤＬの伸展の抑制作用がない。よって保護拡散領域１１Ａおよび終端拡散領域１２の間におけるｐｎ接合面ＪＦからの空乏層ＤＬの伸展深さＥＴ２を、深さＥＴ１とおおよそ同程度またはそれ以上とすることができる。これにより、保護拡散領域１１Ａおよび終端拡散領域１２の間における、アバランシェに起因した耐圧低下を避けることができる。言い換えれば、ＭＯＳＦＥＴ５０１内での耐圧のアンバランスを解消することができる。これによりＭＯＳＦＥＴ５０１の耐圧を高めることができる。
次に、ＭＯＳＦＥＴ５０１の製造方法について、以下に説明する。
図６を参照して、まず、ＳｉＣ基板１が準備される。たとえば、４Ｈのポリタイプを有するＳｉＣから作られた、ｎ型で低抵抗のＳｉＣ基板１が準備される。ＳｉＣ基板１の第１の主面（図中、上面）上でのエピタキシャル成長により、ＳｉＣ基板１上に、ｎ型のエピタキシャル層２０が形成される。エピタキシャル成長は、たとえば化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行い得る。エピタキシャル層２０は、たとえば、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のドナー不純物濃度と、５μｍ以上１００μｍ以下の厚さとを有している。
図７を参照して、エピタキシャル層２０の表層部にアクセプタとして所定のドーパントをイオン注入することにより、ｐベース領域３が形成される。アクセプタは、たとえばアルミニウム（Ａｌ）またはボロン（Ｂ）である。イオン注入の深さは、エピタキシャル層２０の厚さを超えない範囲で、たとえば０．５〜３μｍ程度とされる。アクセプタ濃度は、エピタキシャル層２０のドナー濃度よりも高くされる。このとき、エピタキシャル層２０においてアクセプタの注入深さよりも深い領域はドリフト層２となる。
次に、エピタキシャル層２０の上面に注入マスク（図示せず）が形成される。この注入マスクを用いて、ドナーとして所定のドーパントがドリフト層２の上部にイオン注入される。このイオン注入によりドリフト層２の上部に電流拡散層３１が形成され、残部が電流拡散層３２Ｖおよびドリフト層２となる。言い換えれば、ドリフト層２の上部に、ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層３１と、ドリフト層２の不純物濃度と同じ不純物濃度を有する電流拡散層３２Ｖとを有する電流拡散層３０が設けられる。電流拡散層３１の端の位置は、図３を参照して、活性セル領域１０１の最外周の素子トレンチＴＲ１における外周方向の側壁よりも内側、かつ、内周方向の側壁よりも外側とされる。電流拡散層３１の端の位置は、注入マスクのパターンによって調整することができる。注入マスクのパターンは、注入マスクのパターニングのためのフォトリソグラフィに用いるフォトマスクのパターンによって調整することができる。イオン注入後、注入マスクが除去される。
次に、エピタキシャル層２０の上面に別の注入マスク（図示せず）が形成される。次に、ドナーとして所定のドーパントをイオン注入することにより、ソース領域４が形成される。ソース領域４は、上面視において、この後形成されるゲート電極７のレイアウトに対応する格子状のパターンで形成される。これにより、ゲート電極７が形成されたとき、ゲート電極７の両側にソース領域４が配設される。ソース領域４のドナーは、たとえば窒素（Ｎ）またはリン（Ｐ）である。このドナーのイオン注入深さは、ｐベース領域３の厚さより浅くされる。またこのドナーの不純物濃度は、ｐベース領域３のアクセプタ濃度よりも高くされ、たとえば１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とされる。イオン注入後、注入マスクが除去される。
なおｐベース領域３、電流拡散層３０、およびソース領域４を形成する工程の順番は任意であり、最終的に図７に示される構造が得られればよい。
図８を参照して、後述するハードマスクを形成するために、エピタキシャル層２０の上面に、まずシリコン酸化膜１５が形成される。シリコン酸化膜１５の厚さは、たとえば１μｍ〜２μｍ程度である。その上にレジストマスク１４が形成される。レジストマスク１４には、フォトリソグラフィ技術により、素子トレンチＴＲ１および終端トレンチＴＲ２（図３）の形成領域が開口されたパターンが付与される。素子トレンチＴＲ１および終端トレンチＴＲ２（図２）が格子状のパターンを有するので、レジストマスク１４はそれが反転された、マトリクス状のパターンを有している。上記パターンは、外周セル領域１０２に対応する長方形状（図２参照）を囲む開口を有している。
図９を参照して、レジストマスク１４を用いた反応性イオンエッチング（ＲＩＥ）処理（図中、矢印参照）により、シリコン酸化膜１５がパターニングされる。言い換えれば、レジストマスク１４のパターンがシリコン酸化膜１５に転写される。これによりシリコン酸化膜１５からハードマスク１３が形成される。その後、レジストマスク１４が除去される。
図１０を参照して、ハードマスク１３を用いたＲＩＥ処理によりエピタキシャル層２０に、ソース領域４、ｐベース領域３および電流拡散層３０を貫通するトレンチが形成される。すなわち、素子トレンチＴＲ１および終端トレンチＴＲ２が形成される。素子トレンチＴＲ１および終端トレンチＴＲ２の深さは、電流拡散層３０の深さ以上であり、たとえば１．０μｍ〜６．０μｍ程度とされる。
図１１を参照して、素子トレンチＴＲ１および終端トレンチＴＲ２を露出するパターン、すなわち、レジストマスク１４のパターンと同様に一部が欠けたマトリクス状のパターン、を有する注入マスク１６が形成される。注入マスク１６を用いたイオン注入により、素子トレンチＴＲ１および終端トレンチＴＲ２のそれぞれの底部に保護拡散領域１１および終端拡散領域１２が形成される。その後、注入マスク１６が除去される。
なお、注入マスク１６の形成を省略し、代わりにハードマスク１３が用いられてもよい。これにより製造工程の簡略化およびコスト削減を図ることができる。この場合、素子トレンチＴＲ１および終端トレンチＴＲ２の形成のためのＲＩＥ処理完了時に、イオン注入マスクとして機能するのに必要な厚さをハードマスク１３が有している必要がある。この時点でのハードマスク１３の厚さは、最初に形成されるシリコン酸化膜１５の厚さと、ＲＩＥの条件とにより調整することができる。
次に、注入された不純物を電気的に活性化するために、熱処理装置を用いてアニールが行われる。このアニールは、たとえば、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中または真空中で、１３００〜１９００℃程度の温度で、３０秒〜１時間程度の時間で行われる。
図１２を参照して、素子トレンチＴＲ１および終端トレンチＴＲ２の底面および側面を含む、エピタキシャル層２０の上面全面に、ゲート絶縁膜６および絶縁膜６Ｐ（図３）となる部分を有するシリコン酸化膜６Ａ（絶縁膜）が形成される。この形成は、熱酸化法または堆積法のいずれによるものであってもよい。次に、シリコン酸化膜６Ａ上に、ゲート電極７およびゲート引き出し電極７Ｐ（図３）となる部分を有するポリシリコン膜７Ａ（導体膜）が形成される。この形成は、たとえば減圧ＣＶＤ法により行い得る。次に、ポリシリコン膜７Ａのうち、ゲート引き出し電極７Ｐ（図３）となる部分を選択的に被覆するエッチングマスク１９が形成される。エッチングマスク１９は、終端トレンチＴＲ２の中から外へ素子領域１００に向かって延びる部分を有している。この部分の形成は、素子トレンチＴＲ１と終端トレンチＴＲ２との間隔が大きいほど、精密な加工精度を要求されることなく容易に行うことができる。次に、エッチングマスク１９を用いたエッチングによりポリシリコン膜７Ａがパターニングされる。
図１３を参照して、上記パターニングにより、ゲート引き出し電極７Ｐおよびゲート電極７が形成される。ゲート電極７のうち素子トレンチＴＲ１内の部分は、素子トレンチＴＲ１の幅が狭いために、エッチングマスク１９に覆われていなくても残存することができる。言い換えれば、ゲート電極７のうち素子トレンチＴＲ１内の部分は、エッチングマスクなしにエッチバックにより形成することができる。その後、エッチングマスク１９が除去される。
図１４を参照して、ゲート絶縁膜６およびゲート電極７が設けられたエピタキシャル層２０上において、減圧ＣＶＤ法による絶縁膜の堆積とそのパターニングとが行われる。このパターニングは、層間絶縁膜８がゲート電極７を被覆するように行われる。またこのパターニング時にシリコン酸化膜６Ａ（図１３）もパターニングされることで、ゲート絶縁膜６および絶縁膜６Ｐが形成される。これにより、層間絶縁膜８およびゲート絶縁膜６を貫通してソース領域４およびｐベース領域３に達するコンタクトホール１７が形成される。
次に、コンタクトホール１７の底に露出したソース領域４およびｐベース領域３の上面上にオーミック電極が形成される。たとえば、コンタクトホール１７内を含むエピタキシャル層２０の上面全面にニッケル（Ｎｉ）を主成分とする金属膜が成膜される。次にこの金属膜が６００〜１１００℃の熱処理により炭化珪素と反応させられることで、オーミック電極となるシリサイド膜が形成される。その後、層間絶縁膜８上に残留した未反応の金属膜が、硝酸、硫酸もしくは塩酸、またはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去される。層間絶縁膜８上に残留した金属膜を除去した後に、再度熱処理が行われてもよい。再度の熱処理は、先の熱処理よりも高温で行われることが好ましく、それにより、さらに低コンタクト抵抗でのオーミック接触が実現される。
さらに、オーミック電極と層間絶縁膜８を覆うように、Ａｌ合金や銅（Ｃｕ）などの電極材が堆積される。これにより、層間絶縁膜８上およびコンタクトホール１７内に、ソース電極９（図３）が形成される。またＳｉＣ基板１の第２の主面である裏面上にＡｌ合金またはＣｕなどの電極材を堆積することで、ドレイン電極１０が形成される。以上によりＭＯＳＦＥＴ５０１（図３）が得られる。
本実施の形態によれば、終端領域２００近傍に位置する電流拡散層３２Ｖの不純物濃度よりも、電流拡散層３１の不純物濃度の方が高い。電流拡散層３１の不純物濃度が高いことによって、ＭＯＳＦＥＴ５０１がオン状態にある際に、素子領域１００において、その終端領域２００近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、電流拡散層３１の不純物濃度よりも電流拡散層３２Ｖが低い不純物濃度を有することにより、ＭＯＳＦＥＴ５０１が逆バイアス状態にある際に、保護拡散領域１１Ａおよび１１Ｂの間の間隔ＳＰ１に比して保護拡散領域１１Ａと終端拡散領域１２との間の間隔ＳＰ２が大きいことに起因した保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有するＭＯＳＦＥＴ５０１が得られる。
電流拡散層３２Ｖは、ドリフト層２の不純物濃度と同じ不純物濃度を有する。これにより電流拡散層３０の形成工程を簡素化することができる。
言い換えれば、本実施の形態によれば、ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層が、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に位置する。よって、ＭＯＳＦＥＴ５０１がオン状態にある際に、素子領域１００において、その終端領域２００近傍を除き、電流が横方向に十分に拡散される。その結果、低いオン抵抗が得られる。一方で、保護拡散領域１１Ａと終端拡散領域１２との間では、ドリフト層２とｐベース領域３とが直接接している。これにより、ＭＯＳＦＥＴ５０１が逆バイアス状態にある際に、保護拡散領域１１Ａおよび１１Ｂの間の間隔ＳＰ１に比して保護拡散領域１１Ａと終端拡散領域１２との間の間隔ＳＰ２が大きいことに起因した保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有するＭＯＳＦＥＴ５０１が得られる。
終端トレンチＴＲ２は、素子領域１００のドリフト層２とｐベース領域３とソース領域４とに面する側面を有している。これにより、素子領域１００のうち終端トレンチＴＲ２に面する部分もトランジスタとして機能することができる。これによりオン抵抗をより低くすることができる。なおこの作用が必要でない場合、終端トレンチＴＲ２は必ずしもドリフト層２とｐベース領域３とソース領域４とのすべてに面している必要はない。
ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層３１は、ｐｎ接合面ＪＦのうち保護拡散領域１１Ａと終端拡散領域１２との間には設けられていない。これにより、ＭＯＳＦＥＴ５０１が逆バイアス状態にある際に、保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を、より一層補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が、より確実に防止される。
素子トレンチＴＲ１は、保護拡散領域１１に覆われた底面を有している。この場合、保護拡散領域１１は、素子トレンチＴＲ１の底面へのイオン注入により容易に形成することができる。終端トレンチＴＲ２は、終端拡散領域１２に覆われた底面を有している。この場合、保護拡散領域１１は、終端トレンチＴＲ２の底面へのイオン注入により容易に形成することができる。
また複数の素子トレンチＴＲ１は、互いに間隔ＳＰ１とおおよそ同様の間隔を空けて位置している。終端トレンチＴＲ２は素子トレンチＴＲ１から間隔ＳＰ２とおおよそ同様の間隔を空けて位置している。言い換えると、トレンチ間隔が狭い活性セル領域１０１に高不純物濃度の電流拡散層３１が設けられることでオン抵抗が低減されつつ、トレンチ間隔が広い外周セル領域１０２に高不純物濃度の電流拡散層３１が設けられないことで耐圧が高められる。これによりＭＯＳＦＥＴ５０１内での耐圧のアンバランスを解消することで、アバランシェ電流が外周セル領域１０２に集中することに起因した熱破壊を防ぐことができる。
（変形例）
上記本実施の形態では、図３に示すように、素子トレンチＴＲ１は、保護拡散領域１１に覆われた底面を有している。また保護拡散領域１１全体は、平面レイアウトにおいて、素子トレンチＴＲ１の底面とほぼ重複している。同様に、終端トレンチＴＲ２は、終端拡散領域１２に覆われた底面を有している。また終端拡散領域１２全体は、平面レイアウトにおいて、終端トレンチＴＲ２の底面とほぼ重複している。
しかしながら、保護拡散領域１１は、必ずしも素子トレンチＴＲ１の底面に接している必要はなく、素子トレンチＴＲ１よりも深くに位置すればよい。また保護拡散領域１１は、平面レイアウトにおいて、必ずしも素子トレンチＴＲ１の底面と重複していなくてもよい。また終端拡散領域１２は、必ずしも終端トレンチＴＲ２の底面に接している必要はなく、終端トレンチＴＲ２よりも深くに位置していればよい。また終端拡散領域１２は、平面レイアウトにおいて、必ずしも終端トレンチＴＲ２の底面と重複していなくてもよい。
また本実施の形態においては活性セル領域１０１は正方形状を有しており外周セル領域１０２は長方形状を有しているが、他の形状を用いることもできる。よって素子領域１００におけるゲート電極７の形状は、格子状（図２）に限定されるものではなく、たとえばストライプ状であってもよい。
図１５を参照して、第１の変形例のＭＯＳＦＥＴ５０１ａにおいては、活性セル領域１０１および外周セル領域１０２において、エピタキシャル層２０にソース領域４から離れたソーストレンチＴＳが設けられている。ソーストレンチＴＳはｐベース領域３および電流拡散層３０を貫通してドリフト層２に達している。ソーストレンチＴＳ内はソース電極９が埋め込まれている。本変形例の保護拡散領域１１ａはソーストレンチＴＳの底面を覆っている。
図１６は、第２の変形例のＭＯＳＦＥＴ５０１ｂの構成を概略的に示す断面図である。ＭＯＳＦＥＴ５０１ｂはストライプ型であり、よってゲート電極７は素子領域１００においてストライプ方向（図中、横方向）に沿って延びている。本変形例の保護拡散領域１１ｂは、ストライプ方向と交差する方向（図中、紙面に垂直方向）に沿って延びている。終端拡散領域１２ｂは、終端トレンチＴＲ２の底面だけでなく、終端トレンチＴＲ２の内周側面の一部も覆っている。このため終端拡散領域１２ｂは終端領域２００から素子領域１００中へ延びている。すなわち終端拡散領域１２ｂは、終端領域２００から素子領域１００中へ侵入している部分である侵入部分を素子領域１００内に有している。このような場合、侵入部分とそれに隣接する保護拡散領域１１ｂとの間の間隔が間隔ＳＰ２に対応する。なお本変形例に限らず他の形態においても侵入部分が設けられ得る。
＜実施の形態２＞
図１７を参照して、本実施の形態のＭＯＳＦＥＴ５０２（電力用半導体装置）には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｌ（第２の電流拡散層）が設けられている。電流拡散層３２Ｌの不純物濃度は、電流拡散層３１の不純物濃度よりも低い。すなわち電流拡散層３２Ｌの全領域が、電流拡散層３１の不純物濃度よりも低い不純物濃度を有する。また電流拡散層３２Ｌの不純物濃度は、少なくとも電流拡散層３２Ｌの上面（ｐｎ接合面ＪＦ）において、ドリフト層２の不純物濃度よりも高い。つまり、本実施の形態はドリフト層２と電流拡散層３２Ｌの不純物濃度が異なる形態である。かかる場合、ドリフト層２と電流拡散層３２Ｌとの境界は判然としない場合があるが、本明細書では電流拡散層３２Ｌは電流拡散層３１と同じ厚さの領域と定義する。よって、ＭＯＳＦＥＴ５０２は、保護拡散領域１１Ａと終端拡散領域１２との間において、ｐベース領域３の下面から電流拡散層３１と同じ厚さの領域（電流拡散層３２Ｌ）における不純物濃度が、電流拡散層３１の不純物濃度よりも低く、かつドリフト層２の不純物濃度よりも高くなるように構成されている。
上記構成によりｐｎ接合面ＪＦ上における電流拡散層３０の不純物濃度は、実施の形態１と同様に、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に比して、保護拡散領域１１Ａと終端拡散領域１２との間において低くなっている。
互いに異なる不純物濃度を有する電流拡散層３１および３２Ｌは、電流拡散層３０を形成するためのイオン注入条件を、活性セル領域１０１と外周セル領域１０２との間で異なるものとすることで得られる。
なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、保護拡散領域１１Ａおよび終端拡散領域１２の間における不純物濃度を、ドリフト層２の不純物濃度と電流拡散層３１の不純物濃度との間で細かに調整することができる。これにより、活性セル領域１０１の耐圧と、外周セル領域１０２の耐圧との差異を、より小さくすることができる。
図１８を参照して、変形例のＭＯＳＦＥＴ５０２ａ（電力用半導体装置）には、電流拡散層３２Ｌ（図１７）に代わり電流拡散層３２Ｔ（第２の電流拡散層）が設けられている。電流拡散層３２Ｔは領域３２ａおよび領域３２ｂを有する。領域３２ａは、ドリフト層２に接しており、領域３２ｂによってｐベース領域３から隔てられている。領域３２ｂは、ｐベース領域３に接しており、領域３２ａによってドリフト層２から隔てられている。領域３２ａは、電流拡散層３１の不純物濃度よりも低い不純物濃度を有しており、ドリフト層２の不純物濃度と同じ不純物濃度を有していてもよい。領域３２ｂは、領域３２ａの不純物濃度よりも高い不純物濃度を有しており、電流拡散層３１の不純物濃度と同じ不純物濃度を有していてもよい。本変形例によっても、上記実施の形態２とほぼ同様の効果が得られる。
＜実施の形態３＞
図１９を参照して、本実施の形態のＭＯＳＦＥＴ５０３（電力用半導体装置）には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｐ（第２の電流拡散層）が設けられている。電流拡散層３２Ｐは、電流拡散層３１の不純物濃度よりも低い不純物濃度を有する領域３２ｈ（第１の領域）と、領域３２ｈの不純物濃度よりも高い不純物濃度を有する領域３２ｉ（第２の領域）とを含む。領域３２ｈおよび３２ｉの各々はｐベース領域３に接している。
具体的には、領域３２ｈは、ドリフト層２の不純物濃度と同じ不純物濃度を有する。よって領域３２ｈは、電流拡散層３１の不純物濃度よりも不純物濃度の低い領域である。領域３２ｉは、電流拡散層３１の不純物濃度と同じ不純物濃度を有する。
上記構成によりｐｎ接合面ＪＦ上における電流拡散層３０の不純物濃度は、保護拡散領域１１Ａと保護拡散領域１１Ｂとの間に比して、保護拡散領域１１Ａと終端拡散領域１２との間において、部分的に低くなっている。
本実施の形態の電流拡散層３０は、実施の形態１で説明したイオン注入工程（図７参照）におけるマスクパターンを変更することにより、特に注入回数を増やすことなく、形成することができる。
なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、保護拡散領域１１Ａおよび終端拡散領域１２の間における実効的な不純物濃度を、電流拡散層３２Ｐにおける領域３２ｈおよび３２ｉの割合により、細かに調整することができる。電流拡散層３２Ｐの領域３２ｈは、ドリフト層２の不純物濃度と同じ不純物濃度を有する。これによりドリフト層２上に領域３２ｈを設けるための工程を簡素化することができる。電流拡散層３２Ｐの領域３２ｉは、電流拡散層３１の不純物濃度と同じ不純物濃度を有する。これにより電流拡散層３２Ｐを電流拡散層３１と同時に形成することができる。
＜実施の形態４＞
図２０を参照して、本実施の形態のＭＯＳＦＥＴ５０４（電力用半導体装置）には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｄ（第２の電流拡散層）が設けられている。電流拡散層３２Ｄは電流拡散層３１よりも深く位置している。言い換えれば、電流拡散層３２Ｄの全領域は、電流拡散層３１よりも深く位置している。このためｐｎ接合面ＪＦは、保護拡散領域１１Ａおよび１１Ｂの間において深さＤＰ１に位置しており、かつ保護拡散領域１１Ａおよび終端拡散領域１２の間において深さＤＰ２に位置しており、ＤＰ２＞ＤＰ１が満たされている。
本実施の形態においても実施の形態１〜３と同様に、電流拡散層３２Ｄ（第２の電流拡散層）が電流拡散層３１（第１の電流拡散層）の不純物濃度よりも低い不純物濃度を有していてもよい。不純物濃度に関するこの条件を満たすために、電流拡散層３２Ｄ（第２の電流拡散層）は、その深さ位置についての特徴を除き、電流拡散層３２Ｖ、３２Ｌ、３２Ｔまたは３２Ｐ（図３、図１７、図１８または図１９）と同様の構成を有し得る。あるいは実施の形態１〜３と異なり、電流拡散層３２Ｄが電流拡散層３１の不純物濃度と同じ不純物濃度を有していてもよい。また深さＤＰ１およびＤＰ２の差が大きい場合は、電流拡散層３２Ｄが電流拡散層３１の不純物濃度よりも高い不純物濃度を有していてもよい場合もある。
なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、終端領域２００近傍に位置する電流拡散層３２Ｄよりも、電流拡散層３１の方が浅く位置している。電流拡散層３１が浅く位置していることによって、ＭＯＳＦＥＴ５０４がオン状態にある際に、素子領域１００において、その終端領域２００近傍を除き、電流が横方向に効果的に拡散される。その結果、低いオン抵抗が得られる。一方で、電流拡散層３１よりも電流拡散層３２Ｄが深く位置していることにより、ＭＯＳＦＥＴ５０４が逆バイアス状態にある際に、保護拡散領域１１Ａおよび１１Ｂの間の間隔ＳＰ１（図３）に比して保護拡散領域１１Ａと終端拡散領域１２との間の間隔ＳＰ２（図３）が大きいことに起因した保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。以上から、低いオン抵抗と、高い耐圧とを有するＭＯＳＦＥＴ５０４が得られる。
＜実施の形態５＞
図２１を参照して、本実施の形態のＭＯＳＦＥＴ５０５（電力用半導体装置）には、電流拡散層３２Ｄ（図２０：実施の形態４）に代わり電流拡散層３２Ｃ（第２の電流拡散層）が設けられている。電流拡散層３２Ｃは、電流拡散層３１よりも深く位置する領域３２ｊ（第１の領域）と、領域３２ｊよりも浅く位置する領域３２ｋ（第２の領域）とを含む。本実施の形態においては領域３２ｋは、電流拡散層３１と同じ深さに位置する。
領域３２ｊよりも領域３２ｋが深いことから、電流拡散層３２Ｃがなすｐｎ接合面ＪＦに、くぼみが存在している。エピタキシャル層２０のうち電流拡散層３２Ｃ上の部分は、このくぼみに沿って存在している。このためエピタキシャル層２０は、領域３２ｊの上方に、くぼみＥＶを有している。くぼみＥＶの外側におけるエピタキシャル層２０の表面を基準として、ｐｎ接合面ＪＦは、保護拡散領域１１Ａおよび１１Ｂの間において深さＤＰ１に位置しており、かつ保護拡散領域１１Ａおよび終端拡散領域１２の間において部分的に深さＤＰ２に位置している。ここで、ＤＰ２＞ＤＰ１が満たされている。
領域３２ｋおよび３２ｊの深さの相違を設けるには、イオン注入工程（図７参照）において、電流拡散層３０およびｐベース領域３を形成するためのイオン注入の前に、エピタキシャル層２０にくぼみＥＶ（図２１）を形成しておけばよい。くぼみＥＶへ入射したイオンはエピタキシャル層２０中へより深く侵入し、その結果、領域３２ｋの位置よりも深い位置に領域３２ｊが形成される。なおソース領域４は、くぼみＥＶの形成の前後のいずれで形成されてもよい。
なお、上記以外の構成および製造方法については、上述した実施の形態４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、くぼみＥＶが設けられたエピタキシャル層２０に電流拡散層３０を設けることで、イオン注入のエネルギーを変えなくても、電流拡散層３０の一部を、選択的に、より深く配置することができる。これにより電流拡散層３０に、保護拡散領域１１Ａおよび終端拡散領域１２の間でより深くに位置する領域３２ｊを容易に設けることができる。
＜実施の形態６＞
図２２および図２３は、本実施の形態のＭＯＳＦＥＴ５０６（電力用半導体装置）の構成を概略的に示す断面図である。図２２の断面の位置は、図３などの断面の位置に対応している。図２３の断面は、電流拡散層３０が設けられた深さ位置での、図２２の断面に直交する断面である。
ＭＯＳＦＥＴ５０６には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｑ（第２の電流拡散層）が設けられている。電流拡散層３２Ｑは、電流拡散層３１の厚さと同じ厚さを有している。電流拡散層３２Ｑは、領域３２ｍ（第１の領域）と、領域３２ｎ（第２の領域）とを含む。領域３２ｍは、ドリフト層２の不純物濃度と同じ不純物濃度を有している。また領域３２ｎは、電流拡散層３１の不純物濃度と同じ不純物濃度を有している。よって、領域３２ｎの不純物濃度は、領域３２ｍの不純物濃度よりも高い。
領域３２ｍおよび３２ｎの各々はｐベース領域３に接している。領域３２ｎは、ゲート絶縁膜６に接する領域に設けられている。言い換えれば、領域３２ｎは、素子トレンチＴＲ１および終端トレンチＴＲ２の周囲に偏在している。電流拡散層３２Ｑのうち、領域３２ｎをのぞく部分が、領域３２ｍである。
領域３２ｍ（図２２において破線で示されている）は、ドリフト層２の不純物濃度と等しい不純物濃度を有するので、領域３２ｍとドリフト層２との境界は仮想的なものである。領域３２ｍは、ｐベース領域３の下部に位置する領域であって、かつ電流拡散層３１と同じ厚さを有する仮想的な領域によって定義される。本実施の形態の構成を、領域３２ｍを定義することなく、別の観点で、より直接的に説明すれば、保護拡散領域１１Ａと終端拡散領域１２との間において、領域３２ｎの外側では、ドリフト層２の不純物濃度よりも高い不純物濃度を有する電流拡散層が存在せず、ドリフト層２とｐベース領域３とが直接接している、といえる。
本実施の形態の電流拡散層３０は、実施の形態１で説明したイオン注入工程（図７参照）におけるマスクパターンを変更することにより、特に注入回数を増やすことなく、形成することができる。
なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ゲート絶縁膜６に接する領域に領域３２ｎが設けられている。すなわち、オン状態時に外周セル領域１０２において電流経路となる箇所に領域３２ｎが設けられる。領域３２ｎの不純物濃度は、電流拡散層３１の不純物濃度と同じである。よって、外周セル領域１０２におけるオン抵抗を、活性セル領域１０１におけるオン抵抗とおおよそ同様とすることができる。よって、実質的に電流拡散層がもうけられていない領域といえる領域３２ｍが設けられつつも、それによるオン抵抗の増大を抑えることができる。すなわち、ＭＯＳＦＥＴ５０１（図３：実施の形態１）に比して、より低いオン抵抗を得ることができる。
一方で、実質的に電流拡散層がもうけられていない領域といえる領域３２ｍが設けられることにより、ＭＯＳＦＥＴ５０６が逆バイアス状態にある際に、保護拡散領域１１Ａと終端拡散領域１２との間におけるｐｎ接合面ＪＦからドリフト層２中への空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。
変形例として、領域３２ｍの不純物濃度が、領域３２ｎの不純物濃度よりも小さくされることに加えてドリフト層２の不純物濃度よりも大きくされてもよい。本変形例によれば、領域３２ｍの不純物濃度がドリフト層２の不純物濃度よりも大きいことにより、オン抵抗をより低減し得る。また、領域３２ｍの不純物濃度が過度に大きくされなければ、空乏層の伸展の不足を補う効果も十分に得られる。なおこの変形例においては、上記本実施の形態とは異なり、領域３２ｍの形成のためのイオン注入工程が行われる。
＜実施の形態７＞
図２４は、本実施の形態のＭＯＳＦＥＴ５０７（電力用半導体装置）の構成を概略的に示す断面図である。図２４の断面の位置は、図３などの断面の位置に対応しており、図２５および図２６の線ＸＸＩＶに沿っている。図２５および図２６のそれぞれは、電流拡散層３０および保護領域１１が設けられた深さ位置での、図２４の断面に直交する断面である。
ＭＯＳＦＥＴ５０７には、電流拡散層３２Ｖ（図３：実施の形態１）に代わり電流拡散層３２Ｒ（第２の電流拡散層）が設けられている。電流拡散層３２Ｒは、電流拡散層３１の不純物濃度と同じ不純物濃度を有している。また電流拡散層３２Ｒは、電流拡散層３１の厚さと同じ厚さを有している。よって、本実施の形態において電流拡散層３１および３２Ｒから構成される電流拡散層３０は、面内方向において均一である。
図２６を参照して、本実施の形態においては、保護拡散領域１１は、間隔ＳＰ１に直交する方向（図中、縦方向）において、間隔ＳＰ１が設けられた領域を挟みかつ間隔ＳＰ３（第３間隔）を介して配置された部分を有している。さらに、保護拡散領域１１は、間隔ＳＰ２に直交する方向（図中、縦方向）において、間隔ＳＰ２が設けられた領域を挟みかつ間隔ＳＰ４（第４間隔）を介して配置された部分を有している。間隔ＳＰ４は間隔ＳＰ３よりも小さい。
本実施の形態においては、電流拡散層３０が面内方向において均一である。これにより、電流拡散層３０内で不純物濃度の分布を設ける必要がない。よって、イオン注入工程（図７参照）において、電流拡散層３０を形成するためのイオン注入工程においてマスクパターンが必要ではない。また、ｐベース領域３を形成するためのイオン注入工程もマスクパターンを必要としないので、これらの工程を連続的に行うことも可能である。これにより、製造工程の削減が可能となる。
なお、上記以外の構成および製造方法については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、電流拡散層３０が設けられることにより、低いオン抵抗が得られる。具体的には、活性セル領域１０１および外周セル領域１０２のすべての領域に、均一な電流拡散層３０が設けられている。よって外周セル領域１０２においても活性セル領域１０１と同様に、電流拡散層３０による、オン抵抗の抑制効果が得られる。
一方で、間隔ＳＰ４が間隔ＳＰ３よりも小さくされていることにより、ＭＯＳＦＥＴ５０７が逆バイアス状態にある際に、間隔ＳＰ２が間隔ＳＰ１よりも大きいことに起因しての空乏層の伸展の不足を補うことができる。言い換えれば、間隔ＳＰ４に沿った空乏層の伸展により、間隔ＳＰ２に沿った空乏層の伸展の不足を補うことができる。よって、保護拡散領域１１Ａと終端拡散領域１２との間でのアバランシェ破壊に起因した耐圧低下が防止される。
変形例として、電流拡散層３２Ｒに代わり、実施の形態１〜６で説明された電流拡散層３２Ｃ，３２Ｄ，３２Ｌ，３２Ｐ，３２Ｑ，３２Ｔ，３２Ｖなどが適用されてもよい。これにより、オン抵抗および耐圧の各々を、より自由に調整することができる。なおこの変形例においては、上記本実施の形態とは異なり、電流拡散層３０を形成するためのイオン注入工程においてマスクパターンが用いられる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。たとえば、ＳｉＣ以外のワイドバンドギャップ半導体として、窒化ガリウム（ＧａＮ：Ｇａｌｉｕｍ Ｎｉｔｒｉｄｅ）系材料、またはダイヤモンドを用いることができる。またＳｉＣ基板１の代わりに、導電性を有する他の基板が用いられてもよい。この基板は、上記ワイドバンドギャップ半導体のエピタキシャル成長に適したものであることが好ましく、たとえば同様のワイドバンドギャップ半導体からなる。またＭＯＳＦＥＴのゲート絶縁膜として酸化膜以外の絶縁膜が用いられてもよい。すなわち電力用半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また電力用半導体装置はＭＩＳＦＥＴに限定されるものではなく、たとえばＩＧＢＴであってもよい。ＩＧＢＴを構成するためには、たとえば、基板の導電型を第２導電型とするか、または基板と第２電極との間に第２導電型のコレクタ層が設けられる。この場合、第１電極および第２電極のそれぞれはＩＧＢＴのエミッタ電極およびコレクタ電極として機能する。また第１導電型がｐ型でありかつ第２導電型がｎ型であってもよい。この場合、上記説明におけるドナーはアクセプタに置き換えられ、アクセプタはドナーに置き換えられる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
ＪＦ ｐｎ接合面、ＳＰ１ 第１間隔、ＳＰ２ 第２間隔、ＳＰ３ 第３間隔、ＳＰ４ 第４間隔、ＴＲ１ 素子トレンチ、ＴＳ ソーストレンチ、ＴＲ２ 終端トレンチ、１ ＳｉＣ基板、２ ドリフト層、３ ｐベース領域、４ ソース領域、６ ゲート絶縁膜、６Ａ シリコン酸化膜（絶縁膜）、７ ゲート電極、７Ａ ポリシリコン膜（導電膜）、７Ｐ ゲート引き出し電極、８ 層間絶縁膜、９ ソース電極、１０ ドレイン電極、１１，１１ａ，１１ｂ 保護拡散領域、１１Ａ 第１の保護拡散領域、１１Ｂ 第２の保護拡散領域、１２，１２ｂ 終端拡散領域、１３ ハードマスク、１４ レジストマスク、１５ シリコン酸化膜、１６ 注入マスク、１７ コンタクトホール、１９ エッチングマスク、２０ エピタキシャル層、３０ 電流拡散層、３１ 第１の電流拡散層、３２Ｃ，３２Ｄ，３２Ｌ，３２Ｐ，３２Ｑ，３２Ｔ，３２Ｖ 第２の電流拡散層、３７ ゲートパッド、１００ 素子領域、１０１ 活性セル領域、１０２ 外周セル領域、２００ 終端領域、５０１〜５０７，５０１ａ，５０１ｂ，５０２ａ ＭＯＳＦＥＴ（電力用半導体装置）。

Claims (12)

  1. ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３０）と、
    前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    断面視において、
    前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、
    前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    前記電流拡散層（３０）は、前記第１の保護拡散領域（１１Ａ）と前記第２の保護拡散領域（１１Ｂ）との間に位置し前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層（３１）と、前記第１の保護拡散領域（１１Ａ）と前記終端拡散領域（１２）との間に位置する第２の電流拡散層（３２Ｖ，３２Ｌ，３２Ｐ）と、を有し、
    前記第２の電流拡散層（３２Ｖ，３２Ｌ）は、前記第１の電流拡散層（３１）の不純物濃度よりも低い不純物濃度を有する領域を含む、
    電力用半導体装置（５０１〜５０３，５０６）。
  2. 前記第２の電流拡散層（３２Ｖ）は、前記ドリフト層（２）の不純物濃度と同じ不純物濃度を有する、請求項１に記載の電力用半導体装置（５０１）。
  3. 前記第２の電流拡散層（３２Ｌ）は、前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有する、請求項１に記載の電力用半導体装置（５０２）。
  4. 前記第２の電流拡散層（３２Ｐ，３２Ｑ）は、前記第１の電流拡散層（３１）の不純物濃度よりも低い不純物濃度を有する第１の領域（３２ｈ，３２ｍ）と、前記第１の領域（３２ｈ）の不純物濃度よりも高い不純物濃度を有する第２の領域（３２ｉ，３２ｎ）とを含む、請求項１に記載の電力用半導体装置（５０３，５０６）。
  5. 前記第１の領域（３２ｈ）は、前記ドリフト層（２）の不純物濃度と同じ不純物濃度を有する、請求項４に記載の電力用半導体装置（５０３）。
  6. 前記第２の領域（３２ｉ）は、前記第１の電流拡散層（３１）の不純物濃度と同じ不純物濃度を有する、請求項４または５に記載の電力用半導体装置（５０３）。
  7. 前記第２の領域（３２ｎ）は、前記第１の電流拡散層（３１）の不純物濃度と同じ不純物濃度を有し、前記ゲート絶縁膜（６）に接する領域に設けられる、請求項４に記載の電力用半導体装置（５０６）。
  8. 前記第２の電流拡散層（３２Ｖ，３２Ｌ，３２Ｐ，３２Ｑ）は、前記第１の電流拡散層（３１）の厚さと同じ厚さを有する、請求項１から７のいずれか１項に記載の電力用半導体装置（５０１〜５０３）。
  9. ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３０）と、
    前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    断面視において、前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    前記保護拡散領域（１１）は、
    前記第１間隔（ＳＰ１）に直交する方向において、前記第１間隔（ＳＰ１）が設けられた領域を挟みかつ第３間隔（ＳＰ３）を介して配置された部分と、
    前記第２間隔（ＳＰ２）に直交する方向において、前記第２間隔（ＳＰ２）が設けられた領域を挟みかつ第４間隔（ＳＰ４）を介して配置された部分と、
    を有し、前記第４間隔（ＳＰ４）は前記第３間隔（ＳＰ３）よりも小さい、
    電力用半導体装置（５０７）。
  10. ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３１）と、
    前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    断面視において、
    前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、
    前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    前記電流拡散層（３１）は、前記第１の保護拡散領域（１１Ａ）と前記第２の保護拡散領域（１１Ｂ）との間に位置し前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有し、
    前記ドリフト層（２）と前記ベース領域（３）とは、断面視において、前記第１の保護拡散領域（１１Ａ）と前記終端拡散領域（１２）との間で直接接している、
    電力用半導体装置（５０１）。
  11. ワイドバンドギャップ半導体からなる第１導電型のドリフト層（２）と、
    素子領域（１００）において、前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
    前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
    前記ベース領域（３）及び前記ソース領域（４）を貫通し、前記ドリフト層（２）に達するように形成された素子トレンチ（ＴＲ１）の側面及び底面に形成されたゲート絶縁膜（６）と、
    前記素子トレンチ（ＴＲ１）の内部に前記ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
    前記素子領域（１００）における前記ドリフト層（２）内に、前記素子トレンチ（ＴＲ１）よりも深い位置に形成された第２導電型の保護拡散領域（１１）と、
    前記ベース領域（３）の下部に形成された第１導電型の電流拡散層（３０）と、
    前記素子領域（１００）を囲む終端領域（２００）において、側面が前記ベース領域（３）に接する終端トレンチ（ＴＲ２）内に、絶縁膜（６Ｐ）を介して形成され、前記ゲート電極（７）と電気的に接続されたゲート引き出し電極（７Ｐ）と、
    前記終端領域（２００）において、前記終端トレンチ（ＴＲ２）よりも深い位置に形成された第２導電型の終端拡散領域（１２）と、
    を備え、
    断面視において、
    前記保護拡散領域（１１）は、前記素子領域（１００）内で前記終端領域（２００）に最も近い場所に配置された第１の保護拡散領域（１１Ａ）と、前記第１の保護拡散領域（１１Ａ）と第１間隔（ＳＰ１）を介して配置された第２の保護拡散領域（１１Ｂ）と、を有し、
    前記終端拡散領域（１２）と前記第１の保護拡散領域（１１Ａ）との間の距離である第２間隔（ＳＰ２）は、前記第１間隔（ＳＰ１）よりも大きく、
    前記電流拡散層（３０）は、前記第１の保護拡散領域（１１Ａ）と前記第２の保護拡散領域（１１Ｂ）との間に位置し前記ドリフト層（２）の不純物濃度よりも高い不純物濃度を有する第１の電流拡散層（３１）と、前記第１の保護拡散領域（１１Ａ）と前記終端拡散領域（１２）との間に位置し前記第１の電流拡散層（３１）の厚さと同じ厚さを有する第２の電流拡散層（３２Ｄ，３２Ｃ）と、を有し、
    前記第２の電流拡散層（３２Ｄ，３２Ｃ）は、前記第１の電流拡散層（３１）よりも深く位置する領域を有する、
    電力用半導体装置（５０４，５０５）。
  12. 前記第２の電流拡散層（３２Ｃ）は、前記第１の電流拡散層（３１）よりも深く位置する第１の領域（３２ｊ）と、前記第１の領域（３２ｊ）よりも浅く位置する第２の領域（３２ｋ）とを含む、請求項１１に記載の電力用半導体装置（５０５）。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854761B1 (en) * 2015-03-30 2020-12-01 Southern Methodist University Electronic switch and active artificial dielectric
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
CN110431669B (zh) * 2017-03-07 2023-03-28 三菱电机株式会社 半导体装置以及电力变换装置
JP2019110160A (ja) * 2017-12-15 2019-07-04 株式会社東芝 半導体装置
TW201944596A (zh) * 2018-04-18 2019-11-16 力智電子股份有限公司 功率半導體元件
US10672883B2 (en) * 2018-10-16 2020-06-02 AZ Power, Inc Mixed trench junction barrier Schottky diode and method fabricating same
US11158703B2 (en) * 2019-06-05 2021-10-26 Microchip Technology Inc. Space efficient high-voltage termination and process for fabricating same
TWI811394B (zh) 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294157A (ja) * 2007-05-23 2008-12-04 Toshiba Corp 半導体装置及びその製造方法
JP2009117649A (ja) * 2007-11-07 2009-05-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2014209540A (ja) * 2013-03-26 2014-11-06 豊田合成株式会社 半導体装置およびその製造方法
WO2015015808A1 (ja) * 2013-08-01 2015-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015141919A (ja) * 2014-01-27 2015-08-03 トヨタ自動車株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69828588T2 (de) 1997-02-07 2006-02-09 Cooper jun., James Albert, West Lafayette Struktur zur erhöhung der maximalen spannung von siliziumkarbid-leistungstransistoren
JP2005322949A (ja) 2005-08-05 2005-11-17 Renesas Technology Corp 半導体装置
WO2009096412A1 (ja) 2008-01-29 2009-08-06 Fuji Electric Device Technology Co., Ltd. 半導体装置
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP4793390B2 (ja) 2008-02-13 2011-10-12 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP5582102B2 (ja) * 2010-07-01 2014-09-03 株式会社デンソー 半導体装置
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
US8809942B2 (en) * 2011-09-21 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device having trench structure
DE112011103506T5 (de) * 2011-11-17 2014-11-06 Fuji Electric Co., Ltd Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
JP2013135092A (ja) 2011-12-27 2013-07-08 Hitachi Ltd トレンチゲート型半導体装置
US9349856B2 (en) * 2013-03-26 2016-05-24 Toyoda Gosei Co., Ltd. Semiconductor device including first interface and second interface as an upper surface of a convex protruded from first interface and manufacturing device thereof
US9837526B2 (en) * 2014-12-08 2017-12-05 Nxp Usa, Inc. Semiconductor device wtih an interconnecting semiconductor electrode between first and second semiconductor electrodes and method of manufacture therefor
JP6409681B2 (ja) * 2015-05-29 2018-10-24 株式会社デンソー 半導体装置およびその製造方法
JP6802454B2 (ja) * 2016-08-05 2020-12-16 富士電機株式会社 半導体装置およびその製造方法
US9887287B1 (en) * 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294157A (ja) * 2007-05-23 2008-12-04 Toshiba Corp 半導体装置及びその製造方法
JP2009117649A (ja) * 2007-11-07 2009-05-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2014209540A (ja) * 2013-03-26 2014-11-06 豊田合成株式会社 半導体装置およびその製造方法
WO2015015808A1 (ja) * 2013-08-01 2015-02-05 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015141919A (ja) * 2014-01-27 2015-08-03 トヨタ自動車株式会社 半導体装置

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