JP2013135092A - トレンチゲート型半導体装置 - Google Patents

Abstract

【課題】低損失性と低ノイズ性を両立できるトレンチゲート型半導体装置を提供すること。
【解決手段】半導体基体の表面に設けたトレンチ溝にゲート電球が形成されたトレンチゲートを備えたＩＧＢＴにおいて、間隔が広いトレンチゲート間に設けられたフローティングｐ層をｐ＋層を設けることにより低抵抗化し、抵抗を介しエミッタを接地する。これにより、キャリア蓄積効果を確保して低損失性を保つとともに、フローティングｐ層の低抵抗化によりノイズが低減できる。
【選択図】 図１

Description

本発明は、トレンチゲート型半導体装置に関する。

絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下ＩＧＢＴと略記する）は、コレクタ電極とエミッタ電極の間に流す電流を、ゲート電極に加える電圧によって制御するスイッチング素子である。

制御できる電力は、数十ワットから数十万ワットであり、スイッチング周波数の幅も数十ヘルツから百キロヘルツに及ぶ。この特徴を生かして、エアコンディショナーや電子レンジなどのような家庭用の小電力機器から、鉄道や製鉄所用のインバータなどのような大電力機器まで広く使われている。

ＩＧＢＴの性能の中で最も重要なものの一つが電力損失である。近年は損失低減のためにトレンチゲート型ＩＧＢＴが注目されており、更に低損失化の実現のために、フローティングｐ層を有したＩＧＢＴが用いられている（例えば、特許文献１および特許文献２参照）。

特開２０００−３０７１１６号公報 特開２０１０−４５１４４号公報

しかしながら、低損失を実現するためにフローティングｐ層を設けたことによりＩＧＢＴがオフ状態からオン状態に移行する際に、絶縁ゲート電極（以下、ゲート電極と略記）の電圧の上昇率（ｄＶ／ｄｔ）を制御することが困難になるという問題があった。

ＩＧＢＴはオフ状態ではｐ導電型のベース層やフローティングｐ層はエミッタ電極とほぼ同電位となっており、コレクタ−エミッタ間の電圧は主にｎ導電型のドリフト層により分担されている。ゲート電極に閾値電圧が加わるとｐ導電型のベース層にチャネルが形成され、ｎ導電型のエミッタ層からチャネル反転層を経由してｎ導電型のドリフト層に電子が注入される。このことにより、ｎ導電型のドリフト層は伝導度変調し、ｐ導電型のコレクタ層、ｎ導電型のバッファ層を経由しｎ導電型のドリフト層にホールが流れコレクタ−エミッタ間が導通状態となる。

この過渡的な過程において、フローティングｐ層はゲート電極よりも電位が高くなる期間が発生する。このため、フローティングｐ層はゲート容量を介しゲート電位を上昇させる。更に変位電流を流すため、この変位電流はゲート−エミッタ間に存在するゲート抵抗に電圧を発生させる。この発生した電圧によってもゲート電圧は上昇する。これらの結果、ゲート電極はフローティングｐ層により電位が持ち上げられ、電子の注入、伝導度変調が加速されｄＶ／ｄｔが大きくなる。これはインバータ回路において対アームのダイオードの過電圧ノイズＶｐが高くなる現象を引き起こし、ダイオードの定格電圧を超える可能性がある。

これに対し、フローティングｐ層をエミッタに接地することにより対策しているが、その弊害として高周波ノイズが発生することが判明した。またｄＶ／ｄｔ制御性を改善するために接地部を増やすと、本来の低損失性が損なわれる。

この対策として隔離型フローティングｐ層を持つトレンチゲート型ＩＧＢＴ（前記、特許文献２参照）が知られているが、ｄＶ／ｄｔ制御性は十分ではなく、フローティングｐ層を部分的にエミッタ電極に接地する必要があった。この場合も、ｄＶ／ｄｔ制御性を高めるために接地間距離を狭めていくと、低損失性が損なわれるばかりでなく、高周波ノイズが発生するという問題がある。

本発明は、上記の問題点を考慮してなされたものであり、低損失性と低ノイズ性を両立できるトレンチゲート型半導体装置を提供することを目的とする。

本発明は、トレンチゲート型半導体装置において、半導体基体内に位置する第１導電型の第１半導体層および前記第１半導体層と隣接する第２導電型の第２半導体層と、前記半導体基体の一方の主表面から該半導体基体内に伸びる少なくとも２つの間隔を持つ複数のトレンチゲートと、前記隣り合う間隔の狭い前記トレンチゲートの間に位置する第１導電型の第３半導体層と、前記第３半導体層内に位置し、前記トレンチゲートに接する第２導電型の第４半導体層と、前記の隣り合う間隔の広い前記トレンチゲートの間に位置する第１導電型の第５半導体層と、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、前記の第５半導体層は、抵抗を介して前記第１主電極に電気的に接続され、前記第５半導体層を低抵抗化する低抵抗化手段を備える。

第５半導体層を低抵抗化することにより、高周波ノイズの発生を抑制し、その上で抵抗を介しエミッタを接地することにより低損失性を確保することができる。

本発明の一実施例であるＩＧＢＴの断面構造図。 フローティングｐ層を低抵抗化するためのｐ＋層の平面パターン構成。 本実施例の等価回路。 従来装置の断面構造例。 従来装置の等価回路。

図１に、本発明の一実施例である隔離型フローティングｐ層を持つトレンチゲート型ＩＧＢＴの断面構造図を示す。本実施例の半導体装置は、コレクタ電極１００、ｐ導電型のコレクタ層１０１、ｎ導電型のバッファ層１０２、ｎ導電型のドリフト層１０３、ｐ導電型のベース層１０４、ゲート電極１０５、ゲート絶縁膜１０６、絶縁膜１０７、エミッタ電極１０８、ｎ導電型のエミッタ層１０９、ｐ導電型のコンタクト層１１０、ゲート端子１１２、エミッタ端子１１１、フローティングｐ層１１３、抵抗１１４、コレクタ端子１１５を備えている。ここで隔離型とは、フローティングｐ層１１３とトレンチゲートとの間にドリフト層１０３が介在していることを示している。

コレクタ電極１００は、半導体基板の一端部に形成される第１導電型の第１半導体層、たとえば、ｐ導電型のコレクタ層１０１に電気的に接続している。このコレクタ層１０１に隣接して第２導電型の第２半導体層、たとえば、ｎ導電型の半導体層が設けられる。本実施例では、この半導体層は、ｎ導電型のバッファ層１０２と、バッファ層１０２に隣接しバッファ層１０２よりも不純物濃度が低いｎ−導電型のドリフト層１０３とからなっている。なお、ここで、ｎ−，ｎ，ｎ＋という表記は、この順に不純物濃度が相対的に高くなることを示す慣用的表記である（ｐ導電型の場合も同様）。

半導体基板の主表面から内部に伸びるトレンチ溝の中には、２つの異なる間隔を持つ複数のゲート電極１０５が設けられている。トレンチ溝内において、ゲート電極の外側はゲート絶縁膜１０６に覆われている。すなわち、ゲート絶縁膜１０６は、半導体基板の表面とゲート電極１０５の間に設けられる。

ドリフト層１０３に隣接し、隣り合う間隔の狭いゲート電極の間に第１導電型の第３の半導体層、たとえば、ｐ導電型のベース層１０４が設けられる。またドリフト層１０３に隣接し、隣り合う間隔の広いゲート電極の間には第１導電型の第５の半導体層、たとえば、フローティングｐ層１１３が設けられる。

ベース層１０４およびフローティングｐ層の主表面上には、絶縁膜１０７が設けられている。また、ベース層１０４内には、ゲート電極１０５に接する第２導電型の第４半導体層、たとえば、ｎ＋導電型のエミッタ層１０９が形成されている。エミッタ電極１０８は、ｎ＋導電型のエミッタ層１０９に電気的に接続するとともに、ｐ＋導電型のコンタクト層１１０を介してベース層１０４に電気的に接続する。これによって、二つのゲート電極１０５の間にチャネルが形成される。フローティングｐ層１１３は、低抵抗化されており、抵抗１１４を介しエミッタ電極１１１に電気的に接続される。本実施例においては、後述するように、フローティングｐ層１１３内に、フローティングｐ層１１３よりも不純物濃度が高いｐ＋層１２０を設けることにより、フローティングｐ層１１３が低抵抗化される。

ゲート電極１０５、エミッタ電極１１０、コレクタ電極１００は、それぞれゲート端子１１２、エミッタ端子１１１、コレクタ端子１１５に電気的に接続され、これら端子が外部回路と接続される。

図２（ａ）及び（ｂ）は、フローティングｐ層１１３とそれを低抵抗化するためのｐ＋層１２０の平面パターン構成を示す。ストライプ状のフローティングｐ層１１３の表面から内部に向かってストライプ状のｐ＋層１２０が形成される。フローティングｐ層１１３とｐ＋層１２０はその長手方向を同じくし、ｐ＋１２０は、フローティングｐ層１１３の幅方向の略中央部に位置する。なお、ｐ＋層１２０のストライプ形状は、（ａ）のように連続的形状であっても良いし、抵抗値を適宜調整するために（ｂ）のような断続的形状としても良い。ｐ＋層１２０には、コンタクト窓１３０を介して、部分的にエミッタ電極と電気的に接続される。

図３は本実施例の等価回路である。また、図４、図５はそれぞれ従来装置の断面構造例とその等価回路である。図１と同じ構成要素には同一の符号を付してある。

従来装置ではフローティングｐ層の電流経路に分散的に存在する寄生抵抗と寄生容量、インダクタンスにより寄生ＬＣＲ回路が形成されている。ｄＶ／ｄｔ制御性を向上させるためにエミッタへの接地点を増やすことにより、寄生抵抗値は小さくなっていく。このことが寄生ＬＣＲ回路の発振を容易にしている。

一方、本実施例ではフローティングｐ層を低抵抗化しているため寄生ＬＣＲ回路が等価回路上（Ｌが短絡されて）実質存在せず、発振の発生が防止される。また低抵抗化したフローティングｐ層を、部分的に、抵抗を介しエミッタに接地しているため、キャリア蓄積効果が確保され、低損失化することができる。

上記本実施例は隔離型フローティングｐ層を持つＩＧＢＴについて説明しているが、隔離型に限らずフローティングｐ層を持つＩＧＢＴであれば同様の効果が得られる。

また、上記実施例では、フローティングｐ層に設けられた高不純物濃度層によりフローティングｐ層を低抵抗化したが、フローティングｐ層の表面に電気的に接触するコンタクト電極を設けることにより低抵抗化したフローティングｐ層の一部をエミッタ電極と電気的に接続しても良い。

また、上記実施例における抵抗１１４を、フローティングｐ層１１３の表面上に設けられた多結晶Ｓｉからなる抵抗としても良い。

１００ コレクタ電極
１０１ コレクタ層
１０２ バッファ層
１０３ ドリフト層
１０４ ベース層
１０５ ゲート電極
１０６ ゲート絶縁膜
１０７ 絶縁膜
１０８ エミッタ電極
１０９ エミッタ層
１１０ コンタクト層
１１１ エミッタ端子
１１２ ゲート端子
１１３ フローティングｐ層
１１４ 抵抗
１１５ コレクタ端子

Claims (4)

1. トレンチゲート型半導体装置において、
   半導体基体内に位置する第１導電型の第１半導体層および前記第１半導体層と隣接する第２導電型の第２半導体層と、
   前記半導体基体の一方の主表面から前記第２半導体層内に伸びる少なくとも２つの間隔を持つ複数のトレンチゲートと、
   前記の隣り合う間隔の狭い前記トレンチゲートの間に位置する第１導電型の第３半導体層と、
   前記第３半導体層内に位置し、前記トレンチゲートに接する第２導電型の第４半導体層と、
   前記の隣り合う間隔の広い前記トレンチゲートの間に位置する第１導電型の第５半導体層と、
   前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、
   前記第１半導体層に電気的に接続する第２主電極とを備え、
   前記の第５半導体層は、抵抗を介して前記第１主電極に電気的に接続され、前記第５半導体層を低抵抗化する低抵抗化手段を備えることを特徴としたトレンチゲート型半導体装置。
2. 請求項１において、前記低抵抗化手段が、前記第５半導体層に設けられる、前記第５半導体層よりも高不純物濃度の第１導電型の半導体層であることを特徴とするトレンチゲート型半導体装置。
3. 請求項１において、前記低抵抗化手段が、前記第５半導体層に電気的に接触するコンタクト電極であることを特徴とするトレンチゲート型半導体装置。
4. 請求項１において、前記抵抗が前記の第５半導体層の表面に設けた多結晶シリコンからなる抵抗であることを特徴とするトレンチゲート型半導体装置。