CN110491935A - 具有高沟道密度的分离栅vdmos器件及制造方法 - Google Patents
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Abstract
本发明提供一种具有高沟道密度的分离栅VDMOS器件及制造方法，包括：第一导电类型衬底，第一导电类型漂移区，第一导电类型源极接触区，第二导电类型阱区，第二导电类型源端接触区，源极金属接触，第一介质氧化层，第二介质氧化层，第三介质氧化层，第四介质氧化层，控制栅多晶硅电极、分离栅多晶硅电极；本发明在器件台面区引入控制栅浅槽，在满足现有工艺限制且不缩小器件台面宽度的条件下，增加导电沟道，提高器件的沟道密度，所引入的控制栅浅槽几乎不影响器件耐压，使得本发明所述分离栅VDMOS在保持相同的器件耐压的情况下拥有更低的比导通电阻，降低器件的工作损耗。
Description
技术领域
本发明属于功率半导体领域，主要提出了一种具有三维控制栅的高沟道密度分离栅VDMOS器件及其制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。相对于常规VDMOS器件，分离栅VDMOS引入了分离栅并与源极短接，可视作体内场版，通过MOS耗尽的方式对漂移区电场进行调制，在相同耐压下可以有更高的漂移区浓度，降低导通电阻更低。因此，分离栅VDMOS在功率系统中获得了广泛的应用。现有分离栅VDMOS器件通过缩小台面宽度来提高器件的沟道密度，从而进一步降低器件比导，但是这种方法受到工艺能力的制约，从而使器件设计面临新的挑战。
发明内容
本发明在针对背景技术存在的缺陷，提出一种具有高沟道密度的分离栅VDMOS器件。
常规的分离栅VDMOS器件如图1所示，器件在正向导通时，导电沟道存在于第二导电类型阱区122与靠近第二介质氧化层142的界面处，且沿Z分离栅深槽的延伸方向均匀分布。在现有工艺下，难以通过继续缩小器件台面宽度来增加器件的沟道密度，其原因在于更小的台面宽度将给器件制造带来巨大的困难。本发明在常规分离栅VDMOS器件结构的基础上，提出一种具有Y方向控制栅浅槽的分离栅VDMOS器件。通过在台面区引入与分离栅深槽水平垂直的控制栅浅槽170，使器件在导通时拥有更高的沟道密度，降低器件的比导通电阻。
为实现上述发明目的，本发明技术方案如下：
一种具有高沟道密度的分离栅VDMOS器件，包括：
第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141，第二介质氧化层142，第三介质氧化层143，第四介质氧化层144，控制栅多晶硅电极131、分离栅多晶硅电极132；
第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属接触130将第二导电类型源端接触区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143、第四介质氧化层144和控制栅多晶硅电极131、分离栅多晶硅电极132组成的分离栅深槽沿Z方向分布，Z方向为分离栅深槽的延伸方向，其中第一介质氧化层141、第二介质氧化层142、第三介质氧化层143包围着控制栅多晶硅电极131，第三介质氧化层143、第四介质氧化层144包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143和控制栅多晶硅电极131组成的控制栅浅槽170沿Y方向分布，Y方向为与分离栅深槽延伸方向垂直的方向，其中第一介质氧化层141、第二介质氧化层142、第三介质氧化层143包围着控制栅多晶硅电极131；
控制栅浅槽与分离栅深槽相连，控制栅浅槽的深度大于第二导电类型阱区122，器件的反型沟道不仅存在于Z方向第二导电类型阱区122靠近分离栅深槽的界面处，也存在于Y方向第二导电类型阱区122靠近控制栅浅槽的界面处。
作为优选方式，控制栅浅槽和分离栅深槽的连接处为直角。
作为优选方式，控制栅浅槽和分离栅深槽的连接处为圆弧。
作为优选方式，控制栅浅槽中的控制栅多晶硅电极131和分离栅深槽中的控制栅多晶硅电极131保持相同的深度。
作为优选方式，控制栅浅槽的宽度和分离栅深槽的宽度一致。
作为优选方式，器件中半导体是硅，或者是碳化硅、氮化镓。
作为优选方式，第一类半导体是N型，第二类导电类型是P型；或者第一类半导体是P型，第二类导电类型是N型。
本发明还提供所述的一种具有高沟道密度的分离栅VDMOS器件的制造方法，包括如下步骤：
步骤1：根据已有衬底材料外延第一导电类型漂移区111；
步骤2：对所有需要刻槽的区域进行第一次硅刻蚀，形成一系列浅槽，并填充介质；
步骤3：通过光刻对需要刻蚀分离栅深槽的区域进行介质刻蚀，然后以介质为掩膜版对硅层进行第二次刻蚀，形成一系列深槽；
步骤4：去除表面介质掩膜版，并形成第四介质氧化层144；
步骤5：淀积分离栅多晶硅电极132；
步骤6：刻蚀多晶硅材料，形成分离栅多晶硅电极132，然后再刻蚀第四介质氧化层144，使其与分离栅多晶硅电极132拥有相同高度；
步骤7：淀积二氧化硅并刻蚀，形成第三介质氧化层143；
步骤8：形成第二介质氧化层142；
步骤9：淀积多晶硅并刻蚀，形成控制栅多晶硅电极131；
步骤10：高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区122；
步骤11：高能离子注入第一类导电类型半导体杂质，形成第一导电类型源极接触区151；
步骤12：淀积第一介质氧化层141，然后刻蚀氧化层和半导体，形成源极接触槽；
步骤13：利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区121，并淀积金属及CMP，形成源极金属接触130。
作为优选方式，第一导电类型漂移区111通过外延获得，或使用注入再推结形成。
作为优选方式，器件中的所有介质氧化层都通过热生长或者淀积来形成。
本发明的有益效果为：本发明在器件台面区引入控制栅浅槽170，在满足现有工艺限制且不缩小器件台面宽度的条件下，增加导电沟道，提高器件的沟道密度。所引入的控制栅浅槽170几乎不影响器件耐压，使得本发明所述分离栅VDMOS在保持相同的器件耐压的情况下拥有更低的比导通电阻，降低器件的工作损耗。
附图说明
图1为常规分离栅VDMOS器件结构示意图；
图2为本发明实施例1的具有高沟道密度的分离栅VDMOS器件结构示意图；
图3(a)为本发明实施例1的沿无控制栅浅槽区域的器件结构剖面图；
图3(b)为本发明实施例1的沿控制栅浅槽区域的器件结构剖面图；
图4为本发明实施例1的具有高沟道密度的分离栅VDMOS器件结构俯视图；
图5为本发明实施例2的具有高沟道密度的分离栅VDMOS器件结构俯视图；
图6-图18本发明实施例1制造方法的步骤1-步骤13。其中每幅图中(a)为沿无控制栅浅槽区域的剖面图，(b)为沿有控制栅浅槽区域的剖面图；
111为第一导电类型漂移区，122为第二导电类型阱区，121为第二导电类型源端接触区，130为源极金属接触，131为控制栅多晶硅电极、132为分离栅多晶硅电极；141为第一介质氧化层，142为第二介质氧化层，143为第三介质氧化层，144为第四介质氧化层，151为第一导电类型源极接触区，152为第一导电类型衬底，170为控制栅浅槽。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图1为常规的分离栅VDMOS器件设计，具体包括：第一导电类型半导体衬底152、第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122、第二导电类型源端接触区121，源极金属接触130、控制栅多晶硅电极131、分离栅多晶硅电极132，第一介质氧化层141、第二介质氧化层142、第三介质氧化层143、第四介质氧化层144。其反型沟道只存在于Z方向第二导电类型阱区122与第二介质氧化层142靠近的界面处。
实施例1
如图2为本发明实施例1的分离栅VDMOS器件整体结构，其剖面图如图3所示，俯视图如图4所示，具体包括：
第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141，第二介质氧化层142，第三介质氧化层143，第四介质氧化层144，控制栅多晶硅电极131、分离栅多晶硅电极132；
第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属接触130将第二导电类型源端接触区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143、第四介质氧化层144和控制栅多晶硅电极131、分离栅多晶硅电极132组成的分离栅深槽沿Z方向分布，Z方向为分离栅深槽的延伸方向，其中第一介质氧化层141、第二介质氧化层142、第三介质氧化层143包围着控制栅多晶硅电极131，第三介质氧化层143、第四介质氧化层144包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143和控制栅多晶硅电极131组成的控制栅浅槽170沿Y方向分布，Y方向为与分离栅深槽延伸方向垂直的方向，其中第一介质氧化层141、第二介质氧化层142、第三介质氧化层143包围着控制栅多晶硅电极131；
控制栅浅槽与分离栅深槽相连，控制栅浅槽的深度大于第二导电类型阱区122，器件的反型沟道不仅存在于Z方向第二导电类型阱区122靠近分离栅深槽的界面处，也存在于Y方向第二导电类型阱区122靠近控制栅浅槽的界面处。器件在开态拥有更多的反型沟道，在不用缩小台面宽度的条件下，增加器件的沟道密度，降低比导通电阻。同时，所引入的控制栅浅槽几乎不对漂移区构成影响，保证了器件耐压的稳定。
其基本工作原理如下：以第一类导电类型半导体材料为N型为例，当栅极偏置为大于阈值电压时，第二导电类型阱区122靠近介质的表面出现反型电子层，在漏端Vd的作用下，形成从第一导电类型衬底152-第一导电类型漂移区111-第二导电类型阱区122-第一导电类型源极接触区151-源极金属接触130的电流通路。本发明在台面区中引入了控制栅深槽，在不影响器件耐压的同时，提供更多的反型沟道，提高沟道密度，增加器件的电流通路。因此，相比常规分离栅VDMOS器件设计而言，在相同击穿电压条件下，本发明提出分离栅VDMOS器件设计具有更低的比导通电阻。
优选的，控制栅浅槽和分离栅深槽的连接处为直角。
优选的，控制栅浅槽中的控制栅多晶硅电极131和分离栅深槽中的控制栅多晶硅电极131保持相同的深度。
优选的，控制栅浅槽的宽度和分离栅深槽的宽度一致。
优选的，器件中半导体是硅，或者是碳化硅、氮化镓。
优选的，第一类半导体是N型，第二类导电类型是P型；或者第一类半导体是P型，第二类导电类型是N型。
优选的，第一导电类型漂移区111通过外延获得，或使用注入再推结形成。
优选的，器件中的所有介质氧化层都通过热生长或者淀积来形成。
如图6-图18所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：
步骤1：根据已有衬底材料外延第一导电类型漂移区111，如图6所示；
步骤2：对所有需要刻槽包括控制栅浅槽和分离栅深槽的区域进行第一次硅刻蚀，形成一系列浅槽，并填充介质，如图7；
步骤3：通过光刻对需要刻蚀分离栅深槽的区域进行介质刻蚀，然后以介质为掩膜版对硅层进行第二次刻蚀，形成一系列深槽，如图8；
步骤4：去除表面介质掩膜版，并形成第四介质氧化层144，如图9所示；
步骤5：淀积分离栅多晶硅电极132，如图10所示；
步骤6：刻蚀多晶硅材料，形成分离栅多晶硅电极132，然后再刻蚀第四介质氧化层144，使其与分离栅多晶硅电极132拥有相同高度，如图11所示；
步骤7：淀积二氧化硅并刻蚀，形成第三介质氧化层143，如图12所示；
步骤8：形成第二介质氧化层142，如图13所示；
步骤9：淀积多晶硅并刻蚀，形成控制栅多晶硅电极131，如图14；
步骤10：高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区122，如图15；
步骤11：高能离子注入第一类导电类型半导体杂质，形成第一导电类型源极接触区151，如图16；
步骤12：淀积第一介质氧化层141，然后刻蚀氧化层和半导体，形成源极接触槽，如图17；
步骤13：利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区121，并淀积金属及CMP，形成源极金属接触130。如图18。
实施例2
如图5所示，为实施例2的分离栅VDMOS器件结构俯视图，本例与实施例1的结构不同之处在于，控制栅浅槽和分离栅深槽的连接处做了倒角处理，缓解了局部的曲率效应，优化电场分布，进一步提高器件的耐压，其工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种具有高沟道密度的分离栅VDMOS器件，其特征在于包括：
第一导电类型衬底(152)，第一导电类型漂移区(111)，第一导电类型源极接触区(151)，第二导电类型阱区(122)，第二导电类型源端接触区(121)，源极金属接触(130)，第一介质氧化层(141)，第二介质氧化层(142)，第三介质氧化层(143)，第四介质氧化层(144)，控制栅多晶硅电极(131)、分离栅多晶硅电极(132)；
第一导电类型漂移区(111)位于第一导电类型衬底(152)上方，第二导电类型阱区(122)位于第一导电类型漂移区(111)上方，第一导电类型源极接触区(151)位于第二导电类型阱区(122)上方，源极金属接触(130)将第二导电类型源端接触区(121)和第一导电类型源极接触区(151)短接；由第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)、第四介质氧化层(144)和控制栅多晶硅电极(131)、分离栅多晶硅电极(132)组成的分离栅深槽沿Z方向分布，Z方向为分离栅深槽的延伸方向，其中第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)包围着控制栅多晶硅电极(131)，第三介质氧化层(143)、第四介质氧化层(144)包围着分离栅多晶硅电极(132)，第三介质氧化层(143)位于控制栅多晶硅电极(131)和分离栅多晶硅电极(132)的中间；由第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)和控制栅多晶硅电极(131)组成的控制栅浅槽(170)沿Y方向分布，Y方向为与分离栅深槽延伸方向垂直的方向，其中第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)包围着控制栅多晶硅电极(131)；
控制栅浅槽与分离栅深槽相连，控制栅浅槽的深度大于第二导电类型阱区(122)，器件的反型沟道不仅存在于Z方向第二导电类型阱区(122)靠近分离栅深槽的界面处，也存在于Y方向第二导电类型阱区(122)靠近控制栅浅槽的界面处。
2.根据权利要求1所述的一种具有高沟道密度的分离栅VDMOS器件，其特征在于：控制栅浅槽和分离栅深槽的连接处为直角。
3.根据权利要求1所述的一种具有高沟道密度的分离栅VDMOS器件，其特征在于：控制栅浅槽和分离栅深槽的连接处为圆弧。
4.根据权利要求1所述的一种具有高沟道密度的分离栅VDMOS器件，其特征在于：控制栅浅槽中的控制栅多晶硅电极(131)和分离栅深槽中的控制栅多晶硅电极(131)保持相同的深度。
5.根据权利要求1所述的一种具有高沟道密度的分离栅VDMOS器件，其特征在于：控制栅浅槽的宽度和分离栅深槽的宽度一致。
6.根据权利要求1所述的一种具有高沟道密度的分离栅VDMOS器件，其特征在于：器件中半导体是硅，或者是碳化硅、氮化镓。
7.根据权利要求1至6任意一项所述的一种具有高沟道密度的分离栅VDMOS器件，其特征在于：第一类半导体是N型，第二类导电类型是P型；或者第一类半导体是P型，第二类导电类型是N型。
8.权利要求1至6任意一项所述的一种具有高沟道密度的分离栅VDMOS器件的制造方法，其特征在于包括如下步骤：
步骤1：根据已有衬底材料外延第一导电类型漂移区(111)；
步骤2：对所有需要刻槽的区域进行第一次硅刻蚀，形成一系列浅槽，并填充介质；
步骤3：通过光刻对需要刻蚀分离栅深槽的区域进行介质刻蚀，然后以介质为掩膜版对硅层进行第二次刻蚀，形成一系列深槽；
步骤4：去除表面介质掩膜版，并形成第四介质氧化层(144)；
步骤5：淀积分离栅多晶硅电极(132)；
步骤6：刻蚀多晶硅材料，形成分离栅多晶硅电极(132)，然后再刻蚀第四介质氧化层(144)，使其与分离栅多晶硅电极(132)拥有相同高度；
步骤7：淀积二氧化硅并刻蚀，形成第三介质氧化层(143)；
步骤8：形成第二介质氧化层(142)；
步骤9：淀积多晶硅并刻蚀，形成控制栅多晶硅电极(131)；
步骤10：高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区(122)；
步骤11：高能离子注入第一类导电类型半导体杂质，形成第一导电类型源极接触区(151)；
步骤12：淀积第一介质氧化层(141)，然后刻蚀氧化层和半导体，形成源极接触槽；
步骤13：利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区(121)，并淀积金属及CMP，形成源极金属接触(130)。
9.根据权利要求8所述的制造方法，其特征在于：第一导电类型漂移区(111)通过外延获得，或使用注入再推结形成。
10.根据权利要求8所述的制造方法，其特征在于：器件中的所有介质氧化层都通过热生长或者淀积来形成。
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|---|---|---|---|---|
| CN112420844A (zh) * | 2020-11-19 | 2021-02-26 | 电子科技大学 | 具有分离栅增强结构的低栅电阻功率mosfet器件及方法 |
| CN114639727A (zh) * | 2022-03-16 | 2022-06-17 | 江苏东海半导体股份有限公司 | 一种改善emi的分离栅mosfet器件结构 |
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2019
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