CN108231884A - 屏蔽栅极沟槽式半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供一种屏蔽栅极沟槽式半导体装置及其制造方法，该装置包括以下构件。基底结构具有多个第一沟槽与多个第二沟槽。第一沟槽沿第一方向延伸，第二沟槽沿第二方向延伸，且第一方向与第二方向相交。第一沟槽的深度大于第二沟槽的深度。第一下部电极分别设置于第一沟槽中。第一上部电极分别设置于第一沟槽中且位于第一下部电极上。第二下部电极分别设置于第二沟槽中。第二上部电极分别设置于第二沟槽中且位于第二下部电极上。第一下部电极、第一上部电极与基底结构彼此电性隔离。第二下部电极、第二上部电极与基底结构彼此电性隔离。本发明可降低导通电阻、提高崩溃电压，从而提升元件特性。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，尤其涉及一种屏蔽栅极沟槽式半导体装置及其制造方法。
背景技术
随着半导体产业的发展与产品需求，屏蔽栅极沟槽式半导体被广泛地应用在电源开关(power switch)元件中。由于屏蔽栅极沟槽式半导体结构具有许多优良的性能，在一些应用上，比传统的金氧半晶体管开关结构和传统的沟槽式半导体开关结构更具有优势。屏蔽栅极沟槽结构具有较低的晶体管闸漏电容，较小的导通电阻，并且提供较高的崩溃电压(breakdown voltage)。传统的沟槽式半导体开关结构，一个通道中具有多个沟槽，在减小导通电阻的同时，也增大了整体的闸漏电容。此问题可通过屏蔽栅极沟槽结构修正，通过隔离栅极与漏极区中的电场，从而大幅降低了闸漏电容。屏蔽栅极沟槽结构还具有漏极区中载子浓度较高的附加优势，有利改善器件的击穿电压。
屏蔽栅极沟槽式半导体的元件特性，使其适用于电源转换器等功率开关器件。在屏蔽栅极沟槽式半导体的电源开关领域中，如何能更进一步改善导通电阻、闸漏电容或崩溃电压等元件特性是本领域人员致力研究的课题。
发明内容
本发明提供一种屏蔽栅极沟槽式半导体装置及其制造方法，其可降低导通电阻、提高崩溃电压，从而提升元件特性。
本发明提出一种屏蔽栅极沟槽式半导体装置，包括基底结构、多个第一下部电极、多个第一上部电极、多个第二下部电极与多个第二上部电极。基底结构具有多个第一沟槽与多个第二沟槽。第一沟槽沿第一方向延伸，第二沟槽沿第二方向延伸，且第一方向与第二方向相交。第一沟槽的深度大于第二沟槽的深度。第一下部电极分别设置于第一沟槽中，第一上部电极分别设置于第一沟槽中且位于第一下部电极上。第二下部电极分别设置于第二沟槽中，第二上部电极分别设置于第二沟槽中且位于第二下部电极上。第一下部电极、第一上部电极与基底结构彼此电性隔离。第二下部电极、第二上部电极与基底结构彼此电性隔离。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，第一沟槽之间的间距可大于第二沟槽之间的间距。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，第一沟槽的宽度可大于第二沟槽的宽度。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，第一下部电极与第二下部电极可电性连接。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，第一上部电极与第二上部电极可电性连接。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，第一上部电极的宽度可大于第一下部电极的宽度
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，第二上部电极的宽度可大于第二下部电极的宽度。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置中，还包括多个底部电极。底部电极分别设置于第一沟槽中且位于第一下部电极下方。底部电极、第一下部电极与基底结构彼此电性隔离。
本发明提出一种屏蔽栅极沟槽式半导体装置的制造方法，包括以下步骤。提供基底结构。基底结构具有多个第一沟槽与多个第二沟槽。第一沟槽沿第一方向延伸，第二沟槽沿第二方向延伸，且第一方向与第二方向相交。第一沟槽的深度大于第二沟槽的深度。在第一沟槽的表面上与第二沟槽的表面上形成第一介电层。分别在第一沟槽中的第一介电层上与第二沟槽中的第一介电层上形成第一下部电极与第二下部电极。在第一下部电极上与第二下部电极上形成第二介电层。分别在第一沟槽中的第二介电层上与第二沟槽中的第二介电层上形成第一上部电极与第二上部电极。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，第一沟槽与第二沟槽可通过同一图案化处理形成。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，第一沟槽与第二沟槽可通过不同图案化处理形成。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，还包括在形成第一下部电极与第二下部电极之后，移除未被第一下部电极与第二下部电极所覆盖的第一介电层。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，还包括在移除未被第一下部电极与第二下部电极所覆盖的第一介电层之后，在第一下部电极上、第二下部电极上、第一沟槽的侧壁上与第二沟槽的侧壁上形成第二介电层。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，还包括在形成第一下部电极与第二下部电极之前，分别在第一沟槽中的第一介电层上形成多个底部电极。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，还包括在形成底部电极之后，对第一介电层进行薄化处理。
依照本发明的一实施例所述，在上述屏蔽栅极沟槽式半导体装置的制造方法中，还包括在底部电极上形成第三介电层。第三介电层位于底部电极与第一下部电极之间。
基于上述，在本发明所提出的屏蔽栅极沟槽式半导体装置及其制造方法中，由于基底结构具有相交的第一沟槽与多个第二沟槽，第一沟槽的深度大于第二沟槽的深度，且将电极分别设置于对应的第一沟槽与第二沟槽中，因此可有效地提升元件特性，如降低导通电阻、减少寄生电容、提高崩溃电压(breakdown voltage)与降低元件面积等。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1为本发明一实施例的屏蔽栅极沟槽式半导体装置的立体图。
图2为沿着图1中的I-I’剖面线与II-II’剖面线的屏蔽栅极沟槽式半导体装置的剖面图。
图3A至图3E为沿着图1中的I-I’剖面线与II-II’剖面线的屏蔽栅极沟槽式半导体装置的制作流程剖面图。
图4为本发明另一实施例的屏蔽栅极沟槽式半导体装置的立体图。
附图标记说明：
100、200：屏蔽栅极沟槽式半导体装置
102：基底结构
102a：第一导电型基底
102b：第一导电型磊晶层
102c：第二导电型井区
104：第一下部电极
106：第一上部电极
108：第二下部电极
110：第二上部电极
112：底部电极
114、116、118：介电层
120：掺杂区
122：背面电极
D1：第一方向
D2：第二方向
T1：第一沟槽
T2：第二沟槽
具体实施方式
图1为本发明一实施例的屏蔽栅极沟槽式半导体装置的立体图。图2为沿着图1中的I-I’剖面线与II-II’剖面线的屏蔽栅极沟槽式半导体装置的剖面图。图1省略示出图2中的部分构件，以更清楚地描述其余构件之间的关系。
请同时参照图1与图2，屏蔽栅极沟槽式半导体装置100包括基底结构102、多个第一下部电极104、多个第一上部电极106、多个第二下部电极108与多个第二上部电极110。屏蔽栅极沟槽式半导体装置100可为N型金氧半晶体管或P型金氧半晶体管。在此实施例中，屏蔽栅极沟槽式半导体装置100是以N型金氧半晶体管为例来进行说明，但本发明并不以此为限。
基底结构102可包括第一导电型基底102a、第一导电型磊晶层102b与第二导电型井区102c。第一导电型磊晶层102b设置于第一导电型基底102a上。第二导电型井区102c设置于第一导电型磊晶层102b中。第一导电型与第二导电型为不同导电型。也即，第一导电型可为N型与P型中的一个，且第二导电型可为N型与P型中的另一个。在此实施例中，第一导电型是以N型为例来进行说明，且第二导电型是以P型为例来进行说明，但本发明并不以此为限。
在基底结构102的第一表面S1具有多个第一沟槽T1与多个第二沟槽T2。第一沟槽T1沿第一方向D1延伸，第二沟槽T2沿第二方向D2延伸，且第一方向D1与第二方向D2相交。第一沟槽T1的深度大于第二沟槽T2的深度。也即，第一沟槽T1可为深沟槽，而第二沟槽T2可为浅沟槽。第一沟槽T1可沿着第二方向D2排列，且第二沟槽T2可沿着第一方向D1排列。第一沟槽T1之间的间距可大于第二沟槽T2之间的间距。第一沟槽T1的宽度可大于第二沟槽T2的宽度。
第一下部电极104分别设置于第一沟槽T1中，可用以作为屏蔽栅极(shadinggate)。第一上部电极106分别设置于第一沟槽T1中且位于第一下部电极104上，可用以作为通道栅极。第一上部电极106的宽度可大于第一下部电极104的宽度。第二下部电极108分别设置于第二沟槽T2中，可用以作为屏蔽栅极。第二上部电极110分别设置于第二沟槽T2中且位于第二下部电极108上，可用以作为通道栅极。第二上部电极110的宽度可大于第二下部电极108的宽度。第一下部电极104、第一上部电极106、第二下部电极108与第二上部电极110的材料例如是掺杂多晶硅或金属，金属例如是钨或铝。
第一下部电极104与第二下部电极108可电性连接。第一上部电极106与第二上部电极110可电性连接。举例来说，在第一方向D1上延伸的第一下部电极104与在第二方向D2上延伸的第二下部电极108可在相交处电性连接。在第一方向D1上延伸的第一上部电极106与在第二方向D2上延伸的第二上部电极110可在相交处电性连接。第一下部电极104、第一上部电极106与基底结构102彼此电性隔离。第二下部电极108、第二上部电极110与基底结构102彼此电性隔离。
此外，屏蔽栅极沟槽式半导体装置100还可包括多个底部电极112、介电层114、介电层116、介电层118、掺杂区120与背面电极122中的至少一个。
底部电极112分别设置于第一沟槽T1中且位于第一下部电极104下方，可用以作为崩溃电压增强层(BVD enhance layer)。底部电极112、第一下部电极104与基底结构102彼此电性隔离。底部电极112的材料例如是掺杂多晶硅或金属，上述金属可为钨或铝。
在第一沟槽T1中，介电层114设置于底部电极112与基底结构102之间，以电性隔离介电层11与基底结构102。此外，介电层114还可设置于第一下部电极104与基底结构102之间，以电性隔离第一下部电极104与基底结构102。在第二沟槽T2中，介电层114设置于第二下部电极108与基底结构102之间，以电性隔离第二下部电极108与基底结构102。介电层114的材料例如是氧化硅、氮化硅或氮氧化硅等介电材料。介电层114的厚度例如是300埃至5000埃，可视产品需求进行调整。
在第一沟槽T1中，介电层116设置于底部电极112与第一下部电极104之间，以电性隔离底部电极112与第一下部电极104。介电层116的材料例如是氧化硅、氮化硅或氮氧化硅等介电材料。介电层116的厚度例如是300埃至5000埃，可视产品需求进行调整。
在第一沟槽T1中，介电层118设置于第一下部电极104与第一上部电极106之间，以电性隔离第一下部电极104与第一上部电极106。此外，介电层118还可设置于第一上部电极106与基底结构102之间，以电性隔离第一上部电极106与基底结构102。在第二沟槽T2中，介电层118设置于第二下部电极108与第二上部电极110之间，以电性隔离第二下部电极108与第二上部电极110。此外，介电层118还可设置于第二上部电极110与基底结构102之间，以电性隔离第二上部电极110与基底结构102。介电层118的材料例如是氧化硅、氮化硅或氮氧化硅等介电材料。介电层118的厚度例如是300埃至5000埃，可视产品需求进行调整。
掺杂区120设置于各个第一沟槽T1两侧的基底结构102中，可用以作为源极。掺杂区120也同时位于各个第二沟槽T2两侧的基底结构102中。掺杂区120例如是设置于第二导电型井区102c中的第一导电型掺杂区。在此实施例中，掺杂区120是以N型掺杂区为例来进行说明。
背面电极122设置于基底结构102的第二表面S2上，第二表面S2与第一表面S1相对。背面电极122可用以作为漏极。背面电极122的材料例如是钛、镍、银、铝、铜或其组合。
基于上述实施例可知，在屏蔽栅极沟槽式半导体装置100中，由于在基底结构102的第一表面S1具有相交的第一沟槽T1与多个第二沟槽T2，第一沟槽T1的深度大于第二沟槽T2的深度，且将电极分别设置于对应的第一沟槽T1与第二沟槽T2中，因此可有效地提升元件特性，如降低导通电阻、减少寄生电容、提高崩溃电压与降低元件面积等，详细说明如下。
通过密集排列的第二沟槽T2(浅沟槽)，可达成较密集的通道，进而降低导通电阻。此外，第二沟槽T2的间距可采用处理上所能达到的最小间距，以更进一步地降低导通电阻。
由于第一下部电极104与第二下部电极108可用以作为屏蔽栅极，因此分别可用以防止在第一上部电极106与背面电极122之间以及在第一上部电极106与背面电极122之间产生寄生电容。
由于第二沟槽T2的深度较浅，因此可增加第二下部电极108与背面电极122之间的距离，进而降低寄生电容。第二沟槽T2的深度可视屏蔽栅极沟槽式半导体装置100对寄生电容的需求而定。
由于第一沟槽T1(深沟槽)的深度较深，因此可通过设置于第一沟槽T1中的电极(如，图1中的底部电极112或图4中的第一下部电极104)来提高崩溃电压。此外，还可通过调整第一沟槽T1之间的间距来调整崩溃电压。第一沟槽T1之间的间距大小取决于屏蔽栅极沟槽式半导体装置100对崩溃电压的需求而定。举例来说，可通过增加第一沟槽T1之间的间距来提高崩溃电压。若对于崩溃电压的要求为100V，则间距可为2.6um至3um；若对于崩溃电压的要求为60V，则间距可为2.3um至2.5um。
通过第一沟槽T1与第二沟槽T2的排列方式，可使得设置于第一沟槽T1与第二沟槽T2中的电极密集排列，进而有效地降低元件面积。
图3A至图3E为沿着图1中的I-I’剖面线与II-II’剖面线的屏蔽栅极沟槽式半导体装置的制作流程剖面图。此外，本实施例的屏蔽栅极沟槽式半导体装置100的制造方法虽然是以下述制造方法为例进行说明，但本发明并不以此为限。
首先，请参照图3A，提供基底结构102。基底结构102可包括第一导电型基底102a、第一导电型磊晶层102b与第二导电型井区102c。第一导电型磊晶层102b设置于第一导电型基底102a上。第一导电型磊晶层102b的形成方法例如是临场掺杂磊晶成长法。第二导电型井区102c设置于第一导电型磊晶层102b中。第二导电型井区102c的形成方法例如是离子植入法。第一导电型与第二导电型为不同导电型。也即，第一导电型可为N型与P型中的一个，且第二导电型可为N型与P型中的另一个。在此实施例中，第一导电型是以N型为例来进行说明，且第二导电型是以P型为例来进行说明，但本发明并不以此为限。
在基底结构102的第一表面S1具有多个第一沟槽T1与多个第二沟槽T2。第一沟槽T1与第二沟槽T2的形成方法例如是对基底结构102进行图案化处理。第一沟槽T1与第二沟槽T2的形成方法可通过同一道图案化处理或不同图案化处理形成。当第一沟槽T1与第二沟槽T2采用同一道图案化处理形成时，可降低处理复杂度。当第一沟槽T1与第二沟槽T2采用不同的图案化处理时，能够分别对第一沟槽T1与第二沟槽T2的尺寸进行调整，而可具有较佳的处理弹性。
第一沟槽T1沿第一方向D1延伸，第二沟槽T2沿第二方向D2延伸，且第一方向D1与第二方向D2相交。第一沟槽T1的深度大于第二沟槽T2的深度。也即，第一沟槽T1可为深沟槽，而第二沟槽T2可为浅沟槽。第一沟槽T1可沿着第二方向D2排列，且第二沟槽T2可沿着第一方向D1排列。第一沟槽T1之间的间距可大于第二沟槽T2之间的间距。第一沟槽T1的宽度可大于第二沟槽T2的宽度。
随后，可在基底结构102的第二表面S2上形成背面电极122，第二表面S2与第一表面S1相对。背面电极122的材料例如是钛、镍、银、铝、铜或其组合。背面电极122的形成方法例如是物理气相沉积法。
请参照图3B，在第一沟槽T1的表面上与第二沟槽T2的表面上形成介电层114。介电层114的材料例如是氧化硅、氮化硅或氮氧化硅等介电材料。介电层114的厚度例如是300埃至5000埃，可视产品需求进行调整。介电层114的形成方法例如是热氧化法或化学气相沉积法。
然后，分别在第一沟槽T1中的介电层114上形成多个底部电极112。底部电极112的形成方法可包括以下步骤。首先，形成填满第一沟槽T1的底部电极材料层(未示出)。底部电极材料层的材料例如是掺杂多晶硅或金属，上述金属可为钨或铝。底部电极材料层的形成方法例如是化学气相沉积法或物理气相沉积法。接着，对底部电极材料层进行回蚀刻处理。
接下来，请参照图3C，可对介电层114进行薄化处理，以加宽底部电极112上方的第一沟槽T1的宽度，且加宽第二沟槽T2的宽度。薄化处理例如是湿式蚀刻法。
之后，在底部电极112上形成介电层116。介电层116的材料例如是氧化硅等介电材料。介电层116的厚度例如是300埃至5000埃，可视产品需求进行调整。介电层116的形成方法例如是热氧化法。
请参照图3D，分别在第一沟槽T1中的介电层114上与第二沟槽T2中的介电层114上形成第一下部电极104与第二下部电极108。介电层116位于底部电极112与第一下部电极104之间。第一下部电极104与第二下部电极108的形成方法可包括以下步骤。首先，形成填满第一沟槽T1与第二沟槽T2的下部电极材料层(未示出)。下部电极材料层的材料例如是掺杂多晶硅或金属，上述金属可为钨或铝。下部电极材料层的形成方法例如是化学气相沉积法或物理气相沉积法。接着，对下部电极材料层进行回蚀刻处理。
继之，移除未被第一下部电极104与第二下部电极108所覆盖的介电层114，例如第一沟槽T1与第二沟槽T2侧壁以及基底结构102的第一表面S1等处的介电层114。移除方法例如是湿式蚀刻法。
请参照图3E，在第一下部电极104上与第二下部电极108上形成介电层118。介电层118还可形成在第一沟槽T1的侧壁上、第二沟槽T2的侧壁上与基底结构102的第一表面S1上。介电层118的材料例如是氧化硅、氮化硅或氮氧化硅等介电材料。介电层118的厚度例如是300埃至5000埃，可视产品需求进行调整。介电层118的形成方法例如是热氧化法或化学气相沉积法。
然后，分别在第一沟槽T1中的介电层118上与第二沟槽T2中的介电层118上形成第一上部电极106与第二上部电极110。第一上部电极106与第二上部电极110的形成方法可包括以下步骤。首先，形成填满第一沟槽T1与第二沟槽T2的上部电极材料层(未示出)。上部电极材料层的材料例如是掺杂多晶硅或金属，上述金属可为钨或铝。上部电极材料层的形成方法例如是化学气相沉积法或物理气相沉积法。接着，对上部电极材料层进行回蚀刻处理。
接下来，可在各个第一沟槽T1两侧的基底结构102中形成多个掺杂区120。掺杂区120也可同时形成在各个第二沟槽T2两侧的基底结构102中。掺杂区120的形成方法例如是离子植入法。举例来说，可通过离子植入法将第一导电型掺杂植入第二导电型井区102c中而形成第一导电型的掺杂区120。在此实施例中，掺杂区120是以N型掺杂区为例来进行说明。
图4为本发明另一实施例的屏蔽栅极沟槽式半导体装置的立体图。
请同时参照图1与图4，图4的屏蔽栅极沟槽式半导体装置200与图1的屏蔽栅极沟槽式半导体装置100的差异如下。相较于屏蔽栅极沟槽式半导体装置100，屏蔽栅极沟槽式半导体装置200并不包括底部电极112与介电层116。详细来说，屏蔽栅极沟槽式半导体装置200的第一下部电极104与第二下部电极108可同时作为屏蔽电极与崩溃电压增强层，因此可减少处理次数，降低处理成本。此外，图4的屏蔽栅极沟槽式半导体装置200与图1的屏蔽栅极沟槽式半导体装置100中的相同构件使用相同符号表示且具有相似的材料、设置方式、形成方法与功效，故于此不再重复说明。
综上所述，在上述实施例的屏蔽栅极沟槽式半导体装置及其制造方法中，由于基底结构具有相交的多个深沟槽与多个浅沟槽，且将电极分别设置于对应的深沟槽与浅沟槽中，因此可有效地提升元件特性，如降低导通电阻、减少寄生电容、提高崩溃电压与降低元件面积等。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求所界定者为准。
Claims (16)
1.一种屏蔽栅极沟槽式半导体装置，其特征在于，包括：
基底结构，具有多个第一沟槽与多个第二沟槽，所述多个第一沟槽沿第一方向延伸，所述多个第二沟槽沿第二方向延伸，所述第一方向与所述第二方向相交，且所述多个第一沟槽的深度大于所述多个第二沟槽的深度；
多个第一下部电极，分别设置于所述多个第一沟槽中；
多个第一上部电极，分别设置于所述多个第一沟槽中且位于所述多个第一下部电极上；
多个第二下部电极，分别设置于所述多个第二沟槽中；以及
多个第二上部电极，分别设置于所述多个第二沟槽中且位于所述多个第二下部电极上，其中
所述多个第一下部电极、所述多个第一上部电极与所述基底结构彼此电性隔离，
所述多个第二下部电极、所述多个第二上部电极与所述基底结构彼此电性隔离。
2.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一沟槽之间的间距大于所述多个第二沟槽之间的间距。
3.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一沟槽的宽度大于所述多个第二沟槽的宽度。
4.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一下部电极与所述多个第二下部电极电性连接。
5.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一上部电极与所述多个第二上部电极电性连接。
6.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第一上部电极的宽度大于所述多个第一下部电极的宽度。
7.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，所述多个第二上部电极的宽度大于所述多个第二下部电极的宽度。
8.根据权利要求1所述的屏蔽栅极沟槽式半导体装置，其特征在于，还包括多个底部电极，分别设置于所述多个第一沟槽中，且位于所述多个第一下部电极下方，其中所述多个底部电极、所述多个第一下部电极与所述基底结构彼此电性隔离。
9.一种屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，包括：
提供基底结构，具有多个第一沟槽与多个第二沟槽，所述多个第一沟槽沿一第方向延伸，所述多个第二沟槽沿第二方向延伸，所述第一方向与所述第二方向相交，且所述多个第一沟槽的深度大于所述多个第二沟槽的深度；
在所述多个第一沟槽的表面上与所述多个第二沟槽的表面上形成第一介电层；
分别在所述多个第一沟槽中的所述第一介电层上与所述多个第二沟槽中的所述第一介电层上形成多个第一下部电极与多个第二下部电极；
在所述多个第一下部电极上与所述多个第二下部电极上形成第二介电层；以及
分别在所述多个第一沟槽中的所述第二介电层上与所述多个第二沟槽中的所述第二介电层上形成多个第一上部电极与多个第二上部电极。
10.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，所述多个第一沟槽与所述多个第二沟槽通过同一图案化处理形成。
11.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，所述多个第一沟槽与所述多个第二沟槽通过不同图案化处理形成。
12.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，还包括在形成所述多个第一下部电极与所述多个第二下部电极之后，移除未被所述多个第一下部电极与所述多个第二下部电极所覆盖的所述第一介电层。
13.根据权利要求12所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，还包括在移除未被所述多个第一下部电极与所述多个第二下部电极所覆盖的所述第一介电层之后，在所述多个第一下部电极上、所述多个第二下部电极上、所述多个第一沟槽的侧壁上与所述多个第二沟槽的侧壁上形成所述第二介电层。
14.根据权利要求9所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，还包括在形成所述多个第一下部电极与所述多个第二下部电极之前，分别在所述多个第一沟槽中的所述第一介电层上形成多个底部电极。
15.根据权利要求14所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，还包括在形成所述多个底部电极之后，对所述第一介电层进行薄化处理。
16.根据权利要求14所述的屏蔽栅极沟槽式半导体装置的制造方法，其特征在于，还包括在所述多个底部电极上形成第三介电层，其中所述第三介电层位于所述多个底部电极与所述多个第一下部电极之间。
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