CN110444471A - 一种3维分离栅沟槽电荷存储型igbt的制备方法 - Google Patents
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- CN110444471A CN110444471A CN201910777448.7A CN201910777448A CN110444471A CN 110444471 A CN110444471 A CN 110444471A CN 201910777448 A CN201910777448 A CN 201910777448A CN 110444471 A CN110444471 A CN 110444471A
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- 238000003860 storage Methods 0.000 title claims abstract description 121
- 238000000926 separation method Methods 0.000 title claims abstract description 64
- 238000002360 preparation method Methods 0.000 title claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000001259 photo etching Methods 0.000 claims abstract description 23
- 230000003647 oxidation Effects 0.000 claims abstract description 22
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 238000009826 distribution Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 224
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 53
- 229910052710 silicon Inorganic materials 0.000 claims description 53
- 239000010703 silicon Substances 0.000 claims description 53
- 239000002184 metal Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000012535 impurity Substances 0.000 claims description 29
- 238000000151 deposition Methods 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000000137 annealing Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 238000001459 lithography Methods 0.000 claims description 10
- 239000011241 protective layer Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 7
- 238000005224 laser annealing Methods 0.000 claims description 7
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 5
- 238000009825 accumulation Methods 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 238000011982 device technology Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000003672 processing method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 25
- 230000001413 cellular effect Effects 0.000 description 19
- 230000005611 electricity Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 208000033999 Device damage Diseases 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
Abstract
本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及一种3维分离栅沟槽电荷存储型IGBT的制备方法。本发明在传统工艺方法的基础上调节掩模板的开口形状及后续的光刻、刻蚀、氧化，淀积多晶等步骤使第一分离栅结构与第二分离栅结构同时形成，其余与传统3维分离栅沟槽电荷存储型IGBT的工艺步骤相同，解决了传统工艺制造分离栅结构工艺复杂、难度大，且第一分离栅结构与第二分离栅结构的一致性不易控制等问题，减小了工艺制造成本，有利于3维分离栅沟槽电荷存储型IGBT的量产与推广，且制造方法与传统工艺制造方法相兼容同时由于第一沟槽与第二沟槽是同时形成，减少氧化所带来的的热过程，降低了热过程对P型基区及N型电荷存储层离子注入后浓度分布的影响。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及一种3维分离栅沟槽电荷存储型IGBT的制备方法。
背景技术
绝缘栅双极型晶体管(IGBT)是目前发展最快的一种混合型电力电子器件，它具有MOS输入、双极输出功能的MOS、双极相结合的特性，既有MOSFET的输入阻抗高、控制功率小、驱动电路简单、开关速度高、开关损耗小的优点，又具有双极功率晶体管的电流密度大、饱和压降低、电流处理能力强、稳定性好的优点，在高压、大电流、高速三方面是其它功率器件不能比拟的，因而是电力电子领域理想的开关器件。
从20世纪70年代末80年代初IGBT被发明以来，人们一直致力于改善IGBT的性能，经过三十几年的发展，相继提出了7代IGBT器件结构来不断提升器件的性能。从具有对称阻断特性的非穿通(NPT)型IGBT结构到采用场阻止(FS)层从而减薄漂移区厚度、改善器件导通特性的FS IGBT结构。此外采用沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区，进而降低了器件的导通电阻并获得更高了的MOS结构沟道密度，使得器件的特性获得显著提高。第7代IGBT结构——沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求此处电子浓度将大大增加，由此可以改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更好的正向导通压降与关断损耗间的折中。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低，为了解决N型电荷存储层对器件击穿电压的影响，研究人员在CSTBT的基础上提出了一种具有三维十字交叉型的分离栅结构的CSTBT，分离栅结构的引入能够有效屏蔽N型电荷存储层对器件击穿电压的影响同时减小了器件的栅极电容提高了器件的开关速度，从而降低了器件的开关损耗，传统工艺制造方法上制作十字交叉型的分离栅结构是分步先刻蚀第一沟槽结构然后通过氧化淀积多晶等步骤制作出第一分离栅结构，接着刻蚀第二沟槽然后通过氧化淀积多晶等步骤制作出第二分离栅结构，第一分离栅结构与第二分离栅结构呈十字交叉型。然而这种工艺方法制造分离栅结构工艺复杂、难度大，且第一分离栅结构与第二分离栅结构的一致性不易控制。
发明内容
本发明的目的是提供一种新的3维分离栅CSTBT的制作方法用以解决分离栅结构制备的工艺复杂、难度大的问题，同时能够保证第一分离栅结构与第二分离栅结构的一致性，并且通过调节掩模板的开口大小可以使得第一沟槽的深度与第二沟槽的深度不同，这与传统制造工艺相兼容，同时由于第一沟槽与第二沟槽是同时形成，减少氧化所带来的的热过程，降低了热过程对P型基区及N型电荷存储层离子注入后浓度分布的影响。
一种3维分离栅沟槽电荷存储型IGBT的制备方法，包括以下步骤：
步骤1：选取一定厚度和浓度的轻掺杂FZ硅片用以形成器件的N-漂移区8；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层6；再在N型电荷存储层6上方通过离子注入P型杂质并退火处理制得P型基区5；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区8上刻蚀形成第一沟槽与第二沟槽十字交叉型沟槽，第一沟槽沿器件纵向方向位于N型漂移区8上部左侧；第二沟槽沿器件横向方向位于N型飘移区8后侧；所述第一沟槽的深度等于第二沟槽深度且大于N型电荷存储层6的结深；同时，通过控制第一沟槽与第二沟槽刻蚀窗口的大小可以使第一沟槽与第二沟槽的深度不一致；
步骤5：在所述第一沟槽和第二沟槽内壁通过氧化形成介质层，然后在第一沟槽和第二沟槽内淀积多晶硅；
步骤6：在硅片表面淀积保护层，光刻出窗口进行多晶硅和介质层刻蚀，进而在第一沟槽上刻蚀形成第三沟槽，第三沟槽沿器件纵向方向位于N型漂移区8上部左侧，所述第三沟槽的深度大于P型基区5的结深；所述第三沟槽的深度小于N型电荷存储层6的结深；
步骤7：在所述第三沟槽内壁形成栅介质层，然后在第三沟槽内淀积多晶硅，第三沟槽与第一沟槽和第二沟槽通过栅介质层72隔离；
步骤8：通过光刻、离子注入工艺在第三沟槽与第二沟槽之间的P型基区5顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区3和P+发射区4；所述N+发射区3一侧沿器件纵向方向与第一沟槽的介质层72相连，一侧沿器件横向方向与第二沟槽的介质层1202相连；所述P+发射区4的一侧沿器件横向方向与第二沟槽的介质层1202相连；
步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于第三沟槽内的多晶硅电极71和沟槽介质层72上表面的介质层2；
步骤10：在器件表面淀积金属，并采用光刻、刻蚀工艺在介质层2、N+发射区3、P+发射区4、第二沟槽内的多晶硅电极1201和沟槽介质层72上表面形成发射极金属1；
步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并采用激光退火制作器件的N型场阻止层9，在N型场阻止层9背面注入P型杂质形成P型集电区10，背面淀积金属形成集电极金属11。
即制备得本发明一种3维分离栅沟槽电荷存储型IGBT。
本发明制备所得的3维分离栅沟槽电荷存储型IGBT元胞结构如图10所示，十字交叉的分离栅结构的第一分离栅结构与第二分离栅结构通过调节掩模板的开口形状及后续的光刻、刻蚀、氧化，淀积多晶等步骤使得第一分离栅结构与第二分离栅结构同时形成，其余工艺步骤与传统3维分离栅沟槽电荷存储型IGBT的工艺步骤相同。
本发明的有益效果表现在：
本发明在传统制备3维分离栅沟槽电荷存储型IGBT工艺方法的基础上通过调节掩模板的开口形状及后续的光刻、刻蚀、氧化，淀积多晶等步骤使得第一分离栅结构与第二分离栅结构同时形成，其余工艺步骤与传统3维分离栅沟槽电荷存储型IGBT的工艺步骤相同，解决了传统工艺制造分离栅结构工艺复杂、难度大，且第一分离栅结构与第二分离栅结构的一致性不易控制等问题，减小了工艺制造成本，有利于3维分离栅沟槽电荷存储型IGBT的量产与推广，且制造方法与传统工艺制造方法相兼容同时由于第一沟槽与第二沟槽是同时形成，减少氧化所带来的的热过程，降低了热过程对P型基区及N型电荷存储层离子注入后浓度分布的影响。
附图说明
图1是传统沟槽栅电荷存储型IGBT器件的半元胞结构示意图；
图2是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成第一沟槽和第二沟槽后的半元胞结构示意图；
图3是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成介质层74和介质层1202后的半元胞结构示意图；
图4是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成分裂发射极73及屏蔽电极1201后的半元胞结构示意图；
图5是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成第三沟槽后的半元胞结构示意图；
图6是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成栅介质层72后的半元胞结构示意图；
图7是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成分裂栅电极71后的半元胞结构示意图；
图8是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成N+发射区3以及P+发射区4后的半元胞结构示意图；
图9是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT形成介质层2后的半元胞结构示意图；
图10是发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT完成全部工序后的半元胞结构示意图；
图11是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成介质层74和介质层1202后的半元胞结构示意图；
图12是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成分裂发射极73及屏蔽电极1201后的半元胞结构示意图；
图13是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成第三沟槽后的半元胞结构示意图；
图14是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成栅介质层72后的半元胞结构示意图；
图15是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成分裂栅电极71后的半元胞结构示意图；
图16是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成N+发射区3以及P+发射区4后的半元胞结构示意图；
图17是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT形成介质层2后的半元胞结构示意图；
图18是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT完成全部工序后的半元胞结构示意图；
图19是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图20是本发明实施例1提供的3维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图21是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图22是本发明实施例1提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图23是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图24是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图25是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图26是本发明实施例2提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图27是本发明实施例3提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图28是本发明实施例3提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图29是本发明实施例3提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图30是本发明实施例3提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图31是本发明实施例4提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图32是本发明实施例4提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图33是本发明实施例4提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图34是本发明实施例4提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图35是本发明实施例5提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图36是本发明实施例5提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图37是本发明实施例5提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图38是本发明实施例5提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图39是本发明实施例6提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图40是本发明实施例6提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图41是本发明实施例6提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图42是本发明实施例6提供的一种3维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图43是传统沟槽栅电荷存储型IGBT器件形成沟槽栅和N+发射区3以及P+发射区4后的半元胞结构示意图；
图1至图43，1为发射极金属，2为介质层，3为N+发射区，4为P+发射区，5为P型基区，6为N型电荷存储层，7为栅电极，71为分裂栅电极，72为栅介质层，73为分裂发射极，74为分裂发射极介质层，8为N-漂移区，9为N型场阻止层，10为P型集电区，11为集电极金属，1201为屏蔽沟槽电极，1202为屏蔽沟槽电极介质层，13为浮空P区。
具体实施方式
以下结合附图，对本发明的原理和特性做进一步的说明，本发明的具体实施例子以1200V电压等级的具有分离栅CSTBT器件为例进行说明，所举实例只用于解释本发明，并非用于限定本发明的范围。
实施例1：
一种具有3维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线以及EF线的剖面如图19、图20、图21和图22所示，其工艺制造步骤为：
步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N-漂移区8，N-飘移区的掺杂浓度为1014～1015个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层6，N型电荷存储层6的掺杂浓度为1015～1016/cm3；N型电荷存储层6上方通过离子注入P型杂质并退火处理制得P型基区5，P型基区5的掺杂浓度为1016～1017/cm3；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区8上刻蚀形成第一沟槽与第二沟槽十字交叉型沟槽，第一沟槽沿器件纵向方向位于N型漂移区8上部左侧；第二沟槽沿器件横向方向位于N型飘移区8后侧；所述第一沟槽的深度等于第二沟槽深度且大于N型电荷存储层6的结深；并且，通过控制第一沟槽与第二沟槽刻蚀窗口的大小可以使第一沟槽与第二沟槽的深度不一致；第一沟槽与第二沟槽的宽度为1～2μm；第一沟槽与第二沟槽的深度为3～5μm；
步骤5：在所述第一沟槽和第二沟槽内壁通过氧化形成介质层74和介质层1202，介质层74与介质层1202的厚度为0.1～0.5μm；然后在第一沟槽和第二沟槽内淀积多晶硅，第二沟槽的介质层1202的厚度大于或等于第一沟槽介质层74的厚度；
步骤6：在硅片表面淀积保护层，光刻出窗口进行多晶硅和介质层刻蚀，进而在第一沟槽上刻蚀形成第三沟槽，第三沟槽沿器件纵向方向位于N型漂移区8上部左侧，所述第三沟槽的深度大于P型基区5的结深；所述第三沟槽的深度小于N型电荷存储层6的结深，第三沟槽的深度为1～3μm；
步骤7：在所述第三沟槽内壁形成栅介质层72，介质层72的厚度0.1～0.3μm；然后在第三沟槽内淀积多晶硅，第三沟槽与第一沟槽和第二沟槽通过栅介质层72隔离，介质层72的厚度小于或等于介质层74的厚度；
步骤8：通过光刻、离子注入工艺在第三沟槽与第二沟槽之间的P型基区5顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区3和P+发射区4；所述N+发射区3和P+发射区4的结深为0.2～0.5μm；所述N+发射区3一侧沿器件纵向方向与第一沟槽的介质层72相连，一侧沿器件横向方向与第二沟槽的介质层1202相连；所述P+发射区4的一侧沿器件横向方向与第二沟槽的介质层1202相连；
步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于第三沟槽内的多晶硅电极71和沟槽介质层72上表面的介质层2，介质层2的厚度为0.2～0.5μm；
步骤10：在器件表面淀积2～5μm厚的金属，并采用光刻、刻蚀工艺在介质层2、N+发射区3、P+发射区4、第二沟槽内的多晶硅电极1201和沟槽介质层72上表面形成发射极金属1；
步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并采用多次激光退火制作器件的N型场阻止层9，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～1000KeV,注入剂量为1013～1014个/cm2；
步骤12：在N型场阻止层9背面注入P型杂质形成P型集电区10，形成的P型集电区的厚度为0.5～2微米，离子注入能量为30keV～100keV，注入剂量为1013～1014个/cm2，采用激光退火，背面淀积2～4μm厚的金属形成集电极金属11。
通过以上工艺步骤制得一种具有分离栅CSTBT，包括：背部集电极金属11、位于背部集电极金属11之上并与其连接的P型集电区10、位于P型集电区10之上并与其连接的N型场阻止层9，位于N型场阻止层9之上并与其连接的N-飘移区8；位于N-飘移区8上部并与其连接的N型电荷存储层6，位于N型电荷存储层6上方并与其连接的P型基区5，位于P型基区5上方与其连接的相互独立且并排放置的N+发射区3和P+发射区4；位于N-飘移区8上部沿Z轴方向并与其连接的沟槽结构；位于N-飘移区8上部沿X轴方向并与其连接的屏蔽沟槽结构；位于沟槽结构上方并与其连接的介质层2；位于介质层2、N+发射区3和P+发射区4以及屏蔽沟槽上方并与其连接的发射极金属1；其特征在于，所述沟槽结构包括分裂栅电极71、分裂发射极73、栅介质层72和介质层74，所述沟槽结构沿z轴方向贯穿N-漂移区9；所述分裂栅电极71通过栅介质层72与N+发射区3、P型基区5、N型电荷存储层6以及分裂发射极73连接；所述分裂栅电极71深度大于P型基区4的深度，所述分裂栅电极71深度小于N型电荷存储层6的深度，所述分裂发射极73通过栅介质层72、介质层74与分裂栅电极71、N型电荷存储层6以及N-飘移区8连接；所述分裂发射极73的深度大于N型电荷存储层6的深度，所述分裂发射极73与发射极金属1等电位；所述介质层2位于分裂栅电极71和栅介质层72上表面，用于隔离发射极金属1；所述屏蔽沟槽结构包括屏蔽电极1201和介质层1202，所述屏蔽沟槽结构沿x轴方向部分贯穿N-漂移区；所述屏蔽电极1201通过栅介质层72与分裂栅电极71隔离，所述屏蔽电极1201与分裂发射极73直接连接；所述屏蔽电极1201通过介质层1202与N+发射区3、P+发射区4、P型基区5、N型电荷存储层6以及N-漂移区8连接；所述屏蔽沟槽结构的宽度大于沟槽栅结构的宽度；所述屏蔽电极1201的深度大于N型电荷存储层6的结深；所述介质层1202的厚度大于介质层74的厚度；所述屏蔽电极1201与发射极金属1等电位，所述栅电极71与栅电极71之间的间距是分离栅电极73与分离栅电极73之间间距的2～3倍。
实施例2
一种3维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线以及EF线的剖面如图29、图30、图31和图32所示，其工艺制造步为
步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N-漂移区(8)，N-飘移区的掺杂浓度为1014～1015个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层(6)，N型电荷存储层(6)的掺杂浓度为1015～1016/cm3；N型电荷存储层(6)上方通过离子注入P型杂质并退火处理制得P型基区(5)，P型基区(5)的掺杂浓度为1016～1017/cm3；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区(8)上刻蚀形成第一沟槽与第二沟槽十字交叉型沟槽，第一沟槽沿器件纵向方向位于N型漂移区(8)上部左侧；第二沟槽沿器件横向方向位于N-漂移区(8)后侧；所述第一沟槽的深度等于第二沟槽深度且大于N型电荷存储层(6)的结深；并且，通过控制第一沟槽与第二沟槽刻蚀窗口的大小可以使第一沟槽与第二沟槽的深度不一致；第一沟槽与第二沟槽的宽度为1～2μm；第一沟槽与第二沟槽的深度为3～5μm；
步骤5：在所述第一沟槽和第二沟槽内壁通过氧化形成厚的第二介质层(74)和第二介质层(1202)，然后在第一沟槽和第二沟槽内淀积多晶硅，第二沟槽的第二介质层(1202)的厚度大于或等于第一沟槽第二介质层(74)的厚度；
步骤6：在硅片表面淀积保护层，光刻出窗口在第二介质层(74)上进行刻蚀，进而在第二介质层(74)上刻蚀形成第三沟槽，第三沟槽沿器件纵向方向位于N型漂移区(8)上部左侧、第一沟槽右侧，所述第三沟槽的深度大于P型基区(5)的结深；所述第三沟槽的深度小于N型电荷存储层(6)的结深；
步骤7：在所述第三沟槽内壁形成栅介质层(72)，然后在第三沟槽内淀积多晶硅，第三沟槽与第一沟槽和第二沟槽通过栅介质层(72)隔离，栅介质层(72)的厚度小于或等于第二介质层(74)的厚度；
步骤8：通过光刻、离子注入工艺在第三沟槽与第二沟槽之间的P型基区(5)顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区(3)和P+发射区(4)；所述N+发射区(3)和P+发射区(4)的结深为0.2～0.5μm；所述N+发射区(3)一侧沿器件纵向方向与第一沟槽的栅介质层(72)相连，一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；所述P+发射区(4)的一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；
步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于第三沟槽内的多晶硅电极(71)和沟槽介质层72上表面的第一介质层(2)，第一介质层(2)的厚度为0.2～0.5μm；
步骤10：在器件表面淀积2～5μm厚的金属，并采用光刻、刻蚀工艺在第一介质层(2)、N+发射区(3)、P+发射区(4)、第二沟槽内的多晶硅电极(1201)和栅介质层(72)上表面形成发射极金属1；
步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层(9)，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～500KeV,注入剂量为1013～1014个/cm2；
实施例3
一种3维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线和EF线的剖面如图27、图28、图29和图30所示，本实施例在实施例1的基础上在介质层1202也刻蚀出第三沟槽并淀积多晶，其余结构均与实施例1相同。
本实施例通过工艺上的调整，不仅在Z方向上进行第三沟槽的刻蚀及制备，同时也在X方向上进行第三沟槽的刻蚀及制备，使得分裂栅电极71呈3维分布，进一步提高了分离栅电极71改善电荷存储层掺杂浓度对器件击穿电压的影响。
实施例4
一种3维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线和EF线的剖面如图31、图32、图33和图34所示，本实施例在实施例2的基础刻蚀部分第一沟槽里填充的多晶与介质层使得分裂发射极73的呈L形状，其余结构均与实施例2相同。
本实施例通过工艺上的调整，在刻蚀的时候调整掩模版的开孔大小，改变分裂发射极的形状进一步的减小栅极-集电极电容，提高器件开关速度。
实施例5
一种3维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线和EF线的剖面如图35、图36、图37和图38所示，本实施例在实施例1的基础上引入浮空P区13外，其余结构均与实施例1相同。
本实施例在工艺上增加P型离子注入步骤，引入的浮空P区13沿Z方向贯穿N-飘移区8，浮空P区的引入导致器件导通时空穴在表面积累，由于电荷平衡的原理，积累的空穴会感应出相应数量电子，大大增强了器件的电导调制能力，降低了器件的导通压降与导通损耗。
实施例6
一种3维分离栅沟槽电荷存储型IGBT，其半元胞结构其半元胞结构及沿AB线、CD线和EF线的剖面如图39、图40、图41和图42所示，本实施例在实施例2的基础上，其栅电极71沿Z方向贯穿，其余结构与实施例2相同。
本实施例在工艺上通过调整掩模版开口尺寸，使得在进行第三沟槽刻蚀时，沟槽贯穿Z方向，使得制得的分离栅电极71沿Z方向贯穿，提高了器件的栅控能力。
Claims (6)
1.一种3维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于，包括：
步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N-漂移区(8)，N-飘移区的掺杂浓度为1014～1015个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层(6)，N型电荷存储层(6)的掺杂浓度为1015～1016/cm3；N型电荷存储层(6)上方通过离子注入P型杂质并退火处理制得P型基区(5)，P型基区(5)的掺杂浓度为1016～1017/cm3；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区(8)上刻蚀形成第一沟槽与第二沟槽十字交叉型沟槽，第一沟槽沿器件纵向方向位于N型漂移区(8)上部左侧；第二沟槽沿器件横向方向位于N型飘移区(8)后侧；所述第一沟槽的深度等于第二沟槽深度且大于N型电荷存储层(6)的结深；并且，通过控制第一沟槽与第二沟槽刻蚀窗口的大小可以使第一沟槽与第二沟槽的深度不一致；第一沟槽与第二沟槽的宽度为1～2μm；第一沟槽与第二沟槽的深度为3～5μm；
步骤5：在所述第一沟槽和第二沟槽内壁通过氧化形成第二介质层(74)和第三介质层(1202)，第二介质层(74)和第三介质层(1202)的厚度为0.1～0.5μm；然后在第一沟槽和第二沟槽内淀积多晶硅，第三介质层(1202)的厚度大于或等于第二介质层(74)的厚度；
步骤6：在硅片表面淀积保护层，光刻出窗口进行多晶硅和介质层刻蚀，进而在第一沟槽上刻蚀形成第三沟槽，第三沟槽沿器件纵向方向位于N型漂移区(8)上部左侧，所述第三沟槽的深度大于P型基区(5)的结深；所述第三沟槽的深度小于N型电荷存储层(6)的结深；第三沟槽的深度为1～3μm；
步骤7：在所述第三沟槽内壁形成栅介质层(72)，介质层的厚度0.1～3μm；然后在第三沟槽内淀积多晶硅，第三沟槽与第一沟槽和第二沟槽通过栅介质层(72)隔离，栅介质层(72)的厚度小于或等于第二介质层(74)的厚度；
步骤8：通过光刻、离子注入工艺在第三沟槽与第二沟槽之间的P型基区(5)顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区(3)和P+发射区(4)；所述N+发射区(3)和P+发射区(4)的结深为0.2～0.5μm；所述N+发射区(3)一侧沿器件纵向方向与第一沟槽的栅介质层(72)相连，一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；所述P+发射区(4)的一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；
步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于第三沟槽内的多晶硅电极(71)和栅介质层(72)上表面的第一介质层(2)，第一介质层(2)的厚度为0.2～0.5μm；
步骤10：在器件表面淀积2～5μm厚的金属，并采用光刻、刻蚀工艺在第一介质层(2)、N+发射区(3)、P+发射区(4)、第二沟槽内的多晶硅电极(1201)和栅介质层(72)上表面形成发射极金属(1)；
步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层(9)，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～500KeV,注入剂量为1013～1014个/cm2；
步骤12：在N型场阻止层(9)背面注入P型杂质形成P型集电区(10)，形成的P型集电区的厚度为0.5～2微米，离子注入能量为30keV～100keV，注入剂量为1013～1014个/cm2，通过多次激光退火进行离子激活，背面淀积2～4μm厚的金属形成集电极金属(11)。
通过以上工艺步骤制得一种具有分离栅沟槽栅电荷存储型IGBT，包括：背部集电极金属(11)、位于背部集电极金属(11)之上并与其连接的P型集电区(10)、位于P型集电区(10)之上并与其连接的N型场阻止层(9)，位于N型场阻止层(9)之上并与其连接的N-飘移区(8)；位于N-飘移区(8)上部并与其连接的N型电荷存储层(6)，位于N型电荷存储层(6)上方并与其连接的P型基区(5)，位于P型基区(5)上方与其连接的相互独立且并排放置的N+发射区(3)和P+发射区(4)；位于N-飘移区(8)上部沿Z轴方向并与其连接的沟槽结构；位于N-飘移区(8)上部沿X轴方向并与其连接的屏蔽沟槽结构；位于沟槽结构上方并与其连接的介质层(2)；位于介质层(2)、N+发射区(3)和P+发射区(4)以及屏蔽沟槽上方并与其连接的发射极金属(1)；其特征在于，所述沟槽结构包括分裂栅电极(71)、分裂发射极(73)、栅介质层(72)和介质层(74)，所述沟槽结构沿z轴方向贯穿N-漂移区(8)；所述分裂栅电极(71)通过栅介质层(72)与N+发射区(3)、P型基区(5)、N型电荷存储层(6)以及分裂发射极(73)连接；所述分裂栅电极(71)深度大于P型基区(4)的深度，所述分裂栅电极(71)深度小于N型电荷存储层(6)的深度，所述分裂发射极(73)通过栅介质层(72)、介质层(74)与分裂栅电极(71)、N型电荷存储层(6)以及N-飘移区(8)连接；所述分裂发射极(73)的深度大于N型电荷存储层(6)的深度，所述分裂发射极(73)与发射极金属(1)等电位；所述介质层(2)位于分裂栅电极(71)和栅介质层(72)上表面，用于隔离发射极金属(1)；所述屏蔽沟槽结构包括屏蔽电极(1201)和介质层(1202)，所述屏蔽沟槽结构沿x轴方向部分贯穿N-漂移区；所述屏蔽电极(1201)通过栅介质层(72)与分裂栅电极(71)隔离，所述屏蔽电极(1201)与分裂发射极(73)直接连接；所述屏蔽电极(1201)通过介质层(1202)与N+发射区(3)、P+发射区(4)、P型基区(5)、N型电荷存储层(6)以及N-漂移区(8)连接；所述屏蔽沟槽结构的宽度大于沟槽栅结构的宽度；所述屏蔽电极(1201)的深度大于N型电荷存储层(6)的结深；所述介质层(1202)的厚度大于介质层(74)的厚度；所述屏蔽电极(1201)与发射极金属(1)等电位，所述栅电极(71)与栅电极(71)之间的间距是分离栅电极(73)与分离栅电极(73)之间间距的2～3倍。
2.一种3维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于，包括：
步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N-漂移区(8)，N-飘移区的掺杂浓度为1014～1015个/cm3；
步骤2：在硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
步骤3：在硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层(6)，N型电荷存储层(6)的掺杂浓度为1015～1016/cm3；N型电荷存储层(6)上方通过离子注入P型杂质并退火处理制得P型基区(5)，P型基区(5)的掺杂浓度为1016～1017/cm3；
步骤4：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区(8)上刻蚀形成第一沟槽与第二沟槽十字交叉型沟槽，第一沟槽沿器件纵向方向位于N型漂移区(8)上部左侧；第二沟槽沿器件横向方向位于N-漂移区(8)后侧；所述第一沟槽的深度等于第二沟槽深度且大于N型电荷存储层(6)的结深；并且，通过控制第一沟槽与第二沟槽刻蚀窗口的大小可以使第一沟槽与第二沟槽的深度不一致；第一沟槽与第二沟槽的宽度为1～2μm；第一沟槽与第二沟槽的深度为3～5μm；
步骤5：在所述第一沟槽和第二沟槽内壁通过氧化形成厚的第二介质层(74)和第二介质层(1202)，然后在第一沟槽和第二沟槽内淀积多晶硅，第二沟槽的第二介质层(1202)的厚度大于或等于第一沟槽第二介质层(74)的厚度；
步骤6：在硅片表面淀积保护层，光刻出窗口在第二介质层(74)上进行刻蚀，进而在第二介质层(74)上刻蚀形成第三沟槽，第三沟槽沿器件纵向方向位于N型漂移区(8)上部左侧、第一沟槽右侧，所述第三沟槽的深度大于P型基区(5)的结深；所述第三沟槽的深度小于N型电荷存储层(6)的结深；
步骤7：在所述第三沟槽内壁形成栅介质层(72)，然后在第三沟槽内淀积多晶硅，第三沟槽与第一沟槽和第二沟槽通过栅介质层(72)隔离，栅介质层(72)的厚度小于或等于第二介质层(74)的厚度；
步骤8：通过光刻、离子注入工艺在第三沟槽与第二沟槽之间的P型基区(5)顶层分别注入N型杂质和P型杂质制得相互接触且并排设置的N+发射区(3)和P+发射区(4)；所述N+发射区(3)和P+发射区(4)的结深为0.2～0.5μm；所述N+发射区(3)一侧沿器件纵向方向与第一沟槽的栅介质层(72)相连，一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；所述P+发射区(4)的一侧沿器件横向方向与第二沟槽的第二介质层(1202)相连；
步骤9：在器件表面淀积介质层，并采用光刻、刻蚀工艺形成位于第三沟槽内的多晶硅电极(71)和沟槽介质层(72)上表面的第一介质层(2)，第一介质层(2)的厚度为0.2～0.5μm；
步骤10：在器件表面淀积2～5μm厚的金属，并采用光刻、刻蚀工艺在第一介质层(2)、N+发射区(3)、P+发射区(4)、第二沟槽内的多晶硅电极(1201)和栅介质层(72)上表面形成发射极金属(1)；
步骤11：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层(9)，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～500KeV,注入剂量为1013～1014个/cm2；
步骤12：在N型场阻止层(9)背面注入P型杂质形成P型集电区(10)，形成的P型集电区的厚度为0.5～2微米，离子注入能量为30keV～100keV，注入剂量为1013～1014个/cm2，通过多次激光退火进行离子激活，背面淀积2～4μm厚的金属形成集电极金属(11),通过以上工艺步骤制得一种沟槽栅电荷存储型IGBT，其特征是分离栅电极(71)与分裂栅电极(73)沿器件纵向方向呈左右分布。
3.根据权利要求1所述的一种3维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于：在介质层(1202)也刻蚀出第三沟槽并淀积多晶，其余结构均与实施例2相同。通过工艺上的调整，不仅在Z方向上进行第三沟槽的刻蚀及制备，同时也在X方向上进行第三沟槽的刻蚀及制备，使得分裂栅电极(71)呈3维分布，进一步提高了分离栅电极(71)改善电荷存储层掺杂浓度对器件击穿电压的影响。
4.根据权利要求2所述的一种3维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于：刻蚀部分第一沟槽里填充的多晶与介质层使得分裂发射极(73)的呈L形状，其余结构均与实施例1相同。通过工艺上的调整，在刻蚀的时候调整掩模版的开孔大小，改变分裂发射极的形状进一步的减小栅极-集电极电容，提高器件开关速度。
5.根据权利要求1所述的一种3维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于：引入浮空P区13,在工艺上增加P型离子注入步骤，引入的浮空P区13沿Z方向贯穿N-飘移区(8)，浮空P区的引入导致器件导通时空穴在表面积累，由于电荷平衡的原理，积累的空穴会感应出相应数量电子，大大增强了器件的电导调制能力，降低了器件的导通压降与导通损耗。
6.根据权利要求2所述的一种3维分离栅沟槽电荷存储型IGBT，其特征在于：其栅电极(71)沿Z方向贯穿，通过在工艺上通过调整掩模版开口尺寸，使得在进行第三沟槽刻蚀时，沟槽贯穿Z方向，使得制得的分离栅电极(71)沿Z方向贯穿，提高了器件的栅控能力。
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